KR100300189B1 - 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 - Google Patents
수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 Download PDFInfo
- Publication number
- KR100300189B1 KR100300189B1 KR1019970077316A KR19970077316A KR100300189B1 KR 100300189 B1 KR100300189 B1 KR 100300189B1 KR 1019970077316 A KR1019970077316 A KR 1019970077316A KR 19970077316 A KR19970077316 A KR 19970077316A KR 100300189 B1 KR100300189 B1 KR 100300189B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- field effect
- effect transistor
- horizontal
- bipolar mode
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000005669 field effect Effects 0.000 title claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 title description 3
- 239000010703 silicon Substances 0.000 title description 3
- 239000012212 insulator Substances 0.000 title description 2
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 5
- 239000002184 metal Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 16
- 239000007772 electrode material Substances 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 9
- 238000000206 photolithography Methods 0.000 claims description 6
- 150000002500 ions Chemical class 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 3
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 3
- 239000007787 solid Substances 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 230000015556 catabolic process Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 238000005036 potential barrier Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/6625—Lateral transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 SOI BMFET에 바이폴라 트랜지스터와 DMOS 트랜지스터를 병렬 결합시켜서 바이폴라-DMOSFET-BMFET의 혼합모드 동작으로 높은 전류이득 및 고전류 등의 전류특성을 향상시킬 수 있도록 한 것으로서 p형 기판상에 형성된 매몰산화막과, 상기 매몰산화막의 상부표면에 n형 반도체 에피층인 드리프트 영역을 갖는 SOI웨이퍼에 트렌치 식각을 통해서 n형 불순물로 형성한 BMFET 소오스와, DMOS 트랜지스터 형성 공정에 의해서 형성된 DMOS 트랜지스터의 게이트 채널 및 BMFET의 n+소오스와 연결된 DMOS 트랜지스터 n+소오스와 BMFET 동작을 조절하는 채널깊이 'd'를 형성하는 p+바디영역과, 게이트에서 일정거리 부분에 확산시킨 n+드레인 영역과 각 소오스, 게이트, 드레인 영역의 금속전극으로 이루어지며 상기와 같은 구성을 형성하기 위한 방법으로 SOI기판을 형성하는 단계와, SOI 기판상에 매몰산화막 및 필드산화막을 형성하는 단계와, 감광막을 마스크로하여 p+바디/게이트를 형성하는 단계와, 이중확산 공정으로 p형 바디와 n+소오스를 셀프얼라인시켜 형성하는 단계와, DMOS 트랜지스터의 n+소오스와 BMFET의 n+소오스 부분을 연결시키는 단계와, 감광막을 마스크로 하여 BMFET의 소오스 영역을 트렌치식각하는 단계와, n형 불순물을 확산시켜 소오스와 드레인을 형성하는 단계로 이루어진 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 및 그 형성 방법이다.
Description
본 발명은 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 및 그 형성 방법에 관한 것으로서, 보다 상세하게는 SOI기판의 장점을 활용한 기존의 SOI BMFET에 바이폴라 트랜지스터와 DMOS 트랜지스터를 병렬 결합시켜서 바이폴라-DMOSFET-BMFET의 혼합모드 동작으로 높은 전류이득 및 고전류 등의 전류특성을 향상시킨 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 및 그 형성 방법에 관한 것이다.
유전체격리 기술에 적용되는 SOI(Silicon On Insulator)기판을 응용한 고전압 파워IC 분야에 적합하며 구체적으로 고전압·고주파수의 전력IC나 스마트 파워IC, 자동제어용 파워IC, 고전력 모터구동 및 산업용 전력IC등에 많이 응용되고 있다.
SOI기판을 이용한 기존의 수평형 전력소자 중에서 LDMOS 트랜지스터 ( Lateral Double Diffused MOS )는 속도가 빠른 반면 온상태의 저항이 매우 높아 전력손실이 크고 LIGBT( Lateral Insulated Gate Bipolar Transistor ) 등의 MOS FET 게이트형 바이폴라 소자는 소수캐리어의 재결합으로 인해 스위칭 속도가 다소 긴 문제점이 있다.
또한 기존의 SOI BMFET는 전류용량이 높고 온상태의 저항이 낮으며 스위칭 속도가 빠른 BMFET( Bipolar Mode Field Effect Transistor )의 장점을 응용한 파워IC용 소자이다.
도1은 기존의 SOI BMFET를 도시한 단면도이다. 도1에 나타낸 구조에서 보는 바와 같이 매몰산화막(20)과 p+게이트(50) 확산영역상에 채널을 형성시킨 기본적인 JFET구조이다. 이 소자의 정상오프 특성은 0V 게이트전압에서 p+게이트(50) 채널 접합의 내부확산전압에 의해서 채널을 완전히 공핍화시킴으로서 소오스(40)로부터 드레인(60)으로의 전자방출을 억제할 수 있는 충분한 전위장벽을 형성시켜서 얻을 수 있다.
소자의 게이트(50)와 양 전압을 가하면 채널영역 및 n-에피층(30)의 전도도 변조가 일어나서 매우 낮은 포화전압을 갖는 고전류 동작을 할 수 있으며 스위칭 특성 또한 기존의 SOI바이폴라 수평형 소자에 비하여 우수한다.
그렇지만 이보다 전류용량을 높이고 전류이득을 향상시키기 위한 요구가 있다.
본 발명은 상기와 같은 요구를 해결하기 위해 창작된 것으로서, 본 발명의 목적은 SOI기판의 장점인 낮은 누설전류, 고집적화, 기생성분 제거 등을 응용하고 BMFET가 갖는 우수한 전기적 특성, 즉 낮은 포화전압, 높은 전류용량, 빠른 스위칭속도, 열적안정성을 적용시켜 기존의 SOI BMFET에 바이폴라 트랜지스터와 DMOS 트랜지스터를 병렬화시켜 바이폴라 드랜지스터-DMOS 트랜지스터-BMFET의 혼합모드로 동작하여 전류이득 및 전류용량을 개선시킬 수 있도록 하며 또한, 기존의 DMOS 트랜지스터의 구조에서 p+바디를 BMFET의 p+게이트로 동작시키도록 DMOS 트랜지스터의 게이트와 p+바디와 연결시킨 BMFET동작과 DMOS 트랜지스터의 n+소오스와 p바디와 n-에피층으로 구성되는 npn 바이폴라 트랜지스터의 바이폴라 트랜지스터-DMOS 트랜지스터-BMFET 혼합모드 동작을 병렬화시킨 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 및 그 형성 방법을 제공함에 있다.
도1은 기존의 수평형 SOI BMFET를 나타낸 단면도이다.
도2는 본 발명에 의한 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터를 나타낸 단면도이다.
도3은 도2의 등가회로를 나타낸 회로도이다.
도4는 본 발명에 의한 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법에 따른 공정을 단계적으로 나타낸 단면도이다.
도5는 본 발명에 의한 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터의 다른 실시예를 나타낸 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
10 : 기판 20 : 매몰산화막
30 : 에피층 40 : 소오스
50 : 게이트 56 : 감광막
60 : 드레인 70 : 필드산화막
72 : 폴리실리콘 75 : 절연층
80 : 소오스전극 90 : 게이트전극
100 : 드레인전극 110 : 게이트산화막
120 : n-RESURF영역
상기와 같은 목적을 실현하기 위한 본 발명은 높은 농도의 제1도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부 표면에 면접되는 매몰산화막과, 하부 표면이 상기 매몰산화막과 면접되며 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 제2도전형의 반도체 에피층과, 상기 제2도전형의 반도체 에피층의상부 표면에서 일정거리 만큼 트렌치 식각하여 높은 농도의 제2도전형 불순물을 확산시키고 트렌치 내부에 전극물질을 채워형성한 소오스 영역 및 소오스전극과, 상기 제2도전형 반도체 에피층 상부에 면접되어 형성된 게이트산화막 및 필드산화막과, 상기 게이트산화막 위에 도포되고 도핑된 폴리실리콘과, 상기 폴리실리콘의 상부의 일부 표면의 개방된 부분에 전극 물질을 형성하고 이 전극물질은 제2도전형 반도체 에피층에 높은 농도의 제1도전형 불순물 도핑으로 일정 깊이에 형성된 게이트 또는 바디 위의 일부 표면이 개방된 부분에 연결된 게이트와, 상기 폴리실리콘에 셀프얼라인되어 제1도전층 불순물과 제2도전형 불순물이 이중확산되어 형성된 DMOS 트랜지스터의 채널영역과, 상기 게이트에서 소정거리 이격된 부분의 상기 반도체 에피층에 제2도전형 불순물로 형성된 드레인 확산 영역 및 상기 확산 영역의 상부표면의 개방된 부분에 전극물질로 형성된 드레인전극으로 이루어진다.
또한 상기와 같은 구성을 이루기 위한 방법은 제1도전형 불순물로 도핑된 반도체기판상에 매몰산화막을 형성하고 낮은 농도의 제2도전형 불순물로 도핑된 반도체 에피층을 형성하는 단계와, 반도체 에피층의 상부 표면에서 일정깊이 만큼 높은 농도의 제1도전형 불순물을 확산시키는 단계와, 반도체 에피층 상부에 필드산화막과 게이트산화막을 형성하고 폴리실리콘을 형성하는 단계와, 폴리실리콘과 게이트산화막을 플라즈마 식각하여 게이트영역을 형성하는 단계와, 감광막을 도포하고 사진식각 공정을 통해 제1도전형 불순물을 이온주입하여 DMOS 트랜지스터의 채널영역을 형성하는 단계와, DMOS 트랜지스터의 채녈영역에 감광막 창을 형성하여 제2도전형 불순물을 도핑하여 소오스와 드레인을 형성하는 단계와, 감광막을 형성하고 사진식각을 통해 BMFET의 소오스 영역을 노출시켜 트렌치식각하는 단계와, 제2도전형 불순물의 고체소스를 사용하여 트렌치 소오스 영역을 형성하는 단계와, 절연층을 형성한 후 소오스와 게이트와 드레인의 접촉창을 식각한후 금속공정을 및 식각공정을 통해 전극을 형성하는 단계로 이루어진다.
상기와 같은 구조 및 방법에 의한 본 발명의 작동은 SOI BMFET동작과 바이폴라 트랜지스터 동작과 LDMOS 트랜지스터의 동작이 복합되어 구동되므로 종래의 SOI BMFET보다 높은 전류용량 및 전류이득을 얻을 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도2의 (가)는 수평형 에스오아이 바이폴라모드 전계효과트랜지스터의 구조를 나타낸 단면도이고 (나)는 평면을 나타낸 도면으로써 (가)는 (나)의 A-A선 단면도이다.
기존의 SOI BMFET 구조에 LDMOS 트랜지스터를 구성하고 LDMOS 트랜지스터의 게이트(50)와 BMFET의 게이트(52)를 연결시킨 구조로서 LDMOS 트랜지스터와 LDMOS 트랜지스터의 n+소오스(65) - p+바디(54) - n+드레인(60)의 npn 바이폴라 트랜지스터 그리고 BMFET가 병렬로 동작하는 구조이다.
즉, (나)의 평면도에서 볼 때 DMFET의 소오스(40)와 DMOSFET의 소오스(65)가 서로 연결되어 있고, BMFET의 게이트(52)와 DMOSFET의 게이트(50)가게이트전극(90)에 의해 서로 연결되어 있음을 알 수 있다.
도2에 도시된 바와 같이 본 발명에 의한 수평형 에스오아이 바이폴라모드 전계효과트랜지스터의 구조를 살펴보면 p형 기판(10)의 상부 표면에 일정두께를 가지는 매몰산화막(20)과, 상기 매몰산화막(20)의 상부표면과 면접하며 낮은 농도의 n형 반도체 에피층(30)인 드리프트 영역을 갖는 SOI웨이퍼에 트렌치 식각을 통해서 n형 불순물로 형성한 BMFET소오스(40)와, DMOS 트랜지스터의 형성 공정에 의해서 형성된 DMOS 트랜지스터의 게이트(50) 채널 및 BMFET의 n+소오스(40)와 연결된 DMOS 트랜지스터의 n+소오스(65)와 BMFET 동작을 조절하는 채널깊이 'd'를 형성하는 p+바디(52)영역과, 게이트(50)에서 일정거리 만큼 떨어진 부분에 확산시킨 n+드레인(60) 영역과 각 소오스(40)(65), 게이트(50), 드레인(60) 영역의 금속전극(80)(90)(100)으로 구성된다.
상기와 같은 본 발명의 실시예의 작동은 혼합모드 수평형 SOI BMFET는 기존의 SOI BMFET동작과 바이폴라 트랜지스터 동작, 그리고 LDMOS 트랜지스터의 동작이 복합되어 구동되므로 기존의 SOI BMFET보다 높은 전류용량 및 전류이득을 얻을 수 있다.
우선 정상오프 특성은 LDMOSFET의 게이트(50)에 0V의 전압을 인가함으로서 p+바디(52)겸 BMFET의 게이트(52)에도 0V가 인가되며 LDMOS 트랜지스터 및 BMFET의 오프특성이 기존의 소자와 다를 바가 없다. 즉, LDMOS 트랜지스터는 문턱전압 보다낮은 게이트(50) 전압으로 오프되고 BMFET는 적당한 채널깊이에서 전자방출을 억제할 수 있는 전위장벽에 의해 오프특성을 얻을 수 있다.
순방향 특성은 LDMOSFET의 게이트(50)에 MOS FET의 문턱전압 이상의 전압을 인가시키면 LDMOS 트랜지스터의 턴온과 공시에 기생 BJT인 n+소오스(65) - p바디(54) - n-에피층(30)의 npn 트랜지스터의 동작을 활성화시킨다. 이것은 npn BJT가 LDMOSFET의 MOS게이트(50)로 인해 MOS채널 영역 아래를 완전히 공핍화되어 전위장벽을 낮추어서 에미터 효율을 향상시킴으로서 전류이득을 높이는 효과를 이용한 것이다. 이러한 LDMOSFET와 BJT의 동작과 더불어 매몰산화막(20) 위의 BMFET채널 영역 및 에피층(30)의 전도도 변조시키는 BMFET 동작이 동시에 일어나서 순방향전압강하가 매우 낮고 전류용량이 높으며 전류이득이 향상된 특성을 얻을 수 있다.
소자의 항복전압은 기존의 SOI전력소자에서 적용하고 있는 RESURF(REduced SURface Field) 원리를 이용하여 극대화시킬 수 있는데 이 원리는 SOI n-에피층(30)의 이온주입량 및 두께를 최적화시켜서 소자의 항복을 유발하는 표면 전계를 낮추어서 항복전압을 향상시키는 것이다.
도3은 도2와 같이 형성된 반도체 장치의 등가회로를 나타낸 회로도로서 LDMOS 트랜지스터의 게이트(50)와 BMFET의 게이트(52)가 서로 연결되어 있으며, LDMOS트랜지스터와 BMFET의 소오스가 서로 연결되어 있을 뿐만 아니라 드레인도 서로 연결되어 있어 LDMOS 트랜지스터와 BMFET와 바이폴라 트랜지스터가 병렬 동작되도록 연결되어 있는 구조를 알 수 있다.
도4는 본 발명에 따른 혼합모드 SOI BMFET의 형성 방법에 따른 공정순서를 단계적으로 나타낸 단면도이다.
도4a의 (A)는 p형 기판(10) 상부표면에 일정 두께의 매몰산화막(20)과 면접한 낮은 농도의 n형 에피층(30)으로 형성된 SOI기판(10)에 감광막(56)을 도모하고 통상의 사진식각 공정을 수행하여 p+바디(52)영역이 형성될 부분을 노출시킨 후 p형 불순물로 이온주입한 다음 확산공정을 수행하여 일정 깊이의 p+바디(52) 영역을 형성시킨다. 이때 p+바디(52) 영역은 BMFET의 게이트(50) 영역이기도 하다.
도4a의 (B)는 소자를 격리시키는 필드산화막(70) 형성공정후 통상의 DMOS 트랜지스터의 제조단계와 마찬가지로 게이트산화막(110) 및 폴리실리콘(72)막을 도포하고 불순물을 포핑한다.
도4a의 (C)는 폴리실리콘(72) 및 게이트산화막(110)을 플라즈마 식각을 통해서 식각하여 LDMOS 트랜지스터의 게이트(50) 영역을 형성시키고 감광막(56)을 도포하고 사진식각 공정을 수행하여 DMOS 트랜지스터의 채널영역이 될 p바디(54) 영역을 p형 불순물로 이온주입하여 형성한다.
도4b의 (D)는 통상의 DMOS 트랜지스터 제조 단계와 마찬가지로 이중확산 공정을 통하여 p바디(54) 영역과 n+소오스(40) 영역을 셀프얼라인시켜 형성하고 동시에 n+드레인(60) 및 n+BMFET 소오스(40) 여역의 표면을 형성한다. 이때 DMOS 트랜지스터의 n+소오스(65) 영역과 BMFET의 n+소오스(40) 부분은 도2의 평면도에서처럼 서로 연결되어 있다.
도4b의 (E)는 감광막(56) 및 사진식각 공정을 거치고 트렌치 식각한 후 이어서 n형 불순물의 고체소스를 사용하여 열확산 공정후 n+트렌치 소오스(40) 영역을 형성한다.
도4b의 (F)는 TEOS/BPSG( Tetra-Ethyl Ortho Silicate / Boro Phospho Silicate Glass)의 절연물질을 CVD(Chemical Vapor Deposition ; 화학기상증착)로 도포하고 소오스(40), 게이트(50), 드레인(60) 접촉창을 식각한 후 금속공정 및 식각공정을 통해 전극을 형성한다. 이후 통상의 공정으로 패시배이션(Passivation)하여 소자를 제조한다.
도5는 본 발명의 다른 실시예를 나타낸 것으로서 LDMOS 트랜지스터와 BMFET와 BJT의 형성은 도 4와 동일한 구조를 갖으며, 혼합모드 수평형 SOI BMFET구조의 n-에피층(30)에 n-RESURF영역(120)으로 RESURF조건을 만족하는 적당한 주입량의 n형 불순물을 이온 주입하여 소자의 항복전압을 높이는 동시에 전류이득 및 전류용량을 더욱 향상시키는 개선된 구조이다.
n-RESURF영역(120)이 형성된 구조의 n형 불순물은 에피층(30)의 전하량을 제어하는데 약 1012㎠ 주위의 주입량에서 최대 항복전압을 얻을 수 있으며 주입량 및 두께에도 매우 민감하다. 또한 소자의 순방향 동작에서는 에피층(30)의 저항을 줄여서 전류 용량을 높일 수 있고 드레인(60) 전류가 큰 전류 영역에서 BJT에서 말하는 가상 베이스 확장 현상을 억제하여 전류이득을 향상시킬 수가 있다.
이 개선된 구조는 본 발명에 따른 기본 구조에 n-RESURF영역(120)을 형성하는 마스크와 이온주입공정 1개의 공정을 추가하여 구현할 수 있으로서 비교적 공정이 용이하다.
상기한 바와 같이 본 발명은 IGBT 및 DMOS 트랜지스터형성 공정을 이용하여 제조가능하므로 공정상 용이함이 있으며 DMOS 트랜지스터, BJT 및 BMFET 의 혼합된 효과를 응용하여 소자에 적용함으로써 기존의 BMFET의 장점인 소자의 포화전압 및 전류 이득 특성등을 더욱 향상시킬 수 있으므로 고전류 고주파 영역의 기존의 바이폴라 MOS게이트 소자를 대체하는 우수한 소자를 구현할 수 있다.
Claims (14)
- 제1도전형 불순물 도핑된 반도체기판 상부 표면에 면접되는 매몰산화막과,하부 표면이 상기 매몰산화막과 면접되며 제2도전형 불순물로 도핑되어 형성된 반도체 에피층과,상기 반도체 에피층의 상부 표면에서 트렌치 식각하여 제2도전형 불순물을 확산시키고 트렌치 내부에 전극물질을 채워형성한 소오스 및 소오스전극과,상기 반도체 에피층 상부에 면접되어 형성된 게이트산화막 및 필드산화막과,상기 게이트산화막 위에 도포되고 도핑된 폴리실리콘과,상기 폴리실리콘의 상부의 일부 표면의 개방된 부분에 전극 물질을 형성하고 이 전극물질은 상기 반도체 에피층에 제1도전형 불순물 도핑으로 형성된 게이트 또는 바디 위의 일부 표면이 개방된 부분에 연결된 게이트와,상기 게이트에 셀프얼라인되어 제1도전층 불순물과 제2도전형 불순물이 이중확산되어 형성된 DMOS 트랜지스터의 채널영역과,상기 상기 반도체 에피층에 제2도전형 불순물로 형성된 드레인 확산 영역 및 상기 확산 영역의 상부표면의 개방된 부분에 전극물질로 형성된 드레인전극으로 이루어진 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1항에 있어서, 상기 제1도전형 불순물은p형 불순물인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1항에 있어서, 상기 매몰산화막 및 필드산화막은산화규소인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1항에 있어서, 상기 전극물질은알루미늄인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1항에 있어서, 상기 DMOS 트랜지스터의 채널 영역에서 소정거리 이격된 부분의 상기 반도체 에피층에 적당한 농도의 제2도전형의 불순물로 도핑된 RESURF영역이 형성된 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제5항에 있어서, 상기 RESURF영역 안쪽에 제2도전형 불순물로 형성된 드레인 확산 영역 및 상기 확산 영역의 상부 표면의 개방된 부분에 전극물질로 형성된 드레인전극이 포함된 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1항 또는 제5항 내지 제6항에 있어서, 상기 제2도전형 불순물은n형 불순물인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터.
- 제1도전형 불순물로 도핑된 반도체기판상에 매몰산화막을 형성하고 낮은 농도의 제2도전형 불순물로 도핑된 반도체 에피층을 형성하는 단계와,상기 반도체 에피층의 상부 표면에서 일정깊이 만큼 높은 농도의 제1도전형 불순물을 확산시키는 단계와,상기 반도체 에피층 상부에 필드산화막과 게이트산화막을 형성하고 폴리실리콘을 형성하는 단계와,상기 폴리실리콘과 상기 게이트산화막을 플라즈마 식각하여 게이트영역을 형성하는 단계와,감광막을 도포하고 사진식각 공정을 통해 제1도전형 불순물을 이온주입하여DMOS 트랜지스터의 채널영역을 형성하는 단계와,상기 DMOS 트랜지스터의 채녈영역에 감광막 창을 형성하여 제2도전형 불순물을 도핑하여 소오스와 드레인을 형성하는 단계와,감광막을 형성하고 사진식각을 통해 BMFET의 소오스 영역을 노출시켜 트렌치식각하는 단계와,제2도전형 불순물의 고체소스를 사용하여 열확산 공정후 트렌치 소오스 영역을 형성하는 단계와,절연층을 형성한후 소오스와 게이트와 드레인의 접촉창를 식각한후 금속공정을 및 식각공정을 통해 전극을 형성하는 단계로 이루어진 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제8항에 있어서, 상기 제1도전형 불순물은p형 불순물인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제8항에 있어서, 상기 트렌치 식각은플라즈마 식각인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제8항에 있어서, 상기 절연층은TEOS/BPSG를 CVD로 도포한 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제8항에 있어서, 상기 DMOS 트랜지스터의 채널 영역에서 소정거리 이격된 부분에 제2도전형 불순물로 도핑된 RESURF영역을 형성하는 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제12항에 있어서, 상기 RESURF영역 안쪽에 제2도전형 불순물로 형성된 드레인 확산 영역 및 상기 드레인 확산 영역의 상부 표면의 개방된 부분에 전극물질로 형성된 드레인전극을 형성하는 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
- 제8항 또는 제12항 내지 제13항에 있어서, 상기 제2도전형 불순물은n형 불순물인 것을 특징으로 하는 수평형 에스오아이 바이폴라모드 전계효과 트랜지스터 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077316A KR100300189B1 (ko) | 1997-12-29 | 1997-12-29 | 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970077316A KR100300189B1 (ko) | 1997-12-29 | 1997-12-29 | 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990057267A KR19990057267A (ko) | 1999-07-15 |
| KR100300189B1 true KR100300189B1 (ko) | 2001-09-22 |
Family
ID=37528885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970077316A KR100300189B1 (ko) | 1997-12-29 | 1997-12-29 | 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100300189B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100520430B1 (ko) * | 2003-11-27 | 2005-10-11 | 재단법인서울대학교산학협력재단 | 수평형 절연게이트 바이폴라 트랜지스터 |
| KR100790247B1 (ko) * | 2006-12-27 | 2008-01-02 | 동부일렉트로닉스 주식회사 | Ｌｄｍｏｓ 트랜지스터 및 이의 제조 방법 |
| KR100974697B1 (ko) * | 2008-07-09 | 2010-08-06 | 주식회사 동부하이텍 | Ｌｄｍｏｓ 소자 및 ｌｄｍｏｓ 소자의 제조 방법 |
-
1997
- 1997-12-29 KR KR1019970077316A patent/KR100300189B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990057267A (ko) | 1999-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8058129B2 (en) | Lateral double diffused MOS device and method for manufacturing the same | |
| KR0167273B1 (ko) | 고전압 모스전계효과트렌지스터의 구조 및 그 제조방법 | |
| US7417298B2 (en) | High voltage insulated-gate transistor | |
| US6025237A (en) | Methods of forming field effect transistors having graded drain region doping profiles therein | |
| US7989293B2 (en) | Trench device structure and fabrication | |
| KR100840667B1 (ko) | 수평형 디모스 소자 및 그 제조방법 | |
| KR20080103539A (ko) | 자기-바이어스 전극을 포함하는 수평형 전력 디바이스 | |
| KR100883795B1 (ko) | 대칭적인 트렌치 ｍｏｓｆｅｔ 디바이스 및 그 제조 방법 | |
| US5886384A (en) | Semiconductor component with linear current to voltage characteristics | |
| US20220320295A1 (en) | Sic mosfet structures with asymmetric trench oxide | |
| US5918114A (en) | Method of forming vertical trench-gate semiconductor devices having self-aligned source and body regions | |
| JP3022598B2 (ja) | 高いラッチアップ耐性を備えた炭化ケイ素ベースのｍｉｓ構造 | |
| KR100762545B1 (ko) | Ｌｍｏｓｆｅｔ 및 그 제조 방법 | |
| US6040212A (en) | Methods of forming trench-gate semiconductor devices using sidewall implantation techniques to control threshold voltage | |
| US8575688B2 (en) | Trench device structure and fabrication | |
| JP2850852B2 (ja) | 半導体装置 | |
| KR100300189B1 (ko) | 수평형에스오아이바이폴라모드전계효과트랜지스터및그형성방법 | |
| US20050139858A1 (en) | Lateral double-diffused MOS transistor device | |
| CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
| KR100492981B1 (ko) | 래터럴 이중확산 모스 트랜지스터 및 그 제조방법 | |
| CN113871456B (zh) | Ldmos器件及其形成方法 | |
| KR100264729B1 (ko) | 수평형 실리콘 온 인슐레이터 전력 모스페트 및 그 제조 방법 | |
| KR20170111102A (ko) | 고전압 반도체 소자 | |
| KR100607794B1 (ko) | 횡형 디모스 소자 | |
| WO2010098742A1 (en) | Trench device structure and fabrication |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20050524 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |