KR20170111102A - 고전압 반도체 소자 - Google Patents

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Abstract

고전압 반도체 소자가 개시된다. 상기 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 드레인 영역의 일측에 배치된 소자 분리 영역을 포함한다. 이때, 상기 제1 드리프트 영역은 상기 소자 분리 영역으로부터 소정 간격 이격되도록 배치된다.

Description

고전압 반도체 소자{High voltage semiconductor device}
본 발명의 실시예들은 고전압 반도체 소자에 관한 것이다. 보다 상세하게는, 드리프트 영역을 포함하는 고전압 반도체 소자에 관한 것이다.
일반적으로 사용되는 모스 전계 효과 트랜지스터(MOS Field Effect Transistor; 이하 'MOSFET'이라 칭함)는 바이폴라(bipolar) 트랜지스터에 비해 높은 입력 임피던스(impedance)를 가지기 때문에 전력 이득이 크고 게이트 구동 회로가 매우 간단하며, 또한 유니폴라(unipolar) 소자이기 때문에 소자가 턴-오프 (turn-off)되는 동안 소수 캐리어(carrier)에 의한 축적 또는 재결합에 의해 발생되는 시간 지연이 없는 등의 장점을 가지고 있다. 따라서, 스위칭 모드 전력 공급장치(switching mode power supply), 램프 안정화(lamp ballast) 및 모터 구동회로에의 응용이 점차 확산되고 있는 추세에 있다. 이와 같은 전력 MOSFET으로는 통상, 플래너 확산(planar diffusion) 기술을 이용한 DMOSFET(Double Diffused MOSFET) 구조가 널리 사용되고 있다.
일반적인 LDMOS(Lateral Double Diffused MOS) 소자는 그의 간단한 구조 때문에 VLSI 프로세스에 적용하기에 매우 적합하다. 최근 수직형 DMOS(VDMOS) 소자와 비교하여 보다 개선된 특성을 갖는 LDMOS 소자에 대한 개발이 활발하게 수행되고 있다. 예를 들면, 대한민국 등록특허공보 제10-1049876호에는 온-저항(On-Resistance; Rsp)을 감소시키고 항복 전압(Breakdown Voltage)을 향상시키기 위하여 게이트 패턴의 하부에 형성된 n형 리서프(RESURF; Reduced SURface Field) 영역, p형 제1 불순물 영역 및 n형 제2 불순물 영역들을 포함하는 LDMOS 소자가 개시되어 있고, 대한민국 공개특허공보 제10-2006-0077006호에는 이중 확장 드레인 (Double Diffused Drain; DDD)구조를 갖는 고전압 반도체 소자가 개시되어 있다.
도 1은 종래의 DDD 구조를 갖는 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 1을 참조하면, 종래의 고전압 반도체 소자(100)는 웰 영역(104)을 갖는 기판(102) 상에 형성된 게이트 전극 구조물(110)과, 상기 게이트 전극 구조물(110)의 일측에 배치된 소스 영역(120)과, 상기 게이트 전극 구조물(210)의 타측에 배치된 드리프트 영역(130)과, 상기 드리프트 영역(130) 내에 형성된 드레인 영역(140)과, 상기 드레인 영역(140)의 일측에 배치된 소자 분리 영역(106)을 포함할 수 있다.
상기 드리프트 영역(130)은 상기 고전압 반도체 소자(100)의 항복 전압을 개선하기 위해 사용될 수 있다. 그러나, 상기 고전압 반도체 소자(100)의 항복 전압을 개선하기 위하여 상기 드리프트 영역(130)의 크기를 증가시키는 경우 인접하는 다른 반도체 소자로의 누설 전류가 증가될 수 있다. 또한 상기 드리프트 영역(130)의 저항이 증가될 수 있으며, 이에 따라 상기 고전압 반도체 소자(100)의 온-전류(On-Current)가 감소될 수 있다.
추가적으로, 상기 누설 전류를 감소시키기 위하여 상기 소자 분리 영역(106)의 크기를 증가시키는 경우 상기 고전압 반도체 소자(100)의 크기가 증가되는 문제점이 있다.
본 발명의 실시예들은 개선된 항복 전압 및 온-전류를 갖는 고전압 반도체 소자를 제공하는데 그 목적이 있다.
본 발명의 일 측면에 따른 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 드레인 영역의 일측에 배치된 소자 분리 영역을 포함할 수 있다. 특히, 상기 제1 드리프트 영역과 상기 소자 분리 영역은 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은 상기 게이트 전극 구조물로부터 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 고전압 반도체 소자는 상기 제1 드리프트 영역과 상기 드레인 영역 사이에 배치되는 제2 드리프트 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 갖고, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 드레인 영역은 상기 제2 드리프트 영역 내에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊게 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역과 상기 제2 드리프트 영역 및 상기 드레인 영역은 전기적으로 직렬 연결될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 부분적으로 중첩될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역은 상기 소자 분리 영역보다 낮게 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역의 일부는 상기 게이트 전극 구조물의 가장자리 부위 아래에 배치될 수 있다.
본 발명의 다른 측면에 따른 고전압 반도체 소자는, 기판 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역과, 상기 게이트 전극 구조물의 타측으로부터 소정 간격 이격되며 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 드레인 영역의 일측에 배치된 소자 분리 영역과, 상기 제1 드리프트 영역과 상기 소자 분리 영역 사이에 배치되며 상기 제1 드리프트 영역보다 높은 저항을 갖는 저항 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 고전압 반도체 소자는 상기 드레인 영역과 상기 제1 드리프트 영역 사이에 배치되는 제2 드리프트 영역을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊게 형성되며, 상기 저항 영역은 상기 제2 드리프트 영역 아래에 배치될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역의 일부와 중첩된 영역과 나머지 영역을 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 중첩된 영역은 상기 나머지 영역보다 높은 불순물 농도를 갖고, 상기 나머지 영역은 상기 제1 드리프트 영역보다 높은 불순물 농도를 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 저항 영역은 제1 도전형을 갖고, 상기 제1 드리프트 영역은 제1 도전형과 다른 제2 도전형을 가질 수 있다.
본 발명의 실시예들에 따르면, 상기 고전압 반도체 소자는 상기 제1 도전형을 갖는 웰 영역을 더 포함하며, 상기 저항 영역은 상기 웰 영역의 적어도 일부를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 고전압 반도체 소자는, 웰 영역을 포함하는 기판과, 상기 웰 영역 상에 배치된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 상기 웰 영역 내에 배치되는 소스 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 상기 웰 영역 내에 배치되는 제1 드리프트 영역과, 상기 게이트 전극 구조물의 타측으로부터 소정 간격 이격된 드레인 영역과, 상기 제1 드리프트 영역과 상기 드레인 영역 사이를 연결하는 제2 드리프트 영역과, 상기 드레인 영역의 일측에 배치된 소자 분리 영역을 포함할 수 있다. 특히, 상기 제1 드리프트 영역과 상기 소자 분리 영역은 소정 간격 이격될 수 있다.
본 발명의 실시예들에 따르면, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊고 상기 소자 분리 영역보다 낮게 형성될 수 있다.
본 발명의 실시예들에 따르면, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역의 일부와 중첩된 영역과 나머지 영역을 포함할 수 있으며, 상기 드레인 영역은 상기 중첩된 영역과 직접 연결될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자는, 기판 상에 형성된 게이트 전극 구조물과, 상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역과, 상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역과, 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역과, 상기 드레인 영역의 일측에 배치된 소자 분리 영역과, 상기 제1 드리프트 영역과 상기 드레인 영역 사이에 배치되는 제2 드리프트 영역을 포함할 수 있다. 특히, 상기 제1 드리프트 영역과 상기 소자 분리 영역은 소정 간격 이격될 수 있으며, 상기 제1 드리프트 영역과 상기 소자 분리 영역 사이의 영역은 저항 영역으로서 기능할 수 있다.
따라서, 상기 고전압 반도체 소자의 항복 전압은 상기 제1 드리프트 영역에 의해 개선될 수 있으며, 상기 고전압 반도체 소자의 누설 전류는 상기 저항 영역에 의해 감소될 수 있다. 결과적으로, 상기 소자 분리 영역의 크기를 상대적으로 감소시킬 수 있으며, 이에 따라 상기 고전압 반도체 소자의 크기를 상대적으로 감소시킬 수 있다.
또한, 상기 제1 드리프트 영역과 상기 드레인 영역 사이의 전기적인 저항이 상기 제2 드리프트 영역에 의해 감소될 수 있으며, 이에 따라 상기 고전압 반도체 소자의 온-전류가 크게 개선될 수 있다.
도 1은 종래의 DDD 구조를 갖는 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 3 내지 도 5는 도 2에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 2는 본 발명의 일 실시예에 따른 고전압 반도체 소자를 설명하기 위한 개략적인 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 고전압 반도체 소자(200)는, 기판(202) 상에 형성된 게이트 전극 구조물(210)과, 상기 게이트 전극 구조물(210)의 일측에 인접하도록 상기 기판(202) 내에 배치된 소스 영역(220)과, 상기 게이트 전극 구조물(210)의 타측에 인접하도록 상기 기판(202) 내에 배치된 제1 드리프트 영역(230)과, 상기 제1 드리프트 영역(230)과 전기적으로 연결된 드레인 영역(240)과, 상기 드레인 영역(240)의 일측에 배치된 소자 분리 영역(206)을 포함할 수 있다.
상기 기판(202)은 제1 도전형의 웰 영역(204)을 포함할 수 있으며, 상기 게이트 전극 구조물(210)은 상기 웰 영역(204) 상에 배치될 수 있다. 상기 게이트 전극 구조물(210)은 상기 웰 영역(204) 상에 형성된 게이트 절연막 패턴(212)과, 상기 게이트 절연막 패턴(212) 상에 배치된 게이트 전극(214)과, 상기 게이트 전극(214)의 측면들 상에 형성된 스페이서(216)를 포함할 수 있다. 예를 들면, 상기 게이트 절연막 패턴(212)은 열 산화 공정을 통해 형성된 실리콘 산화물을 포함할 수 있으며, 상기 게이트 전극(214)은 불순물 도핑된 폴리실리콘을 포함할 수 있다. 상기 스페이서(216)는 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있다.
상기 소스 영역(220)과 상기 제1 드리프트 영역(230) 및 상기 드레인 영역(240)은 제1 도전형과 다른 제2 도전형을 가질 수 있다. 일 예로서, P형 웰 영역이 사용되는 경우, 상기 소스 영역(220)과 상기 제1 드리프트 영역(230) 및 상기 드레인 영역(240)은 N형 불순물 영역들일 수 있다. 상기와 다르게, N형 웰 영역이 사용되는 경우, 상기 소스 영역(220)과 상기 제1 드리프트 영역(230) 및 상기 드레인 영역(240)은 P형 불순물 영역들일 수 있다.
상기 소자 분리 영역(206)은 실리콘 산화물 및/또는 실리콘 질화물을 포함할 수 있으며, 인접하는 다른 반도체 소자로부터 상기 고전압 반도체 소자(200)를 전기적으로 격리시키기 위해 사용될 수 있다.
상기 소스 영역(220)은 상기 게이트 전극 구조물(210)의 일측에 인접하도록 상기 기판(202) 내에 배치될 수 있다. 일 예로서, 상기 소스 영역(220)은 상기 제2 도전형을 갖는 고농도 불순물 영역일 수 있으며, 상기 소스 영역(220)의 일측에는 상기 제2 도전형을 갖는 저농도 불순물 영역(222)이 배치될 수 있다. 상기 저농도 불순물 영역(222)은 온-저항(On-Resistance; Rsp)을 감소시키기 위해 사용될 수 있으며, 상기 게이트 전극 구조물(210)의 아래에 배치될 수 있다.
상기 소스 영역(220)의 타측에는 탭 영역(224)이 배치될 수 있다. 일 예로서, 상기 탭 영역(224)은 상기 제1 도전형을 갖는 고농도 불순물 영역일 수 있으며, 상기 웰 영역(204)과 상기 소스 영역(220) 사이의 기생 다이오드를 제거하기 위해 사용될 수 있다. 한편, 상기 탭 영역(224)의 일측에는 제2 소자 분리 영역(208)이 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 드레인 영역(240)은 상기 게이트 전극 구조물(210)로부터 소정 간격 이격되도록 배치될 수 있으며, 상기 제1 드리프트 영역(230)과 상기 드레인 영역(240)은 제2 드리프트 영역(232)에 의해 전기적으로 서로 연결될 수 있다. 즉, 상기 제1 드리프트 영역(230)과 상기 제2 드리프트 영역(232) 및 상기 드레인 영역(240)은 전기적으로 직렬 연결될 수 있다. 구체적으로, 상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)과 상기 드레인 영역(240) 사이에 배치될 수 있으며, 상기 제2 도전형을 가질 수 있다.
상기 제1 드리프트 영역(230)과 제2 드리프트 영역(232) 및 상기 드레인 영역(240)은 이온 주입 공정을 통해 형성될 수 있다. 예를 들면, 도 2에 도시된 바와 같이, 상기 드레인 영역(240)은 상기 제2 드리프트 영역(232) 내에 형성될 수 있으며, 상기 소자 분리 영역(206)은 상기 드레인 영역(240)과 상기 제2 드리프트 영역(232)의 일측에 형성될 수 있다. 또한, 상기 제1 드리프트 영역(230)의 일부는 상기 게이트 전극 구조물(210)의 가장자리 부위 아래에 배치될 수 있으며, 상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)과 부분적으로 중첩될 수 있다.
상기 제1 드리프트 영역(230)은 상기 고전압 반도체 소자(200)의 항복 전압을 개선하기 위하여 상기 제2 드리프트 영역(232)보다 깊게 형성될 수 있다. 또한, 상기 제1 드리프트 영역(230)은 상기 소자 분리 영역(206)보다 낮게 형성될 수 있으며, 상기 소자 분리 영역(206)으로부터 소정 간격 이격되도록 형성될 수 있다.
특히, 상세히 도시되지는 않았으나, 상기 제1 드리프트 영역(230)과 상기 소자 분리 영역(206) 사이 그리고 상기 제2 드리프트 영역(232) 아래에 위치된 상기 웰 영역(204)의 일부(204A)는 저항 영역으로서 기능할 수 있다. 구체적으로, 상기 웰 영역(204)과 상기 제1 및 제2 드리프트 영역들(230, 232) 사이에서 상기 웰 영역(204)의 일부(204A)는 완전 공핍(depletion) 상태가 될 수 있으며, 이에 따라 상기 웰 영역(204)의 일부(204)는 상기 제1 드리프트 영역(230)보다 높은 저항을 갖는 저항 영역으로서 기능할 수 있다.
따라서, 상기 인접하는 다른 반도체 소자로의 누설 전류가 크게 감소될 수 있으며, 이에 따라 상기 소자 분리 영역(206)의 크기를 상대적으로 작게 구성할 수 있다. 특히, 상기 소자 분리 영역(206)의 폭을 상대적으로 좁게 구성할 수 있으며, 이에 따라 상기 고전압 반도체 소자(200)의 크기를 충분히 감소시킬 수 있다. 일 예로서, 상기 제1 드리프트 영역(230)과 상기 소자 분리 영역(206) 사이의 간격은 대략 0.4㎛ 내지 0.6㎛ 정도일 수 있으며, 상기 제1 드리프트 영역(230)의 깊이는 대략 0.5㎛ 내지 0.6㎛ 정도일 수 있다. 또한, 상기 소자 분리 영역(206)의 폭은 대략 0.5㎛ 내지 0.7㎛ 정도로 구성될 수 있다.
상기 드레인 영역(240)은 상기 제2 드리프트 영역(232)보다 높은 불순물 농도를 가질 수 있으며, 상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)보다 높은 불순물 농도를 가질 수 있다. 예를 들면, 상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)과 중첩된 영역(232A; 도 5 참조)과 나머지 영역(232B; 도 5 참조)을 포함할 수 있다. 이때, 상기 중첩된 영역(232A)은 상기 나머지 영역(232B)보다 높은 불순물 농도를 가질 수 있으며, 상기 나머지 영역(232B)은 상기 제1 드리프트 영역(230)보다 높은 불순물 농도를 가질 수 있다.
특히, 상세히 도시되지는 않았으나, 상기 드레인 영역(240)은 상기 제1 드리프트 영역(230)과 상기 드레인 영역(240) 사이의 전기적인 저항을 감소시키기 위해 상기 중첩된 영역(232)과 직접 연결되는 것이 바람직하며, 이에 따라 상기 고전압 반도체 소자(200)의 온-전류가 크게 개선될 수 있다.
도 3 내지 도 5는 도 2에 도시된 고전압 반도체 소자의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 3을 참조하면, 기판(202) 내에 소자 분리 영역들(206, 208)을 형성한 후 고전압 반도체 소자(200)의 활성 영역으로서 기능하는 웰 영역(204)이 형성될 수 있다. 예를 들면, 상기 소자 분리 영역들(206, 208)은 상기 기판(202)의 표면 부위에 식각 공정을 통해 트렌치들을 형성한 후 상기 트랜치들을 실리콘 산화물 및/또는 실리콘 질화물로 매립함으로써 형성될 수 있다. 상기 웰 영역(204)은 제1 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 상기 소자 분리 영역들(206, 208)보다 깊게 형성될 수 있다.
다른 예로서, 상기 기판(202) 상에 에피택시얼 층을 형성한 후 상기 에피택시얼 층 내에 상기 소자 분리 영역들(206, 208)과 웰 영역(204)을 형성할 수도 있다.
도 4 및 도 5를 참조하면, 상기 웰 영역(204) 내에 제1 드리프트 영역(230)과 제2 드리프트 영역(232)이 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정에 의해 순차적으로 형성될 수 있다. 이때, 상기 제1 드리프트 영역(230)은 상기 제2 드리프트 영역(232)보다 깊고 상기 소자 분리 영역(206)보다 낮게 형성될 수 있으며, 상기 소자 분리 영역(206)으로부터 소정 간격 이격될 수 있다. 이에 따라 상기 고전압 반도체 소자(200)의 항복 전압이 개선될 수 있으며, 인접하는 다른 반도체 소자로의 누설 전류가 감소될 수 있다. 또한, 상기 소자 분리 영역(206)의 크기를 상대적으로 작게 구성할 수 있으며, 이에 따라 상기 고전압 반도체 소자(200)의 크기를 상대적으로 감소시킬 수 있다.
상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)과 부분적으로 중첩될 수 있으며, 이에 따라 상기 제1 드리프트 영역(230)과 상기 제2 드리프트 영역(232) 사이의 전기적인 연결이 보다 용이하게 이루어질 수 있다. 상기 제2 드리프트 영역(232)은 상기 고전압 반도체 소자(200)의 온-전류를 개선하기 위하여 상기 제1 드리프트 영역(230)보다 높은 불순물 농도를 갖는 것이 바람직하다.
결과적으로, 상기 제2 드리프트 영역(232)은 상기 제1 드리프트 영역(230)과 중첩된 영역(232A)과 나머지 영역(232B)으로 구성될 수 있다. 상기 나머지 영역(232B)은 상기 제1 드리프트 영역(230)보다 높은 불순물 농도를 갖고, 상기 중첩된 영역(232A)은 상기 나머지 영역(232B)보다 높은 불순물 농도를 가질 수 있다.
상기 제1 및 제2 드리프트 영역들(230, 232)을 형성한 후 상기 웰 영역(204) 상에는 도 1에 도시된 바와 같이 게이트 전극 구조물(210)이 형성될 수 있다. 예를 들면, 상기 웰 영역(204) 상에 열 산화 공정을 통해 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 증착 공정을 통해 게이트 도전막이 형성될 수 있다. 이어서, 상기 게이트 절연막과 게이트 도전막을 패터닝함으로써 게이트 절연막 패턴(212)과 게이트 전극(214)이 형성될 수 있다.
상기 게이트 절연막 패턴(212)과 상기 게이트 전극(214)을 형성한 후 상기 게이트 전극(214)의 일측에 인접하도록 저농도 불순물 영역(222)을 형성할 수 있으며, 이어서 상기 게이트 전극(214)의 측면들 상에 스페이서(216)를 형성할 수 있다. 상기 저농도 불순물 영역(222)은 제2 도전형을 갖는 도펀트들을 이용한 이온 주입 공정에 의해 형성될 수 있으며, 상기 스페이서(216)는 증착 공정을 통해 절연막을 형성한 후 상기 절연막에 대한 이방성 식각 공정을 수행함으로써 형성될 수 있다.
계속해서, 상기 제2 도전형을 갖는 도펀트들을 이용하는 이온 주입 공정을 통해 소스 영역(220)과 드레인 영역(240)을 형성하고, 상기 제1 도전형을 갖는 이온 주입 공정을 통해 상기 소스 영역(220)의 일측에 탭 영역(224)을 형성할 수 있다. 상기 소스 영역(220)은 상기 게이트 전극 구조물(210)의 일측에 형성될 수 있으며, 상기 드레인 영역(240)은 상기 게이트 전극 구조물(210)의 타측으로부터 소정 간격 이격되도록 형성될 수 있다. 특히, 상기 드레인 영역(240)은 도 5에 도시된 바와 같이 상기 고전압 반도체 소자(200)의 온-전류를 개선하기 위하여 상기 제2 드리프트 영역(232)의 중첩 영역(232A)과 직접 연결되도록 상기 제2 드리프트 영역(232) 내에 형성될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 고전압 반도체 소자(200)는, 기판(202) 상에 형성된 게이트 전극 구조물(210)과, 상기 게이트 전극 구조물(210)의 일측에 인접하도록 상기 기판(202) 내에 배치된 소스 영역(220)과, 상기 게이트 전극 구조물(210)의 타측에 인접하도록 상기 기판(202) 내에 배치된 제1 드리프트 영역(230)과, 상기 제1 드리프트 영역(230)과 전기적으로 연결된 드레인 영역(240)과, 상기 드레인 영역(240)의 일측에 배치된 소자 분리 영역(206)과, 상기 제1 드리프트 영역(230)과 상기 드레인 영역(240) 사이에 배치되는 제2 드리프트 영역(232)을 포함할 수 있다. 특히, 상기 제1 드리프트 영역(230)과 상기 소자 분리 영역(206)은 소정 간격 이격될 수 있으며, 상기 제1 드리프트 영역(230)과 상기 소자 분리 영역(206) 사이의 영역은 저항 영역으로서 기능할 수 있다.
따라서, 상기 고전압 반도체 소자(200)의 항복 전압은 상기 제1 드리프트 영역(230)에 의해 개선될 수 있으며, 상기 고전압 반도체 소자(200)의 누설 전류는 상기 저항 영역에 의해 감소될 수 있다. 결과적으로, 상기 소자 분리 영역(206)의 크기를 상대적으로 감소시킬 수 있으며, 이에 따라 상기 고전압 반도체 소자(200)의 크기를 상대적으로 감소시킬 수 있다.
또한, 상기 제1 드리프트 영역(230)과 상기 드레인 영역(240) 사이의 전기적인 저항이 상기 제2 드리프트 영역(232)에 의해 감소될 수 있으며, 이에 따라 상기 고전압 반도체 소자(200)의 온-전류가 크게 개선될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
200 : 고전압 반도체 소자 202 : 기판
204 : 웰 영역 206 : 소자 분리 영역
210 : 게이트 전극 구조물 220 : 소스 영역
230 : 제1 드리프트 영역 232 : 제2 드리프트 영역
240 : 드레인 영역

Claims (20)

  1. 기판 상에 배치된 게이트 전극 구조물;
    상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역;
    상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역;
    상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역; 및
    상기 드레인 영역의 일측에 배치된 소자 분리 영역을 포함하되, 상기 제1 드리프트 영역과 상기 소자 분리 영역은 소정 간격 이격되는 것을 특징으로 하는 고전압 반도체 소자.
  2. 제1항에 있어서, 상기 드레인 영역은 상기 게이트 전극 구조물로부터 소정 간격 이격되는 것을 특징으로 하는 고전압 반도체 소자.
  3. 제1항에 있어서, 상기 제1 드리프트 영역과 상기 드레인 영역 사이에 배치되는 제2 드리프트 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  4. 제3항에 있어서, 상기 드레인 영역은 상기 제2 드리프트 영역보다 높은 불순물 농도를 갖고, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 고전압 반도체 소자.
  5. 제3항에 있어서, 상기 드레인 영역은 상기 제2 드리프트 영역 내에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  6. 제3항에 있어서, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊게 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  7. 제3항에 있어서, 상기 제1 드리프트 영역과 상기 제2 드리프트 영역 및 상기 드레인 영역은 전기적으로 직렬 연결되는 것을 특징으로 하는 고전압 반도체 소자.
  8. 제3항에 있어서, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역과 부분적으로 중첩되는 것을 특징으로 하는 고전압 반도체 소자.
  9. 제1항에 있어서, 상기 제1 드리프트 영역은 상기 소자 분리 영역보다 낮게 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  10. 제1항에 있어서, 상기 제1 드리프트 영역의 일부가 상기 게이트 전극 구조물의 가장자리 부위 아래에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  11. 기판 상에 배치된 게이트 전극 구조물;
    상기 게이트 전극 구조물의 일측에 인접하도록 상기 기판 내에 배치된 소스 영역;
    상기 게이트 전극 구조물의 타측에 인접하도록 상기 기판 내에 배치된 제1 드리프트 영역;
    상기 게이트 전극 구조물의 타측으로부터 소정 간격 이격되며 상기 제1 드리프트 영역과 전기적으로 연결된 드레인 영역;
    상기 드레인 영역의 일측에 배치된 소자 분리 영역; 및
    상기 제1 드리프트 영역과 상기 소자 분리 영역 사이에 배치되며 상기 제1 드리프트 영역보다 높은 저항을 갖는 저항 영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  12. 제11항에 있어서, 상기 드레인 영역과 상기 제1 드리프트 영역 사이에 배치되는 제2 드리프트 영역을 더 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  13. 제12항에 있어서, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊게 형성되며, 상기 저항 영역은 상기 제2 드리프트 영역 아래에 배치되는 것을 특징으로 하는 고전압 반도체 소자.
  14. 제12항에 있어서, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역의 일부와 중첩된 영역과 나머지 영역을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  15. 제14항에 있어서, 상기 중첩된 영역은 상기 나머지 영역보다 높은 불순물 농도를 갖고, 상기 나머지 영역은 상기 제1 드리프트 영역보다 높은 불순물 농도를 갖는 것을 특징으로 하는 고농도 반도체 소자.
  16. 제11항에 있어서, 상기 저항 영역은 제1 도전형을 갖고, 상기 제1 드리프트 영역은 제1 도전형과 다른 제2 도전형을 갖는 것을 특징으로 하는 고전압 반도체 소자.
  17. 제16항에 있어서, 상기 제1 도전형을 갖는 웰 영역을 더 포함하며, 상기 저항 영역은 상기 웰 영역의 적어도 일부를 포함하는 것을 특징으로 하는 고전압 반도체 소자.
  18. 웰 영역을 포함하는 기판;
    상기 웰 영역 상에 배치된 게이트 전극 구조물;
    상기 게이트 전극 구조물의 일측에 인접하도록 상기 웰 영역 내에 배치되는 소스 영역;
    상기 게이트 전극 구조물의 타측에 인접하도록 상기 웰 영역 내에 배치되는 제1 드리프트 영역;
    상기 게이트 전극 구조물의 타측으로부터 소정 간격 이격된 드레인 영역;
    상기 제1 드리프트 영역과 상기 드레인 영역 사이를 연결하는 제2 드리프트 영역; 및
    상기 드레인 영역의 일측에 배치된 소자 분리 영역을 포함하되, 상기 제1 드리프트 영역과 상기 소자 분리 영역은 소정 간격 이격된 것을 특징으로 하는 고전압 반도체 소자.
  19. 제18항에 있어서, 상기 제1 드리프트 영역은 상기 제2 드리프트 영역보다 깊고 상기 소자 분리 영역보다 낮게 형성되는 것을 특징으로 하는 고전압 반도체 소자.
  20. 제18항에 있어서, 상기 제2 드리프트 영역은 상기 제1 드리프트 영역의 일부와 중첩된 영역과 나머지 영역을 포함하며, 상기 드레인 영역은 상기 중첩된 영역과 직접 연결되는 것을 특징으로 하는 고전압 반도체 소자.
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