KR100520430B1 - 수평형 절연게이트 바이폴라 트랜지스터 - Google Patents

Abstract

본 발명은 전극이 칩 전면에 위치하는 수평형 절연게이트 바이폴라 트랜지스터에 관한 것이다.

본 발명의 수평형 절연게이트 바이폴라 트랜지스터는 소스 영역 내에 트렌치를 형성하여 소스 영역이 부분적으로 중단되도록 함으로써 소스 영역을 감싸고 있는 베이스 영역의 저항을 부분적으로 낮추어 주어 기생 사이리스트의 래치-업을 낮추도록 한다. 또한, 게이트 전극을 트렌치 내에 연장되도록 형성함으로써 유효 채널 폭을 증가시켜 순방향 전압 강하의 증가 없이 기생 사이리스터 래치-업을 억제 할 수 있도록 한다.

Description

수평형 절연게이트 바이폴라 트랜지스터{LATERAL INSULATED GATE BIPOLAR TRANSISTOR}

본 발명은 전력집적회로에 사용되는 전력용 반도체 소자인 수평형 절연게이트 바이폴라 트랜지스터 (Lateral Insulated Gate Bipolar Transistor : 이하 LIGBT라 칭함)에 관한 것이다.

반도체 기술의 발전에 따라 모든 시스템을 하나의 칩에 구현하고자 하는 시스템 온 칩 (System On Chip : SoC) 에 대한 연구가 활발히 진행되고 있다. 이러한 경향은 전력 소자에 있어서도 마찬가지로서 논리회로와 전력 제어 소자를 하나의 칩에 집적하려는 연구가 꾸준히 진행되고 있다. 이러한 전력집적회로에의 적용을 위해서는 기존의 수직형 소자보다는 전극이 칩 전면에 위치하는 수평형 소자의 적용이 더욱 유리하며 더구나 주변회로와의 격리(isolation)를 위해서는 수평형 소자 중에서도 SOI(Silicon on Insulator) 기술을 이용한 소자가 유리하다. 현재 전력용 단품(discrete) 소자 및 전력 모듈용으로 널리 쓰이는 IGBT는 바이폴라 트랜지스터와 MOSFET 소자의 장점을 결합한 것으로서 전력용 MOSFET 소자에 비해 우수한 순방향 특성을 가진다. 따라서 전력집적회로에 사용 시 기존의 LDMOSFET(Lateral Double diffused MOSFET: 이하 LDMOSFET라 칭함)보다 전체 면적에서 전력 소자가 차지하는 면적을 줄일 수 있을 것으로 기대된다.

도 1은 종래 일반적인 LIGBT의 구조를 나타낸 것이고, 도 2는 종래 일반적인 LDMOSFET의 구조를 나타낸 것이다.

먼저, 도 1의 LIGBT는 도 2의 LDMOSFET 구조에서 드레인 전극(107, 207) 하단의 n+ 영역(108)이 p+ 영역(208)으로 대체된 것으로서 p+ 영역(208)과 n 드리프트 영역(209), p 베이스 영역(202)의 pnp 바이폴라 트랜지스터 동작으로 인해 LDMOSFET 에 비해 온 동작 시 낮은 순방향 전압 강하를 가지는 장점이 있다. 그러나, LIGBT 는 전류가 n 드리프트 영역(106)과 n+ 영역(104)을 거쳐서 소스(103)로 빠져나가는 LDMOSFET 과 달리 전류의 흐름이 n 드리프트 영역(206)에서 p 베이스(202)를 통해 소스(203)로 빠져나가므로 n 드리프트(206), p 베이스(202), n+ 소스(204) 간의 npn 트랜지스터 동작이 일어나는 기생 사이리스터 래치-업 (parasitic thyristor latch-up) 현상이 일어날 가능성이 있다. 기생 사이리스터 래치-업 현상이 일어나게 되면 소자는 게이트(205) 전압 조절을 통한 정상적인 턴-오프가 불가능해지기 때문에 LIGBT 설계 시, 기생 사이리스터 래치-업이 발생하지 않도록 하는 것이 중요하다.

종래, 기생 사이리스터 억제 방법 중 가장 널리 이용되는 것으로는 p 베이스의 저항을 낮추어 주기 위해서 소스 영역에 접합 깊이가 깊은 p+ 접합(201)을 추가로 형성하는 방법과, n+ 소스 영역(204) 길이를 가능한 한 작게 하여서 p 베이스(202)와 n+ 소스(204)간의 기생 전위차 이상의 전위가 생기지 않도록 하는 방법이 있다. 이외에도 소자의 레이아웃(layout) 측면에서 기생 사이리스터 래치-업을 억제하는 방법이 있는데 이는 도 3a에 나타낸 일반적인 소자와 같이 n+ 소스를 연속적으로 형성하는 것이 아니라 도 3b에 도시된 바와 같이 n+ 소스 영역을 부분적으로 중단시킨 영역으로 만들어줌으로써 p 베이스의 저항을 부분적으로 낮추어 주어서 기생 사이리스터의 래치-업을 낮추는 방식이다. 이 방식의 경우 소자의 기생 사이리스터 래치-업이 억제되어서 유효 동작 영역(SOA: Safe Operating Area) 이 증가하는 장점이 있다. 그러나, n+ 소스의 폭이 실질적으로 감소하는 효과가 있기 때문에 pnp 트랜지스터의 베이스 전류인 n+ 소스로부터의 전자 전류가 감소하여 소자의 순방향 전압 강하가 증가하는 단점이 있다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출된 것으로, 본 발명의 목적은 유효 채널 폭은 감소시키지 않으면서 기생 사이리스터가 억제된 수평형 절연게이트 바이폴라 트랜지스터를 제공함에 있다.

상기 목적을 달성하기 위하여 본 발명은 수평형 절연게이트 바이폴라 트랜지스터에 있어서, 제1 도전형의 기판과, 상기 기판 위에 형성된 제1 도전형의 드리프트 영역과, 상기 드리프트 영역 내에 웰 구조로 형성된 제2 도전형의 베이스 영역과, 상기 베이스 내에 형성된 소스 영역과, 상기 소스 영역 일부를 제거하여 상기 소스 영역이 부분적으로 중단되도록 형성된 다수의 트렌치와, 상기 소스 영역과 전기적으로 연결되고 상기 트렌치 내에 연장되어 형성된 소스 전극과, 상기 트렌치에 의해 상기 소스 전극과 이격되며, 상기 트렌치 내에 연장되어 형성된 게이트 전극과, 상기 게이트 전극 하부에 소스/드레인 채널이 형성되도록 상기 드리프트 영역 내에 웰 구조로 형성된 제2 도전형의 드레인 영역과, 상기 드레인 영역 위에 형성된 드레인 전극을 포함하여 구성됨을 특징으로 한다.

바람직하게는, 상기 드레인 영역을 감싸도록 형성된 제1 도전형의 버퍼층을 더 포함하며, 상기 제1 도전형은 n형이며, 제2 도전형은 p형임을 특징으로 한다.

이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 도면에서 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 참조번호 및 부호로 나타내고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.

도 4는 본 발명에 따른 LIGBT의 구조를 나타낸 예시도이고, 도 5는 도 4의 소스측 구조를 보다 상세히 나타낸 도면이다.

도 4 및 도 5를 참조하면, 본 실시예의 LIGBT는 기판(410), 절연층(420), n-드리프트 영역(401), 트렌치(402), 게이트 절연층(403), 게이트 전극(404), p베이스 영역(405), n⁺소스 영역(406), 소스 전극(407), n-버퍼층(431), p⁺드레인 영역(432), 드레인 전극(433)을 포함하여 구성된다.

상기 트렌치(402)는 게이트 채널 방향(X축 방향)에 따라 하부의 상기 p베이스 영역(405), n⁺소스 영역(406)을 식각함으로써 형성된다. 상기 트렌치(402)는 채널에 수직한 방향(Y축 방향)으로 일정 간격을 두고 다수 개 형성되며, 각각의 트렌치(402) 사이에는 n⁺소스 영역(406)이 형성된다.

도 6a, 6b, 6c는 각각 도 5의 A-A', B-B', C-C' 방향에 따른 단면도로서, 이를 통해 본 발명에 의한 트렌치와 게이트의 구조를 살펴보자.

도 6a는 트렌치(402)를 포함하여 자른 단면도로서, n⁺소스 영역(406)이 존재하지 않는다. 도 6b는 트렌치(402)를 포함하지 않고 자른 단면도로서, n⁺소스 영역(406)이 존재함을 알 수 있다. 이와 같이 n⁺소스 영역(406)을 연속적으로 형성하는 것이 아니라 n⁺소스 영역(406)이 부분적으로 존재하지 않는 영역을 만들어줌으로써 p베이스 영역(405)의 저항을 낮출 수 있다.

도 6a 및 도 6c를 통해 n⁺소스 영역(406) 사이에 형성되는 게이트 전극(404)이 트렌치(402)에 의해 단차를 갖고 형성되며, 이에 따라 n⁺소스 영역(406)의 상부뿐만 아니라 측면까지도 n 채널로 사용할 수 있어 소자의 유효채널 폭이 증가됨을 알 수 있다. 또한, 트렌치(402)가 형성되지 않은 영역에 비해 트렌치(402) 하부의 p베이스 영역(405)의 깊이가 더 깊음을 알 수 있다. 이는 트렌치(402)를 먼저 형성하고 게이트 전극(404)을 형성한 후에 자기정렬(self align) 이온주입법에 의해 p베이스 영역(405)을 형성하기 때문이다.

상기 구성을 갖는 본 발명에 따른 LIGBT의 기생 사이리스터 래치-업 억제 원리는 다음과 같다.

도 4 및 도 5를 참조하면, n⁺소스 영역(406)이 부분적으로 존재하지 않는 영역을 만들어줌으로써 p베이스 영역(405)에 주입된 정공은 저항이 높은 n⁺소스 영역(406) 아래쪽의 p베이스 영역(405)을 지나지 않고 저항이 낮은 n⁺소스 영역(406)이 없는 곳의 p베이스 영역(405)을 지나게 된다. 그 결과 p베이스 영역(405)의 전체 저항이 낮아져서 기생 사이리스터 래치-업이 억제된다. 도 7은 소자 동작시의 p베이스 영역에서의 정공 전류의 흐름을 나타낸 것이다. 도면에서 정공 전류의 밀도가 n⁺소스 영역 하단의 p베이스 영역(71)에서보다 n⁺소스 영역이 없는 p베이스 영역(72)에서 상대적으로 높은 것을 알 수 있다.

또한, n⁺소스 영역(406) 측면을 식각하여 트렌치를 형성함으로써 도 8에 도시된 바와 같이 n⁺소스 영역(406)의 윗면뿐만 아니라 측면까지도 n 채널로써 사용하게 된다. 이에 따라 유효한 채널의 폭을 증가시켜 순방향 전압 강하의 증가 없이 기생 사이리스터 래치-업을 억제할 수 있다.

도 9는 본 발명과 종래의 LIGBT의 순방향 특성을 비교하여 나타낸 시뮬레이션 결과도이다. 도면에서 91, 92, 93은 각각 도 4, 도 2, 도 2에서 깊은 p⁺베이스 영역을 형성하지 않은 경우의 LIGBT의 순방향 특성을 나타낸 것이다. 91은 92에 비해 기생 사이리스터 동작이 억제되어서 약 2배 가까운 전류에서 래치-업이 발생하는 것을 볼 수 있다. 또한, 91은 93에 비해 기생 사이리스터 래치-업이 발생하는 전류가 약 3배에 달함을 알 수 있다.

도 10은 일반적으로 소자를 동작시키는 범위인 드레인 전류 밀도 100A/cm² 근방에서 트렌치 폭의 변화에 따른 순방향 특성을 나타낸 것이다. 도 10에서 시뮬레이션을 수행한 소자들의 n⁺소스 영역의 폭과 트렌치 폭의 합은 4㎛ 로써 n⁺소스 영역의 폭이 증가하면 트렌치의 폭은 줄어들고 유효 채널 폭은 증가하게 된다. 예를 들어, n⁺소스 영역의 폭이 1㎛ 인 경우 트렌치 깊이가 1㎛ 일 때 유효 채널 폭을 계산하면 4㎛로써 종래와 동일하다. 그러나 100A/cm² 에서의 순방향 전압강하(12)를 보면 종래(11)보다 약간 큰 것을 볼 수 있다. 이는 본 발명의 LIGBT의 유효 채널 폭이 일반적인 LIGBT와 같더라도 n⁺소스 영역의 폭의 감소로 인해서 전류 값이 커질 경우 전자 전류 경로의 저항이 증가하기 때문으로 이를 보상해주기 위해서는 본 발명에서는 LIGBT의 유효 채널 폭을 일반적인 LIGBT 보다 약간 크게 하여야 함을 의미한다. 다시, 도 10에서 n⁺소스 영역의 폭이 1.5㎛ 인 경우(13)를 살펴보면 유효 채널 폭의 증가로 인하여 100A/cm²에서 본 발명에 따른 LIGBT의 순방향 전압 강하가 일반적인 LIGBT 와 일치하는 것을 볼 수 있다. 이 경우 기생 사이리스터 래치-업 이 발생하는 전류는 n⁺소스 영역의 폭에 크게 영향을 받지 않고 일정한 값을 보인다.

한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은 트렌치 형성을 통해 순방향 전압 강하를 증가시키지 않으면서 기생 사이리스터 동작을 억제할 수 있다. 따라서, 소자의 안전 동작영역을 확대하는 이점이 있다. 또한 본 발명은 트렌치 형성 깊이와 트렌치 간의 간격을 조절함으로써 수평형 절연게이트 바이폴라 소자의 순방향 전압 강하를 조절할 수 있다.

도 1은 종래의 수평형 절연게이트 바이폴라 트랜지스터의 구조를 나타낸 단면도,

도 2는 종래 수평형 이중확산 MOSFET의 구조를 나타낸 단면도,

도 3은 종래의 수평형 절연게이트 바이폴라 트랜지스터의 다른 구성예를 나타낸 도면,

도 4는 본 발명에 따른 절연게이트 바이폴라 트랜지스터의 구조를 나타낸 도면,

도 5는 도 4의 소스측 구조를 상세히 나타낸 도면,

도 6a, 6b, 6c는 각각 도 5의 A-A', B-B', C-C' 방향에 따른 단면도,

도 7은 본 발명에 따른 절연게이트 바이폴라 트랜지스터의 p베이스 영역에서의 정공 전류의 흐름을 나타낸 도면,

도 8은 소자의 순방향 동작 시 본 발명에 따른 절연게이트 바이폴라 트랜지스터의 유효 채널 폭을 나타낸 도면,

도 9는 본 발명과 종래의 절연게이트 바이폴라 트랜지스터의 순방향 특성을 비교하여 나타낸 시뮬레이션 결과도,

도 10은 본 발명에 따른 절연게이 바이폴라 트랜지스터의 트렌치 폭 변화에 따른 순방향 특성을 나타낸 도면.

Claims (3)

1. 제1 도전형의 기판과,

   상기 기판 위에 형성된 제1 도전형의 드리프트 영역과,

   상기 드리프트 영역 내에 웰 구조로 형성된 제2 도전형의 베이스 영역과,

   상기 베이스 내에 형성된 소스 영역과,

   상기 소스 영역 일부를 제거하여 상기 소스 영역이 부분적으로 중단되도록 형성된 다수의 트렌치와,

   상기 소스 영역과 전기적으로 연결되고 상기 트렌치 내에 연장되어 형성된 소스 전극과,

   상기 트렌치에 의해 상기 소스 전극과 이격되며, 상기 트렌치 내에 연장되어 형성된 게이트 전극과,

   상기 게이트 전극 하부에 소스/드레인 채널이 형성되도록 상기 드리프트 영역 내에 웰 구조로 형성된 제2 도전형의 드레인 영역과,

   상기 드레인 영역 위에 형성된 드레인 전극을 포함하여 구성됨을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
2. 제 1 항에 있어서, 상기 드레인 영역을 감싸도록 형성된 제1 도전형의 버퍼층을 더 포함함을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.
3. 제 1 항 또는 제 2 항에 있어서, 상기 제1 도전형은 n형이며, 제2 도전형은 p형임을 특징으로 하는 수평형 절연게이트 바이폴라 트랜지스터.