KR100510436B1 - 수평형 절연 게이트 바이폴라 트랜지스터 - Google Patents

수평형 절연 게이트 바이폴라 트랜지스터 Download PDF

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Abstract

본 발명의 수평형 절연 게이트 바이폴라 트랜지스터는, 제1 도전형의 드리프트층이 절연막 상에 형성된 반도체 활성층을 이용하여 형성된다. 드리프트층의 일정 표면 영역에는 제2 도전형의 베이스층이 선택적으로 형성된다. 베이스층 내의 표면 영역에는 제1 도전형의 에미터층이 형성되는데, 이 에미터층은 트라이프형으로 형성된 제1 에미터 영역과, 제1 에미터 영역과 일정 간격으로 이격되어 나란하게 형성된 스트라이프형의 제2 에미터 영역과, 그리고 제1 및 제2 에미터 영역을 연결하는 제3 에미터 영역을 포함한다. 제2 도전형의 컬렉터층은 드리프트층의 일정 표면 영역에 선택적으로 형성되며, 특히 베이스층과 나란하게 일정한 간격으로 이격되도록 형성된다. 게이트 전극은 베이스층의 에미터층과 드리프트층 사이의 표면 영역 상에 절연되어 형성되고, 에미터 전극은 베이스층 및 에미터층의 제1 에미터 영역과 전기적으로 컨택되도록 형성되며, 그리고 컬렉터 전극은 컬렉터층과 전기적으로 컨택되도록 형성된다.

Description

수평형 절연 게이트 바이폴라 트랜지스터
본 발명은 고전력 반도체 장치에 관한 것으로서, 특히 수평형 절연 게이트 바이폴라 트랜지스터(Lateral Insulated Gate Bipolar Transistor; LIGBT)에 관한 것이다.
절연 게이트 바이폴라 트랜지스터는 절연된 게이트형인 전력용 반도체 소자로서, 전력용 MOSFET(MOS Field Effect Transistor)의 고속 스위칭 특성과 바이폴라 트랜지스터의 고출력 특성을 함께 가지고 있다. 따라서, 최근에는 인버터, 스위칭 전력 공급기 등과 같은 전력 전자 분야에서 그 사용 빈도가 점점 늘어나고 있다. 이와 같은 절연 게이트 바이폴라 트랜지스터 중에서, 집적도를 높이는데 적합한 수평형 절연 게이트 바이폴라 트랜지스터가 주목받고 있다. 일반적으로, 수평형 절연 게이트 바이폴라 트랜지스터는 SOI(Semiconductor On Insulator) 기판을 사용하여 제조된다.
도 1은 이와 같은 수평형 절연 게이트 바이폴라 트랜지스터를 개략적으로 나타내 보인 평면도이고, 도 2는 도 1의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.
도 1 및 도 2를 참조하면, 낮은 저항을 갖는(저농도의) n형 실리콘 활성층(SOI 반도체층; 3)이 실리콘 산화막(SOI 절연막; 2)을 통해 실리콘 지지체(1) 상에 형성되어 있다. 여기서, SOI 기판은 실리콘 지지체(1), 실리콘 산화막(2) 및 n형 실리콘 활성층(3)으로 각각 나누어진다.
상기 n형 실리콘 활성층(3)은 n형 드리프트층(4)으로 사용된다. 여기서, n형 드리프트층(4)은 실리콘 산화막(2)과 직접 접촉되지 않을 수도 있다. 즉, 낮은 저항을 갖는 n형 층이 n형 드리프트층(4)과 실리콘 산화막(2) 사이의 n형 실리콘 활성층(3) 내에 형성될 수도 있다. 한편, n형 실리콘 활성층(3)의 일정 표면 영역에는 p형 베이스층(5)이 형성되어 있으며, p형 베이스층(5)의 일정 표면 영역에는 고농도의 n형 에미터층(6)이 형성되어 있다. 그리고, 고농도의 n형 버퍼층(7)이 n형 실리콘 활성층(3)의 일정 영역에 p형 베이스층(5)과 소정 거리 이격되도록 선택적으로 형성되어 있으며, p형 컬렉터층(8)이 n형 버퍼층(7)의 표면에 선택적으로 형성되어 있다.
게이트 전극(9)은 게이트 산화막(9a)를 통해 n형 에미터층(6)과 n형 실리콘 활성층(3) 사이의 p형 베이스층(5)의 상부 표면과 연결되어 있다. 에미터 전극(10)은 n형 에미터층(6) 및 p형 베이스층(5)과 전기적으로 컨택되도록 형성되어 있다. 그리고, 컬렉터 전극(11)은 p형 컬렉터층(8)과 전기적으로 컨택되도록 형성되어 있다.
이와 같은 절연 게이트 바이폴라 트랜지스터에 있어서 가장 문제되는 것이 래치-업(latch-up) 현상으로서, 특히 전류의 흐름이 수평적으로 발생하는 수평형 절연 게이트 바이폴라 트랜지스터는 래치-업 현상이 발생하기가 더욱 쉽다. 즉, p형 베이스층(5)으로 흐르는 정공 전류에 의한 전압 강하로 인해 p형 베이스층(5)과 n형 에미터층(6) 사이에 인가되는 전압차가 pn 정션을 도통시킬 정도(예컨대 0.7V)로 커지면, n형 에미터층(6), p형 베이스층(5), n형 드리프트층(4) 및 p형 컬렉터층(8)에 의해 형성되는 기생 사이리스터가 동작하여 래치-업 현상이 발생된다. 이와 같이 래치-업 현상이 발생하면 더 이상 게이트 전압으로 소자를 컨트롤할 수 없으므로, 이의 개선이 당면한 문제로 대두되고 있다.
본 발명의 목적은 에미터 전극과 n형 에미터층 사이의 저항을 증가시키는 한편, 정공 전류의 바이패스를 증가시킴으로써 래치-업 현상의 발생을 효과적으로 억제시키는 수평형 절연 게이트 바이폴라 트랜지스터를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 수평형 절연 게이트 바이폴라 트랜지스터는, 절연막 상에 형성된 반도체 활성층을 이용하여 형성된 제1 도전형의 드리프트층; 상기 드리프트층의 일정 표면 영역에 선택적으로 형성된 제2 도전형의 베이스층; 상기 베이스층 내의 표면 영역에 스트라이프형으로 형성된 제1 에미터 영역과, 상기 제1 에미터 영역과 일정 간격으로 이격되어 나란하게 형성된 스트라이프형의 제2 에미터 영역과, 상기 제1 및 제2 에미터 영역을 연결하는 제3 에미터 영역을 포함하는 제1 도전형의 에미터층; 상기 드리프트층의 일정 표면 영역에 선택적으로 형성되되, 상기 베이스층과 나란하게 일정한 간격으로 이격된 제2 도전형의 컬렉터층; 상기 베이스층의 상기 에미터층과 상기 드리프트층 사이의 표면 영역 상에 절연되어 형성된 게이트 전극; 상기 베이스층 및 상기 에미터층의 제1 에미터 영역과 전기적으로 컨택되도록 형성된 에미터 전극; 및 상기 컬렉터층과 전기적으로 컨택되도록 형성된 컬렉터 전극을 구비한 것을 특징으로 한다.
여기서, 상기 에미터층은 상기 제1, 제2 및 제3 에미터 영역을 각각 구비하되, 상기 에미터 전극의 양쪽 방향으로 대칭적으로 형성된 제1 에미터층 및 제2 에미터층을 포함하는 것이 바람직하다. 그리고 상기 제2 에미터 영역의 길이는 상기 n형 드리프트층을 통하여 상기 p형 베이스층으로 주입되는 정공들 중 일부 정공들이 상기 n형 에미터층 하부를 통과하지 않고 직접 상기 에미터 전극으로 흘러들어갈 수 있도록 상기 제1 영역의 에미터 영역의 길이보다 짧은 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 3은 본 발명에 따른 수평형 절연 게이트 바이폴라 트랜지스터를 개략적으로 나타내 보인 평면도이다. 그리고 도 4 내지 도 6은 각각 도 3의 선 Ⅱ-Ⅱ, Ⅲ-Ⅲ, Ⅳ-Ⅳ를 따라 도시한 단면도들이다.
도 3 내지 도 6을 참조하면, 낮은 저항을 갖는(저농도의) n형 실리콘 활성층(SOI 반도체층; 120)이 실리콘 산화막(SOI 절연막; 110)을 통해 실리콘 지지체(100) 상에 형성된다. 여기서, SOI 기판은 실리콘 지지체(100), 실리콘 산화막(110) 및 n형 실리콘 활성층(120)으로 각각 나누어진다. 상기 n형 실리콘 활성층(120)은 n형 드리프트층(130)으로 이용된다. 여기서, n형 드리프트층(130)은 실리콘 산화막(110)과 직접 접촉되지 않을 수도 있다. 즉, 낮은 저항을 갖는 n형 층이 n형 드리프트층(130)과 실리콘 산화막(110) 사이의 n형 실리콘 활성층(120) 내에 형성될 수도 있다. 한편, n형 실리콘 활성층(120)의 일정 표면 영역에는 p형 베이스층(140)이 형성되며, p형 베이스층(140)의 일정 표면 영역에는 고농도의 n형 에미터층(150, 150')이 형성된다.
상기 n형 에미터층(150, 150')은 제1 에미터층(150) 및 제2 에미터층(150')이 대칭을 이루면서 형성된다. 제1 및 제2 에미터층(150)(150')은 각각 제1 에미터 영역(150a), 제2 에미터 영역(150b) 및 제3 에미터 영역(150c)을 포함한다.
제1 에미터 영역(150a)은 p형 베이스층(140) 내의 표면 영역에 스트라이프형으로 형성되는데, 그 일단은 에미터 전극(190)과 전기적으로 컨택되고 다른 일단은 제3 에미터 영역(150c)와 연결된다. 제2 에미터 영역(150b)은 제1 에미터 영역(150a)과 일정 간격으로 이격되어 나란하도록 스트라이프형으로 형성되는데, 그 길이가 n형 드리프트층(130)을 통하여 p형 베이스층(140)으로 주입되는 정공들 중 일부 정공들이 n형 에미터층(150, 150') 하부를 통과하지 않고 직접 에미터 전극(190)으로 흘러들어갈 수 있도록 제1 에미터 영역(150a)의 길이보다 짧게 형성된다. 그리고, 제3 에미터 영역(150c)은 제1 및 제2 에미터 영역(150a)(150b)와 교차하는 방향으로 두 영역을 연결하도록 스트라이프형으로 형성된다.
한편, 고농도의 n형 버퍼층(160)이 n형 실리콘 활성 영역층(120)의 일정 영역에 p형 베이스층(140)과 소정 거리 이격되도록 선택적으로 형성되며, p형 컬렉터층(170)이 n형 버퍼층(160)의 표면에 선택적으로 형성된다. 게이트 전극(180)은 게이트 산화막(181)를 통해 n형 에미터층(150)과 n형 드리프트층(130) 사이의 p형 베이스층(140)의 상부 표면 상에 형성된다. 에미터 전극(180)은 p형 베이스층(140) 및 제1 에미터 영역(150a)의 일단부와 전기적으로 컨택되도록 형성된다. 그리고, 컬렉터 전극(200)은 p형 컬렉터층(170)과 전기적으로 컨택되도록 형성된다.
그러면, 이와 같은 구조를 갖는 수평형 절연 게이트 바이폴라 트랜지스터의 동작 및 래치-업 발생이 억제되는 원리를 설명하기로 한다.
먼저, 게이트 전극(180)에 에미터 전극(170)에 대하여 양의 전압이 인가되고, 컬렉터 전극(200)에 에미터 전극(190)에 대하여 양의 전압이 인가되면, 게이트 전극(180) 하부의 p형 베이스층(140) 표면은 반전되어 n형 채널이 형성된다. 그러면, n형 에미터층(150, 150')(구체적으로는 제3 에미터 영역(150c))과 n형 드리프트층(130) 사이의 표면 영역에 도전 채널이 형성되어, 전자 전류가 n형 에미터층(150, 150')으로부터 p형 베이스층(140)을 통과하여 n형 드리프트층(130)으로 흐른다. 이 전자 전류는 p형 베이스층(140), n형 드리프트층(130) 및 p형 컬렉터층(170)에 의해 형성되는 pnp 트랜지스터의 베이스 전류로서 작용한다.
한편, 이 전자 전류에 대응해서 정공들이 p형 컬렉터층(170)으로부터 n형 드리프트층(130)으로 주입된다. 주입된 정공들 중 일부는 n형 드리프트층(130) 내에서 전자들과 재결합되며, 재결합되지 않은 나머지 정공들은 p형 베이스층(140)을 통과하여 에미터 전극(190)으로 흘러 들어가는 정공 전류를 형성한다. 이 정공 전류 중에서 일부는 n형 에미터층(150, 150') 하부의 p형 베이스층(140)을 통과(도 4 및 도 5 참조)하고, 나머지 일부(도 6의 Ih)는 n형 에미터층(150, 150') 하부를 통과하지 않고 직접 p형 베이스층(140)을 통과하여 에미터 전극(190)으로 흘러 들어간다(도 6 참조). 이와 같이, 정공 전류의 일부(도 6의 Ih)는 n형 에미터층(150, 150') 하부를 통과하지 않으므로, 이로 인한 래치-업 현상은 발생되지 않는다. 그러나, 정공 전류의 일부는 n형 에미터층(150, 150') 하부의 p형 베이스층(140)을 통과하므로, 이 정공 전류에 의해 전압 강하가 발생된다. 그리고, 이 전압 강하량에 의해서 p형 베이스층(140)과 n형 에미터층(150, 150') 사이의 pn 접합부에 인가되는 전압이 컷-인(cut-in) 전압(예컨대 0.7볼트) 이상으로 바이어스 상태에 놓이면 래치-업 현상이 발생된다.
따라서, p형 베이스층(130)과 n형 에미터층(150, 150') 사이의 pn 접합부에 인가되는 전압차가 컷-인 전압 이하로 되도록 하기 위하여, n형 에미터층(150, 150')의 저항값을 증가시킨다. 즉, 본 발명에서와 같이, 전자 전류가 n형 에미터층(150, 150') 내에 흐르는 이동 거리를 증가시켜서 전자 전류에 의한 전압 강하량을 증가시킨다. 이동 거리가 증가할수록 저항값이 증가하여 전자 전류에 의한 전압 강하량도 커진다. 이와 같이, n형 에미터층(150, 150')에서의 전압 강하량이 증가하므로, n형 에미터층(150, 150') 하부의 p형 베이스층(140)을 통과하는 정공 전류에 의한 전압 강하량에 의해 n형 에미터층(150, 150')과 p형 베이스층(140) 사이의 pn 접합부에 인가되는 전압차도 감소하게 되고, 따라서 래치-업 현상의 발생이 억제된다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
이상의 설명에서와 같이, 본 발명에 따른 수평형 절연 게이트 바이폴라 트랜지스터에 의하면, n형 에미터층을 스트라이프형으로 형성된 여러개의 영역을 포함하도록 형성함으로써 n형 에미터층과 에미터 전극 사이의 전자 전류에 의한 전압 강하량을 증가시킴으로써 래치-업 현상의 발생을 억제할 수 있으며, 또한 n형 드리프트층 및 p형 베이스층을 통해 에미터 전극으로 흘러들어가는 정공 전류 중 일부를 n형 에미터층 하부를 통과하지 않도록 함으로써 래치-업 현상의 발생을 억제할 수 있다.
도 1은 일반적인 수평형 절연 게이트 바이폴라 트랜지스터를 개략적으로 나타내 보인 평면도이다.
도 2는 도 1의 선 Ⅰ-Ⅰ을 따라 도시한 단면도이다.
도 3은 본 발명에 따른 수평형 절연 게이트 바이폴라 트랜지스터를 개략적으로 나타내 보인 평면도이다.
도 4는 도 3의 선 Ⅱ-Ⅱ를 따라 도시한 단면도이다.
도 5는 도 3의 선 Ⅲ-Ⅲ을 따라 도시한 단면도이다.
도 6은 도 3의 선 Ⅳ-Ⅳ를 따라 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100...실리콘 지지체 110...실리콘 산화막
120...n형 실리콘 활성층 130...n형 드리프트층
140...p형 베이스층 150, 150'...n형 에미터층
150a...제1 에미터 영역 150b...제2 에미터 영역
150c...제3 에미터 영역 160...n형 버퍼층
170...p형 컬렉터층 180...게이트 전극
181...게이트 산화막 190...에미터 전극
200...컬렉터 전극

Claims (5)

  1. 절연막 상에 형성된 반도체 활성층을 이용하여 형성된 제1 도전형의 드리프트층;
    상기 드리프트층의 일정 표면 영역에 선택적으로 형성된 제2 도전형의 베이스층;
    상기 베이스층 내의 표면 영역에 스트라이프형으로 형성된 제1 에미터 영역과, 상기 제1 에미터 영역과 일정 간격으로 이격되어 나란하게 형성된 스트라이프형의 제2 에미터 영역과, 상기 제1 및 제2 에미터 영역을 연결하는 제3 에미터 영역을 포함하는 제1 도전형의 에미터층;
    상기 드리프트층의 일정 표면 영역에 선택적으로 형성되되, 상기 베이스층과 나란하게 일정한 간격으로 이격된 제2 도전형의 컬렉터층;
    상기 베이스층의 상기 에미터층과 상기 드리프트층 사이의 표면 영역 상에 절연되어 형성된 게이트 전극;
    상기 베이스층 및 상기 에미터층의 제1 에미터 영역과 전기적으로 컨택되도록 형성된 에미터 전극; 및
    상기 컬렉터층과 전기적으로 컨택되도록 형성된 컬렉터 전극을 구비한 것을 특징으로 하는 수평형 절연 게이트 바이폴라 트랜지스터.
  2. 제1항에 있어서,
    상기 에미터층은 상기 제1, 제2 및 제3 에미터 영역을 각각 구비하되, 상기 에미터 전극의 양쪽 방향으로 대칭적으로 형성된 제1 에미터층 및 제2 에미터층을 포함하는 것을 특징으로 하는 수평형 절연 게이트 바이폴라 트랜지스터.
  3. 제1항에 있어서,
    상기 제2 에미터 영역의 길이는, 상기 n형 드리프트층을 통하여 상기 p형 베이스층으로 주입되는 정공들 중 일부 정공들이 상기 n형 에미터층 하부를 통과하지 않고 직접 상기 에미터 전극으로 흘러들어갈 수 있도록, 상기 제1 영역의 에미터 영역의 길이보다 짧은 것을 특징으로 하는 수평형 절연 게이트 바이폴라 트랜지스터.
  4. 제1항에 있어서,
    상기 드리프트층과 상기 컬렉터층 사이에 제1 도전형의 고농도 버퍼층을 더 구비하는 것을 특징으로 하는 수평형 절연 게이트 바이폴라 트랜지스터.
  5. 제1항에 있어서,
    상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 수평형 절연 게이트 바이폴라 트랜지스터.
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