KR100618775B1

KR100618775B1 - 반도체 소자

Info

Publication number: KR100618775B1
Application number: KR1020040118451A
Authority: KR
Inventors: 성웅제
Original assignee: 동부일렉트로닉스 주식회사
Priority date: 2004-12-31
Filing date: 2004-12-31
Publication date: 2006-08-31
Also published as: KR20060078487A; US20060145284A1; US7482238B2

Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 LIGBT 구조의 P+ 애노드에 정전 전압을 걸어주면 홀 전류가 N 드리프트 영역으로 주입되고, 상기 홀 전류의 대부분이 P+ Buried layer를 통해 이동하여 P+ 캐소드으로 빠져 나가는 점에 기술적 특징이 있다.

따라서, 본 발명의 반도체 소자에 의하면 LIGBT의 새로운 구조에서 N+ 캐소드 영역 밑으로 지나가는 홀 전류 통로를 제거함으로써 래치 업 전류 밀도를 확보할 수 있는 효과가 있다.

LIGBT

Description

반도체 소자{semiconductor device}

도 1은 종래 기술에 의한 반도체 소자 단면도.

도 2는 본 발명에 의한 반도체 소자 단면도.

본 발명은 반도체 소자에 관한 것으로, 보다 자세하게는 LIGBT(Lateral Insulated Gate Bipolar Transistor: 이하 LIGBT 칭함)구조의 N+ 캐소드 영역 밑으로 지나가는 홀 전류 통로를 제거하여 레치업 전류 밀도를 확보할 수 있는 반도체 소자에 관한 것이다.

바이폴라 모드 전계 효과 트랜지스터(Bipolar-Mode Field Effect Transistor:BMFET)는 전류용량이 높고 온-저항(on-resistance)이 매우 낮으며 빠른 스위칭 속도로 각광을 받고 있는 전력용 반도체 소자이다. 바이폴라 모드 전계 효과 트랜지스터는 수직형 접합형 전계 효과 트랜지스터(Vertical Junction Field Effect Transistor:JFET) 구조로서 비저항이 높은 에피층(Epitaxial Layer:Epi-layer)에서 전도도 변조 효과(Conductivity Modulation Effect)로 인해 바이폴라 접합 트랜지스터(Bipolar Junction Transistor:BJT)에 비해서 전류 이득이 높고 포화전압이 매우 낮다.

또한, 소자 구조상 전류 경로에 접합이 형성되어 있지 않기 때문에 스위칭 속도(Switch speed) 역시 모오스(MOS:Metal Oxide Semiconductor) 게이트(Gate)로 구동되는 모오스 게이트 전력 소자 보다 우수하다. 바이폴라 모드 전계 효과 트랜지스터의 가장 중요한 소자 설계 파라미터(parameter)는 게이트 사이의 거리 및 채널(Channel)길이와 같은 게이트 구조와 에피층 영역의 불순물 농도로서 이들은 정상 오프 특성과 전류이득 및 스위칭 능력을 결정짓는다.

한편, SOI(Semiconductor On Insulator:절연체 상 반도체) 기판(substrate)위에 소자(Device)를 구현하여 전력 IC(Integration Circuit)의 응용에 적합한 수평형 전력 소자(Lateral Power Device)는 접합 격리(Junction isolation) 소자에 비하여 낮은 누설전류, 고집적화 및 기생성분의 제거 등의 매우 우수한 특성으로 최근에 활발한 연구가 집중되고 있다.

그러나, SOI 기판을 이용한 수평형 소자 중 LDMOS(Lateral Double diffusion Metal Oxide Semiconductor: 이하 LDMOS라 칭함)는 온-저항이 매우 높고, LIGBT와 LMCT(Lateral MOS Controlled Thyristor)와 같은 모오스 게이트 바이폴라 소자의 경우는 소수 캐리어(minor carrier)의 재결합(recombination)으로 인한 턴-오프(Turn-off)시간이 길어지는 문제점이 있다.

도 1은 종래 기술에 의한 반도체 소자 단면도이다.

도 1에 도시된 바와 같이, P형 반도체 실리콘 기판(101) 상에 게이트(106), 캐쏘드(107), 애노드(105)로 이루어진 LIGBT 단면도이다.

온-상태에서 P+ 애노드(104)에서 홀(hole)이 주입되고 P+ 애노드(104) / N 드리프트(102) / P+ 캐쏘드(103)로 이루어진 PNP 바이폴라 트랜지스터를 통해 홀 전류가 P+ 캐쏘드(103)으로 빠져나가게 된다. 그런데 홀 전류(Ih)는 N+ 캐쏘드(108) 영역 밑 P-base를 지나 P+ 캐쏘드(103)로 빠져 나가므로 P-base 저항(RB)와 홀 전류(Ih)로 기인된 전압강하(RB×Ih)가 0.7V 이상이 되면 N+캐쏘드(108) / P-base / N 드리프트(102) 로 이루어진 기생 NPN 바이폴라 트랜지스터가 동작하게 된다. 이러한 현상을 래치 업(latch up)이라 하고 더 이상 게이트(106) 전압으로 조절할 수 없는 상태가 된다.

따라서, 분 발명은 상기와 같은 종래 기술의 제반 단점과 문제점을 해결하기 위한 것으로, LIGBT구조의 N+ 캐소드 영역 밑으로 지나가는 홀 전류 통로를 제거하여 레치업 전류 밀도 증가를 확보하는 것을 제공함에 본 발명의 목적이 있다.

본 발명의 상기 목적은 P+ 매립층(P+ Buried layer); 상기 P+ 매립층 위에 형성된 N 드리프트 영역; 상기 P+ 매립층 위에 소정 간격으로 이격되어 형성된 캐소드, 게이트, 애노드; 상기 P+ 매립층 위에 형성되며, 상기 캐소드 하부에 형성된 P+ 캐소드; 상기 P+ 매립층 위에 형성되며, 상기 게이트 하부에 형성된 P 베이스; 상기 P+ 매립층 위에 형성되며, 상기 애노드 하부에 형성된 P+ 애노드; 상기 P+ 매립층 위에 형성되며, 상기 캐소드와 상기 게이트 사이의 하부에 형성된 N+ 캐소드; 를 포함하며, 상기 N+ 캐소드 하부에는 상기 P 베이스가 형성되어 있지 않고, 상기 P+ 애노드에 정전 전압을 걸어주면 홀 전류가 상기 N 드리프트 영역으로 주입되고, 상기 홀 전류의 대부분이 상기 P+ 매립층을 통해 이동하여 상기 P+ 캐소드로 빠져 나가는 것을 특징으로 하는 반도체 소자에 의해 달성된다.

본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.

바이폴라형 전계 효과 트랜지스터(Bipolar Mode Field Effect Transistor, 이하 BMFET)는 숏 채널-접합 전계 효과 트랜지스터(JFET)의 일종으로, 게이트의 접합에 순방향 전압을 인가하여 드리프트 영역의 전도도 변조 (conductivity modulation)에 의해 전류 구동력을 향상시키며, 낮은 순방향 전압 강하 및 빠른 스위칭 속도 등으로 인해 다른 바이폴라 파워 소자에 비해 고주파, 고전압용 스위칭 소자로 유망하다.

그러나, 반도체 기판 상에 형성된 종래의 BMFET의 수직 p/n 접합으로 인한 기생 캐패시턴스로 인해 파워 IC 소자에 적합한 수평형 구조로 구현하기 어려운 문제점이 있다.

최근 파워 IC 소자에 많이 사용되고 있는, (Silicon-On-Insulator, 이하 SOI)는 절연 영역에 의해 소자를 고집적화할 수 있고, 기생 캐퍼시턴스가 작아 소자의 고속 동작이 가능하며, 누설 전류가 낮아서 고온에서도 사용할 수 있는 장점이 있다.

따라서, 근래 파워 IC용 소자를 제조하기 위하여 SOI 기판을 이용한 많은 수의 수평 파워 소자가 개발되고 있고 , 일례로 LIGBT, LMCT(Lateral MOS- Controlled Thyristor) 및 LDMOS(Lateral DMOS)와 같은 모스 게이트 수평 전력 소자가 있다.

도 2는 본 발명에 의한 반도체 소자 단면도이다.

도 2에 도시된 바와 같이, 캐쏘드(207), 게이트(206), 애노드(205)로 이루어진 LIGBT의 단면도이다. P 베이스(p-base)(209)영역의 저항 R_B와 홀 전류(hole current) Ih로 기인한 전압강하(R_B×Ih)를 제거하는 새로운 구조의 LIGBT를 제안한다. 종래의 LIGBT와 차이점은 N+ 캐소드(208) 밑으로 전류 통로(current path)가 존재하지 않는다는 점이다. 따라서 대전류를 흘리더라도 P 베이스(p-base)(209) 영역의 저항 R_B가 없기 때문에 기생 NPN 바이폴라의 동작을 방지할 수 있다. P+ 애노드(204)에 정전압을 걸어주면 홀 전류가 N 드리프트 영역(202)으로 주입되고 이 홀 전류의 대부분은 P+ 매립층(P+ Buried layer)(201)를 통해 이동하여 P+ 캐소드(P+ cathode)(203)으로 빠져 나가게 된다. N+ 캐소드(208) 영역 밑으로는 전류 통로가 존재하지 않는다. 따라서 R_B도 없고 R_B×Ih의 전압강하(210)도 없다. 이렇게 함으로써 래치 업을 방지할 수 있다.

상술한 본 발명 실시예는 새로운 구조의 LIGBT에서는 N+ 캐소드 영역 밑으로 지나가는 홀 전류 통로를 제거함으로써 3배이상의 래치 업 전류 밀도(latch up current density)를 확보할 수 있다.

본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양 한 변경과 수정이 가능할 것이다.

따라서, 본 발명의 반도체 소자 제조 방법은 LIGBT의 새로운 구조에서 N+ 캐소드 영역 밑으로 지나가는 홀 전류 통로를 제거함으로써 래치 업 전류 밀도를 확보할 수 있는 효과가 있다.

Claims

P+ 매립층(P+ Buried layer);

상기 P+ 매립층 위에 형성된 N 드리프트 영역;

상기 P+ 매립층 위에 소정 간격으로 이격되어 형성된 캐소드, 게이트, 애노드;

상기 P+ 매립층 위에 형성되며, 상기 캐소드 하부에 형성된 P+ 캐소드;

상기 P+ 매립층 위에 형성되며, 상기 게이트 하부에 형성된 P 베이스;

상기 P+ 매립층 위에 형성되며, 상기 애노드 하부에 형성된 P+ 애노드;

상기 P+ 매립층 위에 형성되며, 상기 캐소드와 상기 게이트 사이의 하부에 형성된 N+ 캐소드;

를 포함하며,

상기 N+ 캐소드 하부에는 상기 P 베이스가 형성되어 있지 않고, 상기 P+ 애노드에 정전 전압을 걸어주면 홀 전류가 상기 N 드리프트 영역으로 주입되고, 상기 홀 전류의 대부분이 상기 P+ 매립층을 통해 이동하여 상기 P+ 캐소드로 빠져 나가는 것을 특징으로 하는 반도체 소자.