KR0178315B1 - 수평형 바이폴라 모드 전계 효과 트랜지스터 - Google Patents

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Abstract

1. 청구범위에 기재된 발명이 속하는 기술 분야
본 발명은 바이폴라 모드 전계 효과 트랜지스터에 관한 것이다.
2. 발명이 해결하고자 하는 기술적 과제
본 발명은 정상 오프 특성을 가지고 순방향 차단 능력이 우수하며 높은 전류 이득 및 우수한 스위칭 특성을 갖는 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공한다.
3. 발명의 해결방법의 요지
본 발명은 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 제1도전형의 반도체기판과, 절연층과, 제2도전형의 반도체에피층과, 절연막과, 상기 제2도전형의 제1확산영역과, 상기 제1도전형의 제2확산영역과, 상기 제2도전형의 제3확산영역과, 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 포함한다.
4. 발명의 중요한 용도
본 발명은 전력용 소자에 적합하게 사용된다.

Description

수평형 바이폴라 모드 전계 효과 트랜지스터
제1a도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터의 단면도.
제1b도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터의 다른 단면도.
제2a도는 본 발명에 따른 피형기판 수평형 바이폴라 모드 전계 효과 트랜지스터의 게이트전압이 0V일때 여러가지 채널폭(d)과 드리프트 영역의 농도 조건에서의 순방향차단특성을 나타내는 특성도.
제2b도는 본 발명에 따른 엔형기판 수평형 바이폴라 모드 전계 효과 트랜지스터의 게이트 전압이 0V일때 여러가지 채널폭(d)과 드리프트 영역의 농도 조건에서의 순방향차단특성을 나타내는 특성도.
제3도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 매몰산화막 두께에 대한 순방향차단특성을 나타내는 특성도.
제4도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 드레인전압이 5V일때 채널폭(d)과 드리프트 영역의 농도 조건에 대한 전류이득을 나타내는 특성도.
제5도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트전압이 0.8V일때 드리프트 영역의 농도 조건에 대한 매몰산화막 위 채널의 수평방향에 따른 홀(hole) 분포도.
제6a는 본 발명에 따른 수평형 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트전압이 0.8V일때 n- 드리프트 영역의 농도 조건에 따른 3차원 전계 분포도.
제6b도는 본 발명에 따른 수평형 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트전압이 0.8V일때 n-/n 드리프트 영역의 농도 조건에 따른 3차원 전계 분포도.
제7도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 드레인 전압이 5V일때 매몰산화막의 두께(tbox)에 대한 전류이득 특성을 나타낸 특성도.
제8도는 본 발명에 따른 SOI 기판을 사용한 수평형 바이폴라 모드 전계효과 트랜지스터에서의 순방향 전압강하와 턴-오프 시간에 대한 SOI 기판을 사용한 여러 수평형 전력소자와의 비교를 보여주는 도면.
제9도는 저항부하회로에서 SOI 기판을 사용한 여러 수평형 전력소자의 턴-오프 전류 파형의 시뮬레이션의 결과를 보여주는 도면.
본 발명은 전력용 반도체 소자에 관한 것으로, 특히 정상오프(Normally-off) 특성과 고전류 이득 및 항복전압의 향상을 가지는 수평형 바이폴라 모드 전계 효과 트랜지스터(Lateral Bipolar-Mode Field Effect Transistor:LBMFET)에 관한 것이다.
최근, 바이폴라 모드 전계 효과 트랜지스터(Bipolar-Mode Field Effect Transistor:BMFET)는 전류용량이 높고 온-저항(on-resistance)이 매우 낮으며 빠른 스위칭 속도로 각광을 받고 있는 전력용 반도체 소자이다. 바이폴라 모드 전계 효과 트랜지스터는 수직형 접합형 전계 효과 트랜지스터(Junction Field Effect Transistor:JFET) 구조로서 비저항이 높은 에피층(Epitaxial Layer:Epi-layer)에서 전도도 변조 효과(Conductivity Modulation Effect)로 인해 바이폴라 접합 트랜지스터(Bipolar Junction Transistor:BJT)에 비해서 전류 이득이 높고 포화전압이 매우 낮다. 또한, 소자 구조상 전류 경로에 접합이 형성되어 있지 않기 때문에 스위칭 속도(Switch speed) 역시 모오스(MOS:Metal Oxide Semiconductor) 게이트(Gate)로 구동되는 모오스 게이트 전력 소자 보다 우수하다. 바이폴라 모드 전계 효과 트랜지스터의 가장 중요한 소자 설계 파라미터(parameter)는 게이트 사이의 거리 및 채널(Channel)길이와 같은 게이트 구조와 에피층 영역의 불순물 농도로서 이들은 정상 오프 특성과 전류이득 및 스위칭 능력을 결정짓는다. 한편, SOI(Semiconductor On Insulator:절연체 상 반도체) 기판(substrate)위에 소자(Device)를 구현하여 전력 IC(Integration Circuit)의 응용에 적합한 수평형 전력 소자(Lateral Power Device)는 접합 격리(Junction isolation) 소자에 비하여 낮은 누설전류, 고집적화 및 기생성분의 제거 등의 매우 우수한 특성으로 최근에 활발한 연구가 집중되고 있다. 그러나, SOI 기판을 이용한 수평형 소자 중 LDMOS(Lateral Double diffusion Metal Oxide Semiconductor)는 온-저항이 매우 높고, LIGBT(Lateral Insulated Gate Bipolar Transistor)와 LMCT(Lateral MOS Controlled Thyristor)와 같은 모오스 게이트 바이폴라 소자의 경우는 소수 캐리어(minor carrier)의 재결합(recombination)으로 인한 턴-오프(Turn-off)시간이 길어지는 문제점이 있다.
따라서, 본 발명의 목적은 바이폴라 모드 전계 효과 트랜지스터가 가지는 우수한 전기적 특성과 절연체 상 반도체(SOI)기판의 누설전류 차단등을 동시에 활용하여 전력 집적회로에 적합한 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공함에 있다.
본 발명의 다른 목적은 정상 오프 특성을 가지고 순방향 차단능력이 우수하며 높은 전류 이득을 갖는 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공함에 있다.
본 발명의 또 다른 목적은 제작이 비교적 용이한 간단한 구조를 가지며 수평형 절연 게이트 바이폴라 트랜지스터(LIGBT)보다는 매우 낮은 포화전압을 가지고 수평형 이중 확산 모오스(Lateral Double diffusion MOS)와 비교할만한 스위칭 특성을 가지는 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공함에 있다.
본 발명의 또 다른 목적은 절연체 상 반도체(SOI)기판을 사용한 바이폴라 모드 전계 효과 트랜지스터으 드리프트 영역에 비저항이 낮은 충을 첨가하여 직류 전류 이득과 항복전압(Breakdown voltage)을 향상시킨 수평형 바이폴라 모드 전계 효과 트랜지스터를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 높은 농도의 제1도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부표면에 면접되는 절연층과, 하부표면이 상기 절연층의 상부표면과 면접되며 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 제2도전형의 반도체에피층과, 상기 제2도전형의 상기 반도체에피층의 주표면에 면접하여 증착되어 형성된 절연막과, 상기 절연막의 소정 거리의 일부 표면을 식각하여 상기 식각된 부분에서부터 상기 절연층 상부의 일부 표면까지 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제1확산영역과, 상기 절연막의 상부 일부 표면의 상기 제1확산영역과 소정 거리 이격된 부분을 식각하고 상기 식각된 부분을 통하여 상기 절연층의 상부 표면에서 적게 이격된 부분까지 상기 반도체에피층 내부로 높은 농도의 제1도 전형 불순물로서 확산시켜 형성된 상기 제1도전형의 제2확산영역과, 상기 제1확산영역과 소정 거리 이격된 상기 절연막의 상부 일부를 소정 거리 식각하여, 상기 식각된 부분을 통해 상기 반도체에피층 내부로 상기 제2확산영역보다 적은 깊이를 가지며 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제3확산영역과, 상기 제1확산영역의 내부측 일부를 완전히 통과하며 상기 제1확산영역의 상부 표면으로 부터 상기 절연층의 상부 표면에 걸쳐 식각되어 형성된 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산 영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
제1a도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터의 단면도이다. 제1a도를 참조하면, 피형(Positive Type:Type) 불순물인 억셉터(Acceptor)로 도핑(doping)된 제1도전형 예를들면 피형의 반도체기판 1 또는 엔형(Negative Type:N-Type) 불순물인 도우너(Donor)로 도핑된 제2도전형 예를들면 엔형의 반도체기판 1과, 상기 반도체기판 1의 상부 표면에 위치하여 일정 두께(tbox)를 가지는 절연과 유전(dielectric)역할을 하는 절연층 예를 들면 매몰산화막(buried oxide) 3과, 상기 매몰산화막 3의 상부 표면과 면접하여 낮은 농도의 엔형 불순물로 도핑된 반도체에피층 예를들면 n- 드리프트 영역(drift region) 5와, 상기 n- 드리프트 영역 5의 상부 표면에 증착(evaporation)을 통하여 형성된 절연막 예를들면 구소산화막(SiO2)19와, 상기 규소산화막 19의 일부 표면에 소오스(Source)를 만들 부분을 식각(etching)을 통하여 만들어 그 부분에 엔형 불순물 예를들면 도우너를 높은 농도로 확산시켜 형성된 제1확산영역 예를들면 n+ 소오스 영역 7과, 상기 n- 드리프트 영역 5의 상부 표면의 상기 규소산화막 19에서 상기 n+ 소오스 영역 7과 수평으로 소정거리 이격된 부분에 게이트(Gate)를 만들기 위하여 식각하고 피형 불순물 예를들면 억셉터를 높은 농도로 확산시켜 상기 n+ 소오스 영역 7과 일측이 맞닿고 얇은 소정의 채널(channel) d를 가지는 제2확산영역 예를들면 p+ 게이트 영역 9와, 상기 p+ 게이트 영역 9와 소정거리 이격된 부분에 상기 규소산화막 19의 소정부분을 식각하여 드레인(Drain)을 만들고 식각한 부분을 통하여 상기 n- 드리프트 영역 5의 내부로 엔형 불순물 예를들면 도우너를 높은 농도로 확산하여 형성된 제3확산영역 예를들면 n+ 드레인 영역 11과, 상기 n+ 소오스 영역 7의 내부의 일부분에서 상기 매몰산화막 3까지를 식각하여 소오스전극을 만들기 위한 트렌치(Trench) 13과, 상기 트렌치 13의 내부로 전극 물질을 채워넣어 형성한 소오스전극과, 상기 p+ 게이트 영역 9를 형성할때의 식각된 상기 규소산화막 19의 빈공간에 알루미늄(alumimium)등과 같은 전극 물질을 사용하여 채워넣어 형성된 게이트 전극 15와, 상기 n+ 드레인 영역 11을 형성할때의 식각된 상기 규소산화막 19의 빈공간에 알루미늄(aluminium), 다결정 실리콘등과 같은 전극 물질을 사용하여 채워넣어 형성된 드레인전극 17로 구성되어 있다.
제1b도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터의 다른 단면도이다. 제1b도를 참조하면, 거의 모든 구조는 상기 제1a도의 구조와 동일하고 다른 구조는 제1반도체에피층 예를들면 n- 드리프트 영역(drift region) 5 내에서 제3확산영역 예를들면 n+ 드레인 영역 11쪽으로의 일부영역에 조금 더 높은 농도의 엔형 불순물 예를들면 도우너를 도핑한 n 드리프트 영역 20이 위치하는 구조이다. 상기 제1a도 및 제1b도에서 나타난 소자(Device)의 개략적인 구조에 따른 도작을 살펴보면, 상기 소자는 기본적으로 수평형 접합 전계 효과 트랜지스터(JFET)로서 매몰산 화막(buried oxide)과 p+ 게이트 접합 사이에 채널(d)를 형성하였다. n+ 소오스는 이상적인 유전체 격리(dielectric isolation)에 유용한 트렌치를 이용한 열확산 공정을 통하여 형성시킬 수 있다. 정상 오프 특성은 OV의 게이트 전압에서 p+ 게이트 및 채널 접합의 빌트인(built-in)전압에 의해서 채널영역을 완전히 공핍화 시킴으로써 얻을 수 있고 이로 인해 소오스로부터 드레인으로의 전자 방출을 억제할 수 있는 충분한 전위장벽이 형성된다. 상기 정상 오프 특성은 채널 구조와 n- 드리프트 영역의 농도뿐만아니라 매몰산화막의 두께와 매몰산화막 아래의 기판의 불순물 종류에 의해서도 영향을 받는다. 채널 영역의 빌트인전압은 기판이 접지되어 있기 때문에 매몰산화막 두께 및 기판 불순물 종류에 의존한다. 게이트에 양의 전압을 가하면 채널 영역 및 n- 드리프트 영역에 전도도 변조가 일어나서 매우 낮은 포화전압을 갖는 고전류 동작을 하게 된다. 소자의 항복전압은 불순물 농도, 길이 및 실리콘 두께로 결정된다. SOI 소자의 최대 항복전압은(Reduced SURface Field)원리를 적용하여 SOI 실리콘층의 이온주입량을 최적화함으로써 달성할 수 있다. 그러나, 채널 영역의 불순물 농도가 충분히 낮지 않으면 얇은 채널폭을 갖는 소자에서도 정상 오프 특성을 얻을 수가 없다. 그러므로 제1b도와 같이 채널 부분의 농도는 낮게 유지하고 드리프트 영역의 드레인 쪽에 낮은 비저하를 갖는 n 영역을 형성시킴으로써 항복전압을 높임과 동시에 드레인 전류가 유효 베이스 확장 현상을 억제하여 전류이득을 향상시키는 효과가 있다.
한편, SOI 기판의 바이폴라 모드 전계 효과 트랜지스터(이하 BMFET)를 검증하기 위하여 매몰산화막 위에 6㎛ 두꼐의 5×1013cm-3n형 실리콘층을 2차원 소자 시뮬레이터(simulator)로서 널리 사용하고 MEDICI에 적용하였다. p+ 게이트 영역의 표면 농도와 수평길이는 각각 7×1018cm-3과 8.5㎛로 가정하였다. p+ 게이트 영역의 농도는 수직방향으로 갈수록 가우시안(Gaussian)농도 분포로 떨어지며 수직 확산 깊이는 정상 오프에 필요한 얇은 채널폭을 제공할 수 있다. n-/n 드리프트 영역을 갖는 BMFET는 게이트 접합으로 20㎛ 떨어진 1×1015cm-3인 낮은 비저항의 n층을 형성시킨다.
제2a도는 본 발명에 따른 피형기판 수평형 바이폴라 모드 전계 효과 트랜지스터의 게이트전압이 0V일때 여러가지 채널폭(d)과 드리프트 영역의 농도 조건에서의 순방향차단특성을 나타내는 특성도이다. 제2b도는 본 발명에 따른 엔형기판 수평형 바이폴라 모드 전계 효과 트랜지스터의 게이트전압이 0V일때 여러가지 채널폭(d)과 드리프트 영역의 농도 조건에서의 순방향차단특성을 나타내는 특성도이다.
제2a도와 제2b도를 참조하면, 소자의 정상 오프의 조건을 관찰하기 위해서 채널폭 d를 0에서부터 2㎛까지 증가시켰다. 여기서 채널폭 d가 0㎛일 경우는 p+ 게이트 집합이 매몰산화막층에 닿는 경우를 말한다. 각각 기판의 농도가 p형과 n형인 경우에 대해서 채널폭과 드리프트 영역의 농도조건이 다른 소자의 순방향차단특성을 나타낸 것이다. 드레인전류는 기판의 농도, 불순물 종류에 따라서 많은 영향을 받는다. p형 기판인 경우에 n형 기판에 비해서 누설전류가 작게 나타났다. 이것은 p형 기판의 빌트인전압이 n형 기판의 빌트인전압보다 낮기 때문이다. 정상 오프 동작은 채널폭이 p형 기판에서는 1.5㎛, n형 기판에서는 1㎛보다 작을 때 관찰된다. 항복전압은 약 230V로 관찰되는데 기판인 불순물 종류 및 채널폭과는 무관하다. 이것은 소자의 항복전압이 n+ 드레인 아래의 수직방향의 최대 전계에 의해 제한되기 때문이다. 한편, n-/n 드리프트 영역을 갖는 BMFET의 경우는 RESURF원리에 의해서 n+ 드레인 부분의 낮은 비저항 영역에서의 감소된 전계로 인해 항복전압이 25% 향상됨을 볼 수 있다. 제3도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에의 매몰산화막 두께에 대한 순방향차단특성을 나타내는 특성도이다. 제3도를 참조하면, 매몰산화막의 두께는 전압차단특성 및 채널의 전위장벽을 결정하는 또 다른 중요한 파라미터이다. p형 기판을 사용한 소자의 전위방벽은 매몰산화막의 두꼐 tbox가 감소함에 따라 증가하지만 n형 기판을 사용한 소자는 감소한다. 이것은 다른 두께를 갖는 매몰산화막에서의 전압강하는 n채널 영역과 기판실리콘 사이의 빌트인 전압강하에 영향을 미치기 때문이다. 기판의 빌트인전압은 기판 불순물 종류에 따라서 반대부호를 갖는데 p형인 경우는 채널 영역의 전압보다 높은 양의 전압을 갖는다. 따라서 p형 기판을 사용한 소자는 채널 영역의 높은 전압장벽으로 n형 기판에 비해 누설전류가 낮고 매몰산화막의 두께에 덜 민감하다.
시뮬레이션 결과로부터 본 발명의 BMFET는 수평형 구조임에도 불구하고 비교적 높은 전류이득을 나타내고 있다. 제4도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 드레인전압이 5V일때 채널폭(d)와 드리프트 영역의 농도 조건에 대한 전류이득을 나타내는 특성도이다. 전류이득에 대한 채널폭의 영향은 제4도에 나타난 바와 같이 낮은 드레인 전류영역에서 확실히 볼 수 있다. 특히 n-/n 드레인 영역을 갖는 소자는 10A/㎠의 높은 전류영역에서 약3배의 높은 전류이득을 보인다.
제5도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트 전압이 0.8V일때 드리프트 영역의 농도 조건에 대한 매몰산화막 위 채널의 수평방향에 따른 홀(hole) 분포도이다. 제5도를 참조하면, 상기 제4도에서의 높은 전류이득은 채널폭 d가 1㎛일때 0.8V의 게이트 전압과 30A/㎠의 드레인 전류에서 매몰산화막 바로 위의 수평방향의 채널 영역에 따른 홀 분포로서 설명되어 질 수 있다. SOI 기판을 사용한 BMFET의 소오스와 드레인 사이의 영역은 바이폴라 동작시 크게 둘로 나눌 수가 있다. 소오스 영역 가까이에 있는 영역은 전도도 변조가 일어난 영역으로 전계가 매우 낮고 전하 중립(charge neutrality)이 성립되고 드레인 쪽에 있는 영역은 고전계가 집중되는 영역으로 거의 대부분의 드레인-소오스 전압강하가 일어나는 영역이다. n-/n 드리프트 영역을 갖는 소자는 드리프트 영역으로 주입된 전자-홀 플라즈마(plazma)의 확장이 낮은 비저항영역에서 억제되기 때문에 p+ 게이트 영역으로부터 적은 양의 홀이 주입되므로 낮은 농도의 드리프트 영역에서 재결합하는 게이트 전류가 낮다. 따라서 전도도 변조가 활발한 높은 드레인 전류영역에서 전류이득이 향상되는 것이다. 이러한 현상은 제6a, 제6b도의 3차원 전계분포에서도 알 수가 있다. 제6a도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트 전압이 0.8V일때 n- 드리프트 영역의 농도 조건에 따른 3차원 전계 분포도이다. 제6b도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 게이트 전압이 0.8V일때 n-/n 드리프트 영역의 농도 조건에 따른 3차원 전계 분포도이다. 제6a도 및 제6b도를 참조하면, n-/n 드리프트 영역을 갖는 소자는 감소된 전계가 낮은 비저항 영역으로 확장되어 있지만 n- 드리프트 영역을 갖는 소자는 고전계가 드레인 쪽으로 집중되어 있다. n형 기판의 소자는 낮은 드레인 전류영역에서 p형 기판의 소자보다 높은 전류이득을 보이고 있다. 이것은 p+ 게이트 영역에서의 홀 주입이 적은 경우에는 채널 영역의 전압장벽이 전류이득을 제어하기 때문이다. 제7도는 본 발명에 따른 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 드레인 전압이 5V일때 매몰산화막의 두께(tbox)에 대한 전류이득 특성을 나타낸 특성도이다. 제7도를 참조하면, 기판의 불순물 농도에 따라서 매몰산화막의 전류이득에 대한 반대성향은 매몰산화막 두께와 기판 불순물 종류에 따른 채널에서의 전압장벽의 서로 다른 의존성에 관련된다. 제8도는 본 발명에 따른 SOI 기판을 사용한 수평형 바이폴라 모드 전계 효과 트랜지스터에서의 순방향 전압강하와 턴-오프 시간(Turn-off time:toff)에 대한 SOI 기판을 사용한 여러 수평형 전력소자와의 비교를 보여주는 도면이다. 매우 낮은 포화전압은 빠른 스위칭 속도와 함께 BMFET의 주요 장점이다. 본 발명에서 시뮬레이션한 채널폭 d가 1㎛인 경우의 SOI 기판을 사용한 BMFET의 순방향 전압강하는 20A/㎠의 드레인 전류에서 0.12V로 나타난다. 이에 비해서 같은 SOI 기판을 적용한 LIGBT와 LDMOS의 순방향 전압강하는 각각 0.81V와 5V이상을 나타낸다. 제9도는 저항부하회로에서 SOI 기판을 사용한 여러 수평형 전력소자의 턴-오프 전류 파형의 시뮬레이션의 결과를 보여주는 도면이다. 제9도를 참조하면, 초기 전류가 20A/㎠일때 저항부하조건에서 3가지 SOI 전력소자에 대해 게이트에 의한 턴-오프 과도전류의 파형을 보여준다. SOI 기판의 BMFET는 긴 테일(tail)전류가 없이 0.2㎲의 턴-오프 시간을 나타냈는데 이것은 다수캐리어(major carrier) 소자인 LDMOS의 턴-오프 속도에 접근한다. 하지만, 상기 LIGBT의 경우은 소수캐리어(minor carrier) 수명이 0.5㎲인 조건하에서조차 보다 긴 턴-오프 시간이 관찰되었는데 이것은 MOS 게이트 소자는 턴-오프 시간동안 캐리어 추출을 위한 직접적인 경로가 없고 재결합에 의존하기 때문이다. 따라서, SOI 기판을 사용한 BMFET는 순방향 전압강하 및 스위칭 속도면에서도 기존의 SOI 바이폴라 수평형 소자에 비해서 우수함을 알 수 있다.
상기한 바와 같이 본 발명에 따르면, 본 발명의 수평형 JFET 구조를 가지는 SOI BMFET의 시뮬레이션 결과는 드리프트 영역의 농도가 5×1013cm-3인 조건에서 p형 기판을 사용한 소자인 경우 채널폭이 1.5㎛, n형 기판을 사용한 경우는 1㎛일때 정상 오프 도작을 보인다. 또한 소자의 드레인 부분의 드리프트 영역에 적당한 농도의 불순물을 확산시켜서 두가지 비저항의 드리프트 영역을 갖는 소자를 구현함으로써 항복전압의 향상은 물론 더 높은 전류이득을 얻을수 있는 효과가 있다. 또한, 매몰산화막과 기판 불순물 종류는 채널 영역의 전위장벽 높이를 조절할 수 있는 소자 파라미터임을 알 수 있다. 따라서, 본 발명의 SOI BMFET는 모오스(MOS) 게이트 수평형 바이폴라 소자에 비해서 매우 낮은 순방향 전압강하와 빠른 턴-오프 시간으로 고전압 고주파 영역의 전력 집적회로용 소자로 유용한 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.

Claims (20)

  1. 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 높은 농도의 제1도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부표면에 면접되는 절연층과, 하부표면이 상기 절연층의 상부표면과 면접되며 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 제2도전형의 반도체에피층과, 상기 제2도전형의 상기 반도체에피층의 주표면에 면접하여 증착되어 형성된 절연막과, 상기 절연막의 소정 거리의 일부 표면을 식각하여 상기 식각된 부분에서부터 상기 절연층 상부의 일부 표면까지 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제1확산영역과, 상기 절연막의 상부 일부 표면의 상기 제1확산영역과 소정 거리 이격된 부분을 식각하고 상기 식각된 부분을 통하여 상기 절연층의 상부 표면에서 적게 이격된 부분까지 상기 반도체에피층 내부로 높은 농도의 제1도전형 불순물로서 확산시켜 형성된 상기 제1도전형의 제2확산영역과, 상기 제1확산영역과 소정 거리 이격된 상기 절연막의 상부 일부를 소정 거리 식각하여, 상기 식각된 부분을 통해 상기 반도체에피층 내부로 상기 제2확산영역보다 적은 깊이를 가지며 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제3확산영역과, 상기 제1확산영역의 내부측 일부를 완전히 통과하며 상기 제1확산영역의 상부 표면으로 부터 상기 절연층의 상부 표면에 걸쳐 식각되어 형성된 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산 영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 구비함을 특징으로 하는 수평형 바이폴라 모드 전계효과 트랜지스터.
  2. 제1항에 있어서, 상기 제1도전형은 억셉터 불순물로 구성된 P형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 제2도전형은 도우너 불순물로 구성된 N형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 절연층 및 절연막은 산화규소임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  5. 제1항에 있어서, 상기 전극 물질은 알루미늄임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  6. 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 높은 농도의 제2도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부표면에 면접되는 절연층과, 하부표면이 상기 절연층의 상부표면과 면접되며 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 제2도전형의 반도체에피층과, 상기 제2도전형의 상기 반도체에피층의 주표면에 면접하여 증착되어 형성된 절연막과, 상기 절연막의 소정 거리의 일부 표면을 식각하여 상기 식각된 부분에서부터 상기 절연층 상부의 일부 표면까지 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제1확산영역과, 상기 절연막의 상부 일부 표면의 상기 제1확산영역과 소정 거리 이격된 부분을 식각하고 상기 식각된 부분을 통하여 상기 절연층의 상부 표면에서 적게 이격된 부분까지 상기 반도체에피층 내부로 높은 농도의 제1도전형 불순물로서 확산시켜 형성된 상기 제1도전형의 제2확산영역과, 상기 제1확산영역과 소정 거리 이격된 상기 절연막의 상부 일부를 소정 거리 식각하여, 상기 식각된 부분을 통해 상기 반도체에피층 내부로 상기 제2확산영역보다 적은 깊이를 가지며 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제3확산영역과, 상기 제1확산영역의 내부측 일부를 완전히 통과하며 상기 제1확산영역의 상부 표면으로 부터 상기 절연층의 상부 표면에 걸쳐 식각되어 형성된 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산 영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 구비함을 특징으로 하는 수평형 바이폴라 모드 전계효과 트랜지스터.
  7. 제6항에 있어서, 상기 제1도전형은 억셉터 불순물로 구성된 P형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  8. 제6항에 있어서, 상기 제2도전형은 도우너 불순물로 구성된 N형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  9. 제6항에 있어서, 상기 절연층 및 절연막은 산화규소임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  10. 제6항에 있어서, 상기 전극 물질은 알루미늄임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  11. 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 높은 농도의 제1도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부표면에 면접되는 절연층과, 하부표면이 상기 절연층의 상부표면과 면접되며 아주 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 상기 제2도전형의 제1반도체에피층과, 상기 제1반도체에피층의 일부의 영역에 상기 제2도전형의 불순물을 조금 더 높게 도핑하여 형성된 상기 제2도전형의 제2반도체에피층과, 상기 제2도전형의 상기 제1반도체에피층 및 제2반도체에피층의 주표면에 면접하여 증착되어 형성된 절연막과, 상기 절연막의 소정 거리의 일부 표면을 식각하여 상기 식각된 부분에서부터 상기 절연층 상부의 일부 표면까지 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제1확산영역과, 상기 절연막의 상부 일부 표면의 상기 제1확산영역과 소정 거리 이격된 부분을 식각하고 상기 식각된 부분을 통하여 상기 절연층의 상부 표면에서 적게 이격된 부분까지 상기 제1반도체에피층 내부로 높은 농도의 제1도전형 불순물로서 확산시켜 형성된 상기 제1도전형의 제2확산영역과, 상기 제1확산영역과 소정 거리 이격된 상기 절연막의 상부 일부를 소정 거리 식각하여, 상기 식각된 부분을 통해 상기 제2반도체에피층 내부로 상기 제2확산영역보다 적은 깊이를 가지며 상기 제2반도체에피층 보다 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제3확산영역과, 상기 제1확산영역의 내부측 일부를 완전히 통과하며 상기 제1확산영역의 상부 표면으로 부터 상기 절연층의 상부 표면에 걸쳐 식각되어 형성된 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산 영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 구비함을 특징으로 하는 수평형 바이폴라 모드 전계효과 트랜지스터.
  12. 제11항에 있어서, 상기 제1도전형은 억셉터 불순물로 구성된 P형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  13. 제11항에 있어서, 상기 제2도전형은 도우너 불순물로 구성된 N형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  14. 제11항에 있어서, 상기 절연층 및 절연막은 산화규소임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  15. 제11항에 있어서, 상기 전극 물질은 알루미늄임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  16. 수평형 바이폴라 모드 전계 효과 트랜지스터에 있어서, 높은 농도의 제2도전형 불순물 도핑으로 형성된 반도체기판과, 상기 반도체기판의 상부표면에 면접되는 절연층과, 하부표면이 상기 절연층의 상부표면과 면접되며 아주 낮은 농도의 제2도전형 불순물로 도핑되어 형성된 상기 제2도전형의 제1반도체에피층과, 상기 제1반도체에피층의 일부의 영역에 상기 제2도전형의 불순물을 조금 더 높게 도핑하여 형성된 상기 제2도전형의 제2반도체에피층과, 상기 제2도전형의 상기 제1반도체에피층 및 제2반도체에피층의 주표면에 면접하여 증착되어 형성된 절연막과, 상기 절연막의 소정 거리의 일부 표면을 식각하여 상기 식각된 부분에서부터 상기 절연층 상부의 일부 표면까지 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제1확산영역과, 상기 절연막의 상부 일부 표면의 상기 제1확산영역과 소정 거리 이격된 부분을 식각하고 상기 식각된 부분을 통하여 상기 절연층의 상부 표면에서 적게 이격된 부분까지 상기 제1반도체에피층 내부로 높은 농도의 제1도전형 불순물로서 확산시켜 형성된 상기 제1도전형의 제2확산영역과, 상기 제1확산영역과 소정 거리 이격된 상기 절연막의 상부 일부를 소정 거리 식각하여, 상기 식각된 부분을 통해 상기 제2반도체에피층 내부로 상기 제2확산영역보다 적은 깊이를 가지며 상기 제2반도체에피층 보다 높은 농도의 상기 제2도전형 불순물로 확산되어 형성된 상기 제2도전형의 제3확산영역과, 상기 제1확산영역의 내부측 일부를 완전히 통과하며 상기 제1확산영역의 상부 표면으로 부터 상기 절연층의 상부 표면에 걸쳐 식각되어 형성된 트렌치와, 상기 트렌치 내부에 전극 물질을 채워 형성한 소오스전극과, 상기 제2확산영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 게이트전극과, 상기 제3확산 영역의 상부 표면의 개방된 부분에 전극 물질로서 형성된 드레인전극을 구비함을 특징으로 하는 수평형 바이폴라 모드 전계효과 트랜지스터.
  17. 제16항에 있어서, 상기 제1도전형은 억셉터 불순물로 구성된 P형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  18. 제16항에 있어서, 상기 제2도전형은 도우너 불순물로 구성된 N형임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  19. 제16항에 있어서, 상기 절연층 및 절연막은 산화규소임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
  20. 제16항에 있어서, 상기 전극 물질은 알루미늄임을 특징으로 하는 수평형 바이폴라 모드 전계 효과 트랜지스터.
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