KR100187635B1 - 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 - Google Patents
단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 Download PDFInfo
- Publication number
- KR100187635B1 KR100187635B1 KR1019960007510A KR19960007510A KR100187635B1 KR 100187635 B1 KR100187635 B1 KR 100187635B1 KR 1019960007510 A KR1019960007510 A KR 1019960007510A KR 19960007510 A KR19960007510 A KR 19960007510A KR 100187635 B1 KR100187635 B1 KR 100187635B1
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor layer
- current electrode
- conductivity type
- impurity region
- electrode
- Prior art date
Links
- 239000012535 impurity Substances 0.000 claims abstract description 73
- 239000004065 semiconductor Substances 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims description 17
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000002023 wood Substances 0.000 description 9
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007935 neutral effect Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7394—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET on an insulating layer or substrate, e.g. thin film device or device isolated from the bulk substrate
Abstract
본 발명은 단락 애노우드 수평형 절연게이트 바이폴라 트랜지스터에 관한 것으로, 특히 제1전도형의 반도체층; 제1전류전극; 제2전류전극; 제1절연막; 제1게이트전극; 제2전류전극 근방의 상기 제1절연막내에 형성된 제2게이트전극; 제2전도형의 제1고농도 불순물영역; 제2전도형의 저농도 불순물영역; 제1전도형의 제1고농도 불순물영역; 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 제2절연막 하방과, 제2전류전극 하방에 걸친 반도체층의 표면근방에 형성된 제1전도형의 중농도 불순물영역; 제1전도형의 중농도 불순물영역에 인접한 반도체층의 표면근방에 형성된 제2전도형의 제2고농도 불순물영역; 제2게이트전극으로부터 제2전류전극의 일부에 걸친 반도체층의 표면근방에 형성된 제2전도형의 제3고농도 불순물영역; 및 제2전류전극의 하방에 제2전도형의 제3고농도 불순물영역에 인접하여 제3깊이로 형성된 제1전도형의 제2고농도 불순물영역을 구비한다.
따라서, 본 발명에서는 스냅백을 효과적으로 억제할 수 있다.
Description
제1도는 SOI기판상에 집적된 종래의 SA-LIGBT의 구조를 나타낸 단면도.
제2도는 SOI기판상에 집적된 종래의 SA-LIGBT의 전류-전압특성 그래프선도.
제3도는 SOI기판상에 집적된 본 발명의 일실시예에 따른 SA-LIGBT의 구조를 나타낸 단면도.
제4도는 SOI기판상에 집적된 본 발명에 따른 SA-LIGBT의 전류-전압특성 그래프선도.
제5도는 SOI기판상에 집적된 본 발명의 다른 실시예에 따른 SA-LIGBT의 구조를 나타낸 단면도.
제6도는 본 발명에 따른 SA-LIGBT와 종래기술에 따른 SA-LIGBT에서 애노우드 전압의 변화에 따른 전류밀도의 크기를 비교한 그래프선도.
제7도는 본 발명에 따른 SA-LIGBT의 에피택셜층의 불순물 농도의 변화에 따른 전류-전압측성을 나타낸 그래프선도.
제8도는 본 발명에 따른 SA-LIGBT의 버퍼영역의 불순물 농도의 변화에 따른 전류-전압특성을 나타낸 그래프선도.
제9도는 본 발명에 따른 SA-LIGBT의 드리프트 길이의 변화에 따른 전류-전압특성을 나타낸 그래프선도.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 12 : 제2절연막
14 : N-에피택셜층 16 : 애노우드 전극
18 : P+ 애노우느영역 20 : P- 채널영역
22 : 캐소오드 전극 24 : P+ 웰
26 : N+ 캐소우드영역 28 : 제1게이트 전극
30 : 제1절연막 32 : N 버퍼영역
34 : N+ 애노우드 단락영역 36 : 제2게이트 전극
38 : P+ 보조 애노우드영역
본 발명은 절연게이트 바이폴라 트랜지스터에 관한 것으로, 특히 스냅백을 효과적으로 억제할 수 있는 단락 애노오드 수평형 절연게이트 바이폴라 트랜지스터(Shorter Anode Lateral Insulated Gate Bipolar Transistor : 이하 SA-LIGBT라 칭함)에 관한 것이다.
최근에 전력제어장치의 소형 경박화 추세에 따라 전력소자와 제어회로를 단일칩에 집적화 하려는 연구가 활발히 시도되고 있는 데 이러한 전력 집적회로는 SMPS(Switching Mode Power Supply), 디스플레이 구동회로, 차량용 전자장치 등에 이용되고 있으며, 앞으로 그 응용분야가 산업전자 전반으로 확산될 전망이다. 특히 RESUFR(Reduced Surface Field)구조를 채택할 경우, 고전압의 소자를 두께가 얇은 에피기판을 이용하여 구현할 수 있으므로 전력집적회로용 전력소자들에 대한 연구가 활기있게 진행되고 있다.
전력집적회로에 응용가능한 소자로서 IGBT와 전력용 MOSFET가 많이 연구되고 있는데 IGBT는 적은 전압강하를 갖는 반면 스위칭 속도가 느리고 전력용 MOSFET는 빠른 스위칭 속도를 가지나 전압정격이 높아지면 온 저항이 급속이 커지는 단점이 있다. 이의 보완을 위해서 순방향 동작시는 IGBT의 전기전도도 변조 특성을 이용하고 스위칭 동작시는 전력용 MOSFET의 빠른 동작특성을 이용하는 SA-LIGBT가 고안되었다.
제1도에는 종래 기술에 따른 SOI기판상에 집적된 SA-LIGBT의 단면 구조가 도시되어 있다. 제1도를 참조하면, 실리콘 기판(10)과 제2절연막(12)을 개재하는 N- 에피텍셜층(14)으로 이루어진 SOI 기판이 도시되어 있다. 상기 N-에피택셜층(14)의 주표면상에는, 애노우즈 전극(16) 하부에 일정 깊이로 형성된 N버퍼영역(32)과, 상면이 애노우드 전극(16)에 접속되어 N 버퍼영역(32)과 PN접합을 이루도록 형성된 P+ 애노우드영역(18)과, 상면이 애노우드 전극(16)에 접속되며 일측부가 P+ 애노우드영역(18)과 PN접합을 이루도록 형성된 N+ 애노우드 단락영역(34)과, 소정 거리 이격되며 일표면이 노출된 P- 웰(20)과, 일측부가 P- 채널영역(20)과 접속되며 상면이 캐소우드 전극(22)에 접속된 P+ 웰(24)과, 상면이 캐소우드 전극(22)에 접속되며 P+ 웰(24) 및 P- 채널영역(20)과 PN 접합을 이루도록 형성된 N+ 캐소우드영역(26)이 형성되어 있고, N+ 캐소우드영역(26)과 N- 에피택셜영역(14)의 사이에 있는 P- 채널영역(20)의 상부에 제1절연막(30)을 개재하여 제1게이트 전극(28)이 형성되어 있다.
제1도를 자세히 살펴보면, 전형적인 LIGBT의 구조와 유사하나, 애노우드 전극(16)에 N+ 애노우드 단락영역(34)를 확산시켜 P+ 애노우드영역(18)을 N- 버퍼영역(32)과 단락시킨 구졸르 갖고 있다. 이 경우 제1게이트 전극(28)에 스레시홀드 이상의 포지티브 전압이 가해지고 애노우드 전극(16)에 인가되는 전압이 증가하게 되면, 채널영역(20)을 통해 전자가 N- 에피택셜층(14)에 주입되고 이 전자가 전계에 의한 드리프트로 N+ 애노우드 단락영역(34)으로 흐르게 된다. 이 때, 이 동작 영역에서는 아직 N- 에피택셜층(14)에 전도도 변조가 일어자니 않아 N- 에피택셜층(14)에서의 전압강하가 크고 전류밀도가 낮다. 애노우드전극(16)에 인가도는 전압을 계속 증가시키면, P+ 애노우드영역(18) 하단의 N 버퍼영역(32)내에서 전압강하가 생기게 되고 그 값이 약 0.7V를 넘게 되면 P+ 애노우드영역(18)에서 홀전류가 N 버퍼영역(32)을 거쳐 N- 에피택셜층(14)에 유입되고, 이로 인해 N- 에피택셜층(14)에 전도도 변조가 일어나게 되어 N- 에피택셜층(14)에서의 전압강하가 급격히 줄어들게 되어 소자에 흐르는 전류가 증가함에도 불구하고 오히려 전압이 감소하는 부저항 현상이 일어나게 되며 이를 스내백(snab back)이라고 한다.
제2도는 SOI기판상에 집적된 종래의 SA-LIGBT의 전류-전압 특성그래프를 나타낸 것으로서, 상기 언급된 스냅백현상의 발생을 잘 나타내고 있다. 이러한 스냅백현상은 RESURF구조에서 펀치쓰루 항복현상을 막기 위해 N 버퍼영역(32)을 사용할 때 버퍼영역(32)의 낮은 비저항값으로 인하여 더욱 심각하게 일어난다.
스냅백 현상의 발생은 소자의 턴온시 소자내부에 불균일한 전류흐름을 유발하게 되므로 억제되어야 하는데, 그동안 스냅백 현상의 억제를위하여 P+ 애노우드영역(18) 하단에서의 전압강하를 크게하는 방법드을 사용하여 왔다. 그러나, N 버퍼영역(32)의 낮은 비저항값으로인하여 기존의 방법들로는 스냅백의 억제가 효과적으로 이루어지지 못했다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 스냅백을 효과적으로 억제하는 보조 게이트를 갖는 SA-LIGBT를 제공하는데에 있다.
상기 목적들을 달성하기 위하여 본 발명의 트랜지스터는 제1전도형의 반도체층: 반도체층의 표면에 형성된 제1전류전극: 제1전류전극과 소정 거리 떨어진 상기 반도체층의 표면에 형성된 제2전류전극: 제1전류전극과 제2전류전극 사이의 반도체층의 표면에 형성된 제1절연막: 제1전류전극 근방의 제1절연막내에 형성된 제1게이트전극; 제2전류전극 근방의 제1절연막내에 형성된 제2게이트전극; 제1전류전극하방의 반도체층의 표면근방에 제1깊이로형성된 제2게이트전극; 제1전류전극하방의 반도체층의 표면근방에 제1깊이로 형성된 제2전도형의 제1고농도 불순물영역; 제1게이트전극과 제1전류전극 사이의 제1절연막 하방과, 제1게이트전극의 하방에 걸친 반도체층의 표면 근방에 제1깊이 보다 낮은 제2깊이로 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 제1게이트전극으로부터제1전류전극의 일부까지에 걸친 반도체층의 표면근방에 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 제1절연막 하방과, 제2전류전극 하방에 걸친 상이 반도체층의 표면근방에 제4깊이로형성된 제1전도형의 중농도 불순물영역; 제1전도형의 중농도 불순물영역에 인저반 반도체층의 표면근방에 제5깊이로 형성된 제2전도형의 제1고농도 불순물영역; 제2게이트전극으로부터 제2전류전극의 일부에 걸친 방도체층의표면근방에 제5깊이로 형성된 제2전도형의 제3고농도 불순물영역에 인접하여 제3깊이로 형성된 제1전도형의 제2고농도 불순물영역을 구비한 것을 특징으로 한다.
본 발명의 변형된 트랜지스터는 제1전도형의 반도체층; 반도체층의 표면에 형성된 제1전류전극; 제1전류전극과 소정 거리 떨어진 상기 반도체층에 형성된 트렌치내에 형성된 제2전휴전극; 제1전류전극과 제2전류전극 사이의 반도체층의 표면에 형성된제1절연막; 제1전류전극 근방의 제1절연막내에 형성된 제2게이트전극; 제1전류전극 하방의 반도체층의 표면근방에 제1깊이로 형성된 제2도전형의 제1고농도 불순물영역; 제1게이트전극과 제1저류전극 사이의 제1절연막 하방과, 제1게이트전극의 하방의 반도체층의 표면근방에 제1깊이 보다 낮은 제2깊이로 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 반도체층의 표면근방에 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 제1절연막 하방, 제2전류전극의 하방에 걸친 반도체층의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역; 제1전도형의 중농도 불순물영역에 인접한 반도체층의 표면근방에 제5깊이로 형성된 제2전도형의 제2고농도 불순물영역; 및 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 제2절연막 하방의 반도체층의 표면그낭에 제5깊이로 형성되고 제2전류전극과 일측방이 인접된 제2전도형의 제3불순물영역을 구비한 것을 특징으로 한다.
이하, 첨부한 도면에 도시된 바람직한 본 발명의 실시예들을 통하여 본 발명을 보다 상세하게 설명하고자 한다.
제3도는 본 발명에 따른 바람직한 일실시예의 SA-LIGBT의 단면구조를 나타낸다. SA-LIGBT는 반도체 기판(10)상에 제2절연층인 산화막(12)이 형성된 SOI기판상에 에피택셜 성장된 제1전도형 예컨대 N형의 불순물을 포함하는 에피택셜층(14)이 형성되고, 이 에피택셜층(14)의 표면에는 금속으로 형성된 제1전류전극 즉 캐소우드전극(22)과, 캐소우드 전극(22)과 소정 거리 떨어진 에피택셜층(14)의 표면에 형성된 제2전류전극 즉 애노우드 전극(16)과, 캐소우드 전극과 애노우드 전극 사이의 에피택셜층(14)의 표면에 형성된 제1절연막(30) 형성된다. 또한, 제1절연막(30)내에는 캐소우드 전극(22) 근방 형성된 제1게이트 전극(28)과, 애노우드 전극(16) 근방에 형성된 제2게이트전극, 즉 보조 게이트 전극(36)이 각각 형성된다.
SA-LIGBT의 좌측에는 캐소우드 전극(22) 하방의 에피택셜층(14)의 표면근방에 제1깊이로 형성된 제2도전형, P+의 제1고농도 불순물영역, 즉 P+ 웰(24)과, 제1게이트 전극(28)과 캐소우드 전극(22) 사이의 제1절연막(30) 하방과, 제1게이트 전극(28)의 하방에 걸친 에피셜층(14)의 표면근방에 제1깊이 보다 낮은 제2깊이로 P+ 웰(24)에 인접하여 형성된 제2전도형, P-의 저농도 불순물영역, 즉 P- 채널영역(20)과, 제1게이트 전극(28)으로부터 캐소우드 전극(22)의 일부까지에 걸친 에피택셜층(14)의 표면근방에 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역, 즉 N+ 캐소우드 영역(26)이 형성된다.
SA-LIGBT의 우측에는 보조 게이트 전극(36) 하방과, 보조 게이트 전극(36)과 애노우드 전극(16) 사이의 제1절연막(30) 하방과, 애노우드 전극(16) 하방에 걸친 에피택셜층(14)의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역, 즉 N 버퍼영역(32)과, N 버퍼영역(32)에 인접한 에피택셜층(14)의 표면근방에 제5깊이로 형성된 제2전도형의 제2고농도 불순물영역, 즉 P+ 보조 애노우드영역(38)과, 보조 게이트 전극(36)으로부터 애노우드 전극(16)의 일부에 걸친 에피택셜층(14)의 표면근방에 제5깊이로 형성된 제2전도형의 제3고농도 불순물영역, 즉 P+ 애노우드영역(18)과, 애노우드 전극(16)의 하방에 P+ 애노우드영역(18)에 인접하여 제3깊이로 형성된 제1전도형의 제2고농도 불순물영역, 즉 N+ 애노우드 단락영역(34)이 형성된다.
즉, 본 발명의 일실시예는 상술한 종래의 구조에 비교하여 볼 때 P+ 보조 애노우드 영역(38)과 보조 게이트 전극(36)를 추가로 형성시킨 구조로서, 소자의 순방향 동작시 보조 게이트 전극(36)에 적당한 네가티브의 전압을 가하면 P+ 애노우드영역(18)과 P+ 보조애노우드영역(38)를 P채널을 통해 연결할 수 있는 구조를 취하고 있다. 이렇게 함으로써 SA-LIGBT가 MOSFET 모드로 동작하다가 IGBT모드로 전환할 때 필요한 P+ 애노우드영역 하단의 전압강하를 작은 비저항값을 갖는 버퍼층(32)에서 뿐만 아니라 높은 비저항값을 갖는 에피택셜층(14)에서 얻음으로써 스냅백을 억제할 수 있다. 즉, 애노우드전압이 증가할 때 제4도에 보이고 있는 것처럼 LD-MOS모드에서의 전류에 의한 N- 에피택셜층(14)에서의 전압강하가 큼으로 작은 애노우드전압에서도 P+ 애노우드영역(18)과 P+ 보조 애노우드영역(38)과 사이에 형성된 P채널 하단에서 홀 주입에 필요한 충분한 전압강하를 얻을 수 있는 것이다.
한편, 소자를 턴오프시킬 때는 제1게이트 전극(28)에 가한 전압을 제거하여 채널전류를 차단하고 보조 게이트 전극(36)에 가한 전압을 제거함으로써 P+ 보조 애노우드영역(38)와 P+ 애노우드영역(18)을 서로 분리시키게 되고 에피택셜층(14)에 쌓인 홀과 전하 중성 조건을 만족시키고 있는 전자를 단락된 N+ 애노우드 단락영역(34)를 통해 제거하게 되므로 기존의 SA-LIGBT와 같은 빠른 스위칭 속도를 얻을 수 있다.
제5도는 SOI기판상에 집적된 본 발명의 다른 실시예에 따른 SA-LIGBT의 단면구조를 나타낸다. 다른 실시예는 상술한 일실시예와 비교하여 N+ 애노우드 단락영역(34) 대신에 N버퍼영역(32)까지 트렌치를 형성하고 이 트랜치 내에 애노우드 전극(16)을 형성한 점이 다르고 다른 구성은 동일하다. 즉, N 버퍼영역(32)이 직접 애노우드 전극(16)과 접촉된 구조를 하게 된다. 따라서, 다른 실시예의 작용이 일실시에의 작용과 거의 동일하므로 구체적인 설명은 생략한다.
이상과 같이 구성된 본 발명의 작용 및 효과는 다음과 같다.
제6도에는 종래의SA-LIGBT소자와 본 발명에 의한 SA-LIGBT소자의 전류전압특성을 비교한 것이다. 제6도에서 볼 수 있는 것처럼 기존의 구조에서는 애노우드전압이 2.7V가 되었을 때에야 P+ 애노우드영역(18)에서 홀 주입이 시작되어 전류가 증가함에도 불구하고 에피택셜층(14)에서의 전도도 변조에 의한 전압강하가 작아져 오히려 소자 양단에 걸리는 전압은 작아지는 부저항 영역이 두드러지게 나타나고 있으나, 본 발명의 구조에서는 애노우드 전압이 1.3V가 되면 P채널에 의한 홀주입이 일어나게 되어 부저항 영역이 거의 관찰되지 않음과 알 수 있다.
제7도를 참조하면, 본 발명의 소자는 P+ 보조 애노우드영역(38) 하단의 에피택셜층(14)에서의 전압강하를 이용하는 소자이므로 에피택셜층(14)의 불순물 도핑농도가 변화할 때 스냅백이 발생하는 애노우드 전압 Vs와, 이 때의 전류 Is가 변화되게 되는 데 에피택셜층(14)의 농도가 증가할수록 Vs와 Is가 모두 증가하게 되는데 이것은 SA-LIGBT는 처음에는 MOSFET모드로 동작하므로 에피택셜층(14)의 농도가 높을수록 온저항 값이 작아져 전류전압 곡선의 기울기가 증가하게 되어 Is도 증가하게 되는 것이며 한편, 에피택셜층(14)의 농도 증가로 P+ 보조 애노우드영역(38) 하단에서의 전압강하가 줄어들어 홀주입을 위해서는 더 높은 애노우드 전압이 필요하게 되는 것이다.
제8도는 버퍼영역(32)의 농도에 따른 전류전압 곡선의 변화를 보여주는 것으로서, 기존의 구조에서는 홀주입을 위해 N 버퍼영역(32)에서의 전압강하를 이용하므로 N 버퍼영역(32)의 농도가 증가하면 Vs가 점점 커져 부저항 영역이 상당히 늘어나게 된다. 그러나 본 발명에 따른 구조는 N 버퍼영역(32)의 농도가 증가하면 Vs가 점점 커져 부저항 영역이 상당히 늘어나게 된다. 그러나 본 발명에 따른 구조는 N 버퍼영역(32)에서의 전압강하 보다는 주로 N- 에피택셜층(14)에서의 전압강하를 이용하는 구조이므로 N 버퍼영역(32)의 농도의 변화에 따른 Vs의 변화가 거의 없음을 알수 있다. 애노우드 전압이 증가하면 버퍼영역(32)의 농도가 저농도인 소자는 전류전압 곡선의 기울기가 증가하는 것을 볼 수 있는 데, 이것은 .버퍼영역(32)의 농도가 낮을 경우 애노우드 전압이 증가하면 홀의 주입이 P+ 보조 애노우드영역(38)에서 뿐만 아니라 P+ 애노우드영역(18)에서도 시작되어 더 많은 전도도 변조가 일어나기 때문이다.
또한, 드리프트 길이는 스냅백에 매우 중요한 영향을 미친다. 그 이유는 위에서 언급한 것처럼 SA-LIGBT의 동작영역이 LD-MOSFET모드에서 IGBT모드로 전환될 때 그것은 전체 에피택셜층에서의 전압강하 중 P+ 보조 애노우드영역(38) 하단에서의 전압강하에만 관련하므로 드리프트 길이가 증가하면 에피택셜층(14)에서의 전압강하가 증가하여 Vs가 급격하게 증가하게 된다. 그러나, 본 발명의 경우에는 제9도에서 볼 수 있는 것처럼 드리프트 길이가 증가되어도 부저항이 나타나는 영역은 일반구조에 비해 상대적으로 작게 증가함을 알 수 있다.
이상과 같이 본 발명에서는 모스모드에서 바이폴라모드로의 전환을 버퍼영역에 비해 비저항이 큰 에피택셜층은 이용함으로써 부저항영역이 발생되는 것을 억제할 수 있어서 스냅백 현상을 효과적으로 억제시킬 수 있다.
본 발명은 상술한 실시예에 한정되는 것이 아니라 후술된 특허청구의 범위에 기재된 기술적 사상과 범주내에서 관련 기술분야의 숙련가에 의해 용이하게 변형가능함을 주지하여야 한다. 예를 들면, 일실시예 또는 다른 실시예에서 P+ 보조 애노우드 영역을 형성하지 아니하여도 본 발명에서 하고자 하는 작용효과와 동일 또는 유사한 결과를 얻을 수 있다.
Claims (9)
- 제1전도형의 반도체층; 상기 반도체층의 표면에 형성된 제1전류전극; 상기 제1전류전극과 소정 거리 떨어진 상기 반도체층의 표면에 형성된 제2전류전극; 상기 제1전류전극과 제2전류전극 사이의 상기 반도체층의 표면에 형성된 제1절연막; 상기 제1전류전극 근방의 상기 제1절연막내에 형성된 제1게이트전극; 상기 제2전류전극 근방의 상기 제1절연막내에 형성된 제2게이트전극; 상기 제1전류전극 하방의 상기 반도체층의 표면근방에 제1깊이로 형성된 제2전도형의 제1고농도 불순물영역; 상기 제1게이트전극과 제1전류전극 사이의 상기 제1절연막 하방과, 상기 제1게이트전극의 하방에 걸친 상기 반도체층의 표면근방에 상기 제1깊이보다 낮은 제2깊이로 상기 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 상기 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 상기 반도체층의 표면근방에 상기 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제1절연막 하방과, 상기 제2전류전극 하방에 걸친 상기 반도체층의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역; 상기 제1전도형의 중노도 불순물영역에 인접한 상기 반도체층의 표면근방에 제5깊이로 형성된 제2전도형의 제2고농도 불순물영역; 상기 제2게이트전극으로부터 제2전류전극의 일부에 걸친 상기 반도체층의 표면근방에 상기 제5깊이로 형성된 제2전도형의 제3고농도 불순물영역; 및 상기 제2전류전극의 하방에 상기 제2전도형의 제3고농도 불순물영역에 인접하여 상기 제3깊이로 형성된 제1전도형의 제2고농도 불순물영역을 구비한 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 반도체층은 제2전도형의 반도체 기판상이 제2절연막상에 에피택셜 성장된 실리콘반도체층인 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 제1전도형은 엔형이고 제2전도형은 피형인 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제1항에 있어서, 상기 반도체층의 불순물 농도에 비례하여 상기 제2게이트 전극에 인가되는 전압의 레빌이 증가되는 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터
- 제1전도형의 반도체층; 상기 반도체층의 표면에 형성된 제1전류전극; 상기 제1전류전극과 소정 거리 떨어진 상기 반도체층에 형성된 트렌치내에 형성된 제2전류전극; 상기 제1전류전극과 제2전류전극 사이의 상기 반도체층의 표면에 형성된 제1절연막; 상기 제1전류전극 근방의 상기 제1절연막내에 형성된 제2게이트전극; 상기 제1전류전극 하방의 상기 반도체층의 표면근방에 제1깊이로 형성된 제2전도형의 제1고농도 불순물영역; 상기 제1게이트전극과 제1전류전극 사이의 상기 제1절연막 하방과, 상기 제1게이트전극의 하방의 상기 반도체층이 표면근방에 상기 제1깊이 보다 낮은 제2깊이로 상기 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 상기 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 상기 반도체층의 표면근방에 상기 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제1절연막 하방, 상기 제2전류전극의 하방에 걸친 상기 반도체층의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역; 상기 제1전도형의 중농도 불순물영역에 인접한 상기 반도체층의 표면근방에 제5깊이로 형성된 제2전도형의 제2고농도 불순물영역; 및 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제2절연막 하방의 상기 반도체층의 표면근방에 상기 제5깊이로 형성되고 상기 제2전류전극과 일측방이 인접된 제2전도형의 제3불순물영역을 구비한 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제5항에 있어서, 상기 반도체층은 제2전도형의 반도체 기판상의 절연막에 에피택셜 성장된 실리콘반도체층인 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제5항에 있어서, 상기 제1전도형은 엔형이고 제2전도형은 피형인 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제1전도형의 반도체층; 상기 반도체층의 표면에 형성된 제1전류전극; 상기 제1전류전극과 소정 거리 떨어진 상기 반도체층의 표면에 형성된 제2전류전극; 상기 제1전류전극과 제2전류전극 사이의 상기 반도체층의 표면에 형성된 제1절연막; 상기 제1전류전극 근방의 상기 제1절연막내에 형성된 제1게이트전극; 상기 제2전류전극 근방의 상기 제1절연막내에 형성된 제2게이트전극; 상기 제1전류전극 하방의 상기 반도체층의 표면근방에 제1깊이로 형성된 제2전도형의 제1고농도 불순물영역; 상기 제1게이트전극과 제1전류전극 사이의 상기 제1절연막 하방과, 상기 제1게이트전극의 하방에 걸친 상기 반도체층의 표면근방에 상기 제1깊이 보다 낮은 제2깊이로 상기 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 상기 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 상기 반도체층의 표면근방에 상기 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 상기 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 상기 반도체층의 표면근방에 상기 제2깊이 보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제1절연막 하방과, 상기 제2전류전극 하방에 걸친 상기 반도체층의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역; 상기 제2게이트전극으로부터 제2전류전극의 일부에 걸친 상기 반도체층의 표면근방에 상기 제5깊이로 형성된 제2전도형의 제3고농도 불순물영역; 및 상기 제2전류전극의 하방에 상기 제2전도형의 제3고농도 불순물영역에 인접하여 상기 제3깊이로 형성된 제1전도형의 제2고농도 불순물영역을 구비한 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
- 제1전도형의 반도체층; 상기 반도체층의 표면에 형성된 제1전류전극; 상기 제1전류전극과 소정 거리 떨어진 상기 반도체층에 형성된 트렌치내에 형성된 제2전류전극; 상기 제1전류전극과 제2전류전극 사이의 상기 반도체층의 표면에 형성된 제1절연막; 상기 제1전류전극 근방의 상기 제1절연막내에 형성된 제1게이트전극; 상기 제2전류전극 근방의 상기 제1절연막내에 형성된 제2게이트전극; 상기 제1전류전극 하방의 상기 반도체층의 표면근방에 제1깊이로 형성된 제2전도형의 제1고농도 불순물영역; 상기 제1게이트전극과 제1전류전극 사이의 상기 제1절연막 하방과, 상기 제1게이트전극의 하방의 상기 반도체층의 표면근방에 상기 제1깊이 보다 낮은 제2깊이로 상기 제2전도형의 제1고농도 불순물영역에 인접하여 형성된 제2전도형의 저농도 불순물영역; 상기 제1게이트전극으로부터 제1전류전극의 일부까지에 걸친 상기 반도체층의 표면근방에 상기 제2깊이보다 낮은 제3깊이로 형성된 제1전도형의 제1고농도 불순물영역; 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제1절연막 하방, 상기 제2전류전극의 하방에 걸친 상기 반도체층의 표면근방에 제4깊이로 형성된 제1전도형의 중농도 불순물영역; 및 상기 제2게이트전극 하방과, 제2게이트전극과 제2전류전극 사이의 상기 제2절연막 하방의 상기 반도체층의 표면근방에 상기 제5깊이로 형성되고 상기 제2전류전극과 일측방이 인접된 제2전도형의 제3불순물영역을 구비한 것을 특징으로 하는 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007510A KR100187635B1 (ko) | 1996-03-20 | 1996-03-20 | 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 |
| JP8170135A JP2942732B2 (ja) | 1996-03-20 | 1996-06-28 | 短絡アノード水平型絶縁ゲートバイポーラトランジスタ |
| US08/679,564 US5773852A (en) | 1996-03-20 | 1996-07-15 | Shorted anode lateral insulated gate bipolar transistor |
| DE19630740A DE19630740B4 (de) | 1996-03-20 | 1996-07-30 | Bipolarer Transistor mit Kurzschlußanode und seitlich angeordneter isolierter Gate-Elektrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960007510A KR100187635B1 (ko) | 1996-03-20 | 1996-03-20 | 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970067928A KR970067928A (ko) | 1997-10-13 |
| KR100187635B1 true KR100187635B1 (ko) | 1999-07-01 |
Family
ID=19453496
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960007510A KR100187635B1 (ko) | 1996-03-20 | 1996-03-20 | 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5773852A (ko) |
| JP (1) | JP2942732B2 (ko) |
| KR (1) | KR100187635B1 (ko) |
| DE (1) | DE19630740B4 (ko) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19750827A1 (de) * | 1997-11-17 | 1999-05-20 | Asea Brown Boveri | Leistungshalbleiterbauelement mit Emitterinjektionssteuerung |
| US6137140A (en) * | 1997-11-26 | 2000-10-24 | Texas Instruments Incorporated | Integrated SCR-LDMOS power device |
| KR100745557B1 (ko) * | 1999-02-17 | 2007-08-02 | 가부시키가이샤 히타치세이사쿠쇼 | Ｉｇｂｔ 및 전력변환 장치 |
| DE10334797B3 (de) * | 2003-07-30 | 2005-05-25 | Infineon Technologies Ag | Halbleiterbauelement mit einer einen p- oder n-Kanal Transistor aufweisenden Feldstoppschicht |
| JP2006054248A (ja) * | 2004-08-10 | 2006-02-23 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| US7405443B1 (en) * | 2005-01-07 | 2008-07-29 | Volterra Semiconductor Corporation | Dual gate lateral double-diffused MOSFET (LDMOS) transistor |
| US7466006B2 (en) * | 2005-05-19 | 2008-12-16 | Freescale Semiconductor, Inc. | Structure and method for RESURF diodes with a current diverter |
| US7439584B2 (en) * | 2005-05-19 | 2008-10-21 | Freescale Semiconductor, Inc. | Structure and method for RESURF LDMOSFET with a current diverter |
| US8994105B2 (en) | 2012-07-31 | 2015-03-31 | Azure Silicon LLC | Power device integration on a common substrate |
| US10290702B2 (en) | 2012-07-31 | 2019-05-14 | Silanna Asia Pte Ltd | Power device on bulk substrate |
| US8928116B2 (en) | 2012-07-31 | 2015-01-06 | Silanna Semiconductor U.S.A., Inc. | Power device integration on a common substrate |
| US9412881B2 (en) | 2012-07-31 | 2016-08-09 | Silanna Asia Pte Ltd | Power device integration on a common substrate |
| CN103413824B (zh) * | 2013-07-17 | 2015-12-23 | 电子科技大学 | 一种rc-ligbt器件及其制作方法 |
| CN105789298B (zh) * | 2014-12-19 | 2019-06-07 | 无锡华润上华科技有限公司 | 横向绝缘栅双极型晶体管及其制造方法 |
| CN105826371B (zh) * | 2015-01-05 | 2018-11-27 | 无锡华润上华科技有限公司 | 高压p型横向双扩散金属氧化物半导体场效应管 |
| CN105990408A (zh) * | 2015-02-02 | 2016-10-05 | 无锡华润上华半导体有限公司 | 横向绝缘栅双极型晶体管 |
| CN105552109B (zh) * | 2015-12-15 | 2018-04-13 | 电子科技大学 | 一种短路阳极横向绝缘栅双极型晶体管 |
| US10083897B2 (en) | 2017-02-20 | 2018-09-25 | Silanna Asia Pte Ltd | Connection arrangements for integrated lateral diffusion field effect transistors having a backside contact |
| US9923059B1 (en) | 2017-02-20 | 2018-03-20 | Silanna Asia Pte Ltd | Connection arrangements for integrated lateral diffusion field effect transistors |
| CN109065608B (zh) * | 2018-08-20 | 2020-12-18 | 电子科技大学 | 一种横向双极型功率半导体器件及其制备方法 |
| CN111769159A (zh) * | 2020-07-09 | 2020-10-13 | 重庆邮电大学 | 一种具有多晶硅电子通道的sa-ligbt器件 |
| CN113690309B (zh) * | 2021-07-14 | 2023-10-20 | 广东美的白色家电技术创新中心有限公司 | Ligbt、制备方法、智能功率模块、驱动电路及电器 |
| CN117374105A (zh) * | 2022-06-30 | 2024-01-09 | 无锡华润上华科技有限公司 | 阳极短路横向绝缘栅双极型晶体管及其制造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0371785B1 (en) * | 1988-11-29 | 1996-05-01 | Kabushiki Kaisha Toshiba | Lateral conductivity modulated MOSFET |
| JPH05283622A (ja) * | 1992-03-30 | 1993-10-29 | Nec Corp | 半導体装置 |
| JPH05335556A (ja) * | 1992-06-01 | 1993-12-17 | Fuji Electric Co Ltd | Ｍｉｓゲート型サイリスタを備えた半導体装置 |
| GB2289371B (en) * | 1994-05-05 | 1997-11-19 | Fuji Electric Co Ltd | A semiconductor device and control method |
-
1996
- 1996-03-20 KR KR1019960007510A patent/KR100187635B1/ko not_active IP Right Cessation
- 1996-06-28 JP JP8170135A patent/JP2942732B2/ja not_active Expired - Fee Related
- 1996-07-15 US US08/679,564 patent/US5773852A/en not_active Expired - Fee Related
- 1996-07-30 DE DE19630740A patent/DE19630740B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09260665A (ja) | 1997-10-03 |
| DE19630740A1 (de) | 1997-09-25 |
| JP2942732B2 (ja) | 1999-08-30 |
| KR970067928A (ko) | 1997-10-13 |
| US5773852A (en) | 1998-06-30 |
| DE19630740B4 (de) | 2005-06-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100187635B1 (ko) | 단락 애노우드 수평형 절연 게이트 바이폴라 트랜지스터 | |
| EP0788660B1 (en) | Semiconductor device of hv-ldmost type | |
| US6639295B2 (en) | Semiconductor device | |
| US6303410B1 (en) | Methods of forming power semiconductor devices having T-shaped gate electrodes | |
| US9070735B2 (en) | Lateral power semiconductor transistors | |
| KR100275756B1 (ko) | 트렌치 절연 게이트 바이폴라 트랜지스터 | |
| JP2000228519A (ja) | トレンチ型絶縁ゲートバイポーラトランジスタ | |
| US5879967A (en) | Methods forming power semiconductor devices having latch-up inhibiting regions | |
| US8766317B2 (en) | Semiconductor device | |
| US6147381A (en) | Field effect-controllable semiconductor component | |
| CN109166921B (zh) | 一种屏蔽栅mosfet | |
| EP1026750A1 (en) | Insulated gate field-effect transistors | |
| US5227653A (en) | Lateral trench-gate bipolar transistors | |
| US8120107B2 (en) | Semiconductor device internally having insulated gate bipolar transistor | |
| JP2590863B2 (ja) | 導電変調型ｍｏｓｆｅｔ | |
| EP2383790A1 (en) | Semiconductor device with a drain region underlying a gate contact pad | |
| US20220367692A1 (en) | Cell structure and its related semiconductor device | |
| KR0152345B1 (ko) | 혼성 쇼트키 주입 전계 효과 트랜지스터 | |
| JP2009512207A (ja) | パワー半導体デバイス | |
| EP0115098B1 (en) | Lateral dmos transistor device having an injector region | |
| JP3522887B2 (ja) | 高耐圧半導体素子 | |
| CN109888006B (zh) | 一种低功耗绝缘体上硅横向绝缘栅双极型晶体管 | |
| JP2007295543A (ja) | スイッチング回路 | |
| KR100241055B1 (ko) | 트렌치-게이트 수평형 절연게이트 바이폴라 트랜지스터 | |
| KR0178315B1 (ko) | 수평형 바이폴라 모드 전계 효과 트랜지스터 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121127 Year of fee payment: 15 |
|
| FPAY | Annual fee payment |
Payment date: 20131226 Year of fee payment: 16 |
|
| LAPS | Lapse due to unpaid annual fee |