JP2590863B2 - 導電変調型ｍｏｓｆｅｔ - Google Patents
導電変調型ｍｏｓｆｅｔInfo
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
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- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Description
【発明の詳細な説明】 発明の目的 （産業上の利用分野） この発明は電力用スイッチング素子として用いる導電
変調型MOSFETに関するものである。
変調型MOSFETに関するものである。
（従来の技術） 近年、高耐圧と低オン抵抗を両立させることができる
導電変調型MOSFETが開発されている。この素子はDSA法
（Diffusion Self−Align）によりソース及びチャネル
領域を形成し、ドレイン領域にソース領域とは逆の導電
型層を設けることにより高抵抗層に導電変調を起こさせ
てオン抵抗を下げるようにしたものである。
導電変調型MOSFETが開発されている。この素子はDSA法
（Diffusion Self−Align）によりソース及びチャネル
領域を形成し、ドレイン領域にソース領域とは逆の導電
型層を設けることにより高抵抗層に導電変調を起こさせ
てオン抵抗を下げるようにしたものである。
即ち、第６図に示すように、ｐ型Si基板１上の低不純
物濃度のn-型層２に同じ窓から２種類の不純物を拡散し
（DSA法により）、同n-型層２の表面にｐ型ベース層３
とn+ソース層４を形成するとともに、チャネル領域５上
にゲート絶縁膜６を介してゲート電極７を形成し、さら
に、n+ソース層４上にｐ型ベース層３を同時にコンタク
トするためのソース電極８を形成したものである。
物濃度のn-型層２に同じ窓から２種類の不純物を拡散し
（DSA法により）、同n-型層２の表面にｐ型ベース層３
とn+ソース層４を形成するとともに、チャネル領域５上
にゲート絶縁膜６を介してゲート電極７を形成し、さら
に、n+ソース層４上にｐ型ベース層３を同時にコンタク
トするためのソース電極８を形成したものである。
そして、電子電流がn+ソース層４からチャネル領域５
を通ってn-型層２に注入されるとともに、ｐ型Si基板１
からn-型層２に正孔注入が行なわれ、この結果、n-型層
２には多量のキャリア蓄積による導電変調が起こる。こ
のn-型層２に注入された正孔電流は第６図中破線９で示
す経路にて、即ち、ベース領域におけるn+ソース層４と
の接合部分に沿ってソース電極８に抜ける。
を通ってn-型層２に注入されるとともに、ｐ型Si基板１
からn-型層２に正孔注入が行なわれ、この結果、n-型層
２には多量のキャリア蓄積による導電変調が起こる。こ
のn-型層２に注入された正孔電流は第６図中破線９で示
す経路にて、即ち、ベース領域におけるn+ソース層４と
の接合部分に沿ってソース電極８に抜ける。
しかし、この素子は内部に寄生サイリスタを有してお
りドレイン電流が大きくなると、この寄生サイリスタが
ターンオンし、ラッチアップ現象が生じるという問題点
があった。
りドレイン電流が大きくなると、この寄生サイリスタが
ターンオンし、ラッチアップ現象が生じるという問題点
があった。
これは、ゲート・ソース間の電位差を零とすれば素子
はターンオフするが、素子に流れる電流密度が大きくな
ると前記正孔電流の経路９での電圧降下Vbが大きくなる
（例えば、Vb＞0.7V）。そして、ｐ型ベース層３とn+ソ
ース層４の間の接合が順バイアスされるようになると、
サイリスタ動作しゲート・ソース間バイアスを零にして
も素子がオフしなくなる。
はターンオフするが、素子に流れる電流密度が大きくな
ると前記正孔電流の経路９での電圧降下Vbが大きくなる
（例えば、Vb＞0.7V）。そして、ｐ型ベース層３とn+ソ
ース層４の間の接合が順バイアスされるようになると、
サイリスタ動作しゲート・ソース間バイアスを零にして
も素子がオフしなくなる。
この問題点を解決するために種々の提案がされてい
る。例えば、特開昭60−196974号公報にて示されている
ようにソース領域直下に高濃度の不純物層を設けること
により同電流経路９での電圧降下を小さくする（抵抗を
下げる）等の対策が講じられていた。
る。例えば、特開昭60−196974号公報にて示されている
ようにソース領域直下に高濃度の不純物層を設けること
により同電流経路９での電圧降下を小さくする（抵抗を
下げる）等の対策が講じられていた。
（発明が解決しようとする問題点） しかし、上記のような対策ではソース領域の直下の電
圧降下を小さくすることができるが、正孔電流経路９の
全範囲では電圧降下を小さくすることができず、それに
は自ずと限界があった。
圧降下を小さくすることができるが、正孔電流経路９の
全範囲では電圧降下を小さくすることができず、それに
は自ずと限界があった。
又、DSA法を使用する限り素子内のユニットの微細化
によるユニット数を多くすること（ユニットの高密度
化）には限界があった。即ち、DSA法による二重拡散の
際にその窓が小さくなると窓の開口部における不純物濃
度に比べ開口部周辺の横方向の拡散による不純物濃度が
低くなり正孔電流経路における抵抗が大きくなるためユ
ニットの高密度化を行なう上で障害となっていた。
によるユニット数を多くすること（ユニットの高密度
化）には限界があった。即ち、DSA法による二重拡散の
際にその窓が小さくなると窓の開口部における不純物濃
度に比べ開口部周辺の横方向の拡散による不純物濃度が
低くなり正孔電流経路における抵抗が大きくなるためユ
ニットの高密度化を行なう上で障害となっていた。
この発明の目的は、DSA法を用いずにソース及びチャ
ネル領域の構造を縦型とし、素子内のユニットの微細に
よりユニット素子数を多くするとともに、ラッチアップ
を防止することができる導電変調型MOSFETを提供するこ
とにある。
ネル領域の構造を縦型とし、素子内のユニットの微細に
よりユニット素子数を多くするとともに、ラッチアップ
を防止することができる導電変調型MOSFETを提供するこ
とにある。
発明の構成 （問題点を解決するための手段） 上記の目的を達成するために、第１の発明は上記目的
を達成するため、第１導電型の基板と、この基板上に形
成された第２導電型の半導体層と、この半導体層の表面
に形成された低不純物濃度の第１導電型のベース層と、
このベース層の上に形成された高不純物濃度の第２導電
型のソース層と、前記ソース層表面から前記半導体層に
達する第１の溝が形成されて、この第１の溝表面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記ソース
層表面から前記ベース層に達する第２の溝が形成され
て、この第２の溝表面に形成されたソース電極と、前記
ベース層内における前記ソース電極の周辺部に形成さ
れ、前記ベース層よりも高不純物濃度の第１導電型の高
濃度ベース領域と、前記ソース層内における前記ソース
電極の周辺部に、前記ソース電極を覆って形成され、前
記ソース層よりも低不純物濃度の第２導電型の低濃度ソ
ース領域とを備えることを特徴とする導電変調型MOSFET
をその要旨としている。
を達成するため、第１導電型の基板と、この基板上に形
成された第２導電型の半導体層と、この半導体層の表面
に形成された低不純物濃度の第１導電型のベース層と、
このベース層の上に形成された高不純物濃度の第２導電
型のソース層と、前記ソース層表面から前記半導体層に
達する第１の溝が形成されて、この第１の溝表面にゲー
ト絶縁膜を介して形成されたゲート電極と、前記ソース
層表面から前記ベース層に達する第２の溝が形成され
て、この第２の溝表面に形成されたソース電極と、前記
ベース層内における前記ソース電極の周辺部に形成さ
れ、前記ベース層よりも高不純物濃度の第１導電型の高
濃度ベース領域と、前記ソース層内における前記ソース
電極の周辺部に、前記ソース電極を覆って形成され、前
記ソース層よりも低不純物濃度の第２導電型の低濃度ソ
ース領域とを備えることを特徴とする導電変調型MOSFET
をその要旨としている。
第２の発明は、第１導電型の基板と、前記基板上に形
成された第２導電型の半導体層と、前記半導体層の上部
に形成された低不純物濃度の第１導電型のベース層と、
前記ベース層の上部に形成された高不純物濃度の第２導
電型のソース層と、前記ソース層表面、前記ベース層表
面および前記半導体層の表面に亘って形成される絶縁
膜、を介して形成されたゲート電極と、前記ベース層お
よび前記ソース層に接続されたソース電極とを有し、前
記ソース層における前記ソース電極と接続する部分は、
前記ベース層内に流れる少数キャリアの移動度を増加さ
せるように、前記ベース層よりも高不純物濃度に設定さ
れた第１導電型の高濃度ベース領域からなり、前記ソー
ス層における前記ソース電極と接続する部分は、前記ソ
ース層内に流れる多数キャリアの移動度を低減させるよ
うに、前記ソース層よりも低不純物濃度に設定された第
２導電型の低濃度ソース領域からなることを特徴とする
導電変調型MOSFETをその要旨としている。
成された第２導電型の半導体層と、前記半導体層の上部
に形成された低不純物濃度の第１導電型のベース層と、
前記ベース層の上部に形成された高不純物濃度の第２導
電型のソース層と、前記ソース層表面、前記ベース層表
面および前記半導体層の表面に亘って形成される絶縁
膜、を介して形成されたゲート電極と、前記ベース層お
よび前記ソース層に接続されたソース電極とを有し、前
記ソース層における前記ソース電極と接続する部分は、
前記ベース層内に流れる少数キャリアの移動度を増加さ
せるように、前記ベース層よりも高不純物濃度に設定さ
れた第１導電型の高濃度ベース領域からなり、前記ソー
ス層における前記ソース電極と接続する部分は、前記ソ
ース層内に流れる多数キャリアの移動度を低減させるよ
うに、前記ソース層よりも低不純物濃度に設定された第
２導電型の低濃度ソース領域からなることを特徴とする
導電変調型MOSFETをその要旨としている。
第３の発明は、第１導電型の基板と、前記基板上に形
成された第２導電型の半導体層と、前記半導体層の上部
に形成された第１導電型のベース層と、前記ベース層の
上部に形成された第２導電型のソース層と、前記ソース
層表面、前記ベース層表面および前記半導体層の表面に
亘って形成されるゲート絶縁膜を、介して形成されたゲ
ート電極と、前記ベース層に接続されたソース電極と、
前記ソース層と前記ソース電極との間に接続され、前記
ソース層とは異質の抵抗成分を有し、前記ソース層内に
流れるキャリアの移動度を低減させる抵抗回路とを備え
ることを特徴とする導電変調型MOSFETをその要旨として
いる。
成された第２導電型の半導体層と、前記半導体層の上部
に形成された第１導電型のベース層と、前記ベース層の
上部に形成された第２導電型のソース層と、前記ソース
層表面、前記ベース層表面および前記半導体層の表面に
亘って形成されるゲート絶縁膜を、介して形成されたゲ
ート電極と、前記ベース層に接続されたソース電極と、
前記ソース層と前記ソース電極との間に接続され、前記
ソース層とは異質の抵抗成分を有し、前記ソース層内に
流れるキャリアの移動度を低減させる抵抗回路とを備え
ることを特徴とする導電変調型MOSFETをその要旨として
いる。
（作用） 上記の第１の発明によれば、ソース層表面からベース
層に達する第２の溝が形成されて、この第２の溝表面に
ソース電極が形成されている。そして、ベース層内にお
けるソース電極の周辺部には、ベース層よりも高不純物
濃度の第１導電型の高濃度ベース領域が形成されている
ため、ベース層および高濃度ベース領域が直列に接続さ
れた領域全体の抵抗が小さくなる。そして、ソース層内
におけるソース電極の周辺部には、ソース層よりも低不
純物濃度の第２導電型の低濃度領域が、ソース電極を覆
うように形成されているため、ソース層および低濃度ソ
ース領域が直列に接続された領域全体の抵抗が大きくな
る。この結果、ソース層および低濃度ソース領域が直列
に接続された領域全体の抵抗の値と、上記ベース層およ
び高濃度ベース領域が直列に接続された領域全体の抵抗
の値とを近づけることができる。よって、ソース層およ
び低濃度ソース領域の電位と、ベース層および高濃度ベ
ース領域の電位との電位差を小さくすることができ、そ
の結果、ラッチアップ現象の発生を抑制することができ
る。
層に達する第２の溝が形成されて、この第２の溝表面に
ソース電極が形成されている。そして、ベース層内にお
けるソース電極の周辺部には、ベース層よりも高不純物
濃度の第１導電型の高濃度ベース領域が形成されている
ため、ベース層および高濃度ベース領域が直列に接続さ
れた領域全体の抵抗が小さくなる。そして、ソース層内
におけるソース電極の周辺部には、ソース層よりも低不
純物濃度の第２導電型の低濃度領域が、ソース電極を覆
うように形成されているため、ソース層および低濃度ソ
ース領域が直列に接続された領域全体の抵抗が大きくな
る。この結果、ソース層および低濃度ソース領域が直列
に接続された領域全体の抵抗の値と、上記ベース層およ
び高濃度ベース領域が直列に接続された領域全体の抵抗
の値とを近づけることができる。よって、ソース層およ
び低濃度ソース領域の電位と、ベース層および高濃度ベ
ース領域の電位との電位差を小さくすることができ、そ
の結果、ラッチアップ現象の発生を抑制することができ
る。
また、第１の溝および第２の溝をソース層表面に対し
て直交する方向に形成すれば、導電変調による正孔電流
は、方面に対しても、平行の方向に流れるようになる。
この結果、この電流経路における電圧降下を小さくする
ことができ、ソース層および低濃度ソース領域の電位
と、ベース層および高濃度ベース領域の電位との電位差
を小さくすることができ、その結果、ラッチアップ現象
の発生を抑制することができる。
て直交する方向に形成すれば、導電変調による正孔電流
は、方面に対しても、平行の方向に流れるようになる。
この結果、この電流経路における電圧降下を小さくする
ことができ、ソース層および低濃度ソース領域の電位
と、ベース層および高濃度ベース領域の電位との電位差
を小さくすることができ、その結果、ラッチアップ現象
の発生を抑制することができる。
また、第２の発明によれば、ベース層におけるソース
電極と接続する部分は、ベース層内に流れる少数キャリ
アの移動度を増加させるように、ベース層よりも高不純
物濃度に設定された第１導電型の高濃度ベース領域から
なり、ソース層におけるソース電極と接続する部分は、
ソース層内に流れる多数キャリアの移動度を低減させる
ように、ソース層よりも低不純物濃度に設定された第２
導電型の低濃度ソース領域からなる。この結果、ソース
層および低濃度ソース領域が直列に接続された領域全体
の抵抗の値と、上記ベース層および高濃度ベース領域が
直列に接続された領域全体の抵抗の値とを近づけること
ができる。よって、ソース層および低濃度ソース領域の
電位と、ベース層および高濃度ベース領域の電位との電
位差を小さくすることができる。その結果、ラッチアッ
プ現象の発生を抑制することができる。
電極と接続する部分は、ベース層内に流れる少数キャリ
アの移動度を増加させるように、ベース層よりも高不純
物濃度に設定された第１導電型の高濃度ベース領域から
なり、ソース層におけるソース電極と接続する部分は、
ソース層内に流れる多数キャリアの移動度を低減させる
ように、ソース層よりも低不純物濃度に設定された第２
導電型の低濃度ソース領域からなる。この結果、ソース
層および低濃度ソース領域が直列に接続された領域全体
の抵抗の値と、上記ベース層および高濃度ベース領域が
直列に接続された領域全体の抵抗の値とを近づけること
ができる。よって、ソース層および低濃度ソース領域の
電位と、ベース層および高濃度ベース領域の電位との電
位差を小さくすることができる。その結果、ラッチアッ
プ現象の発生を抑制することができる。
また、第３の発明によれば、ソース電極と接続するソ
ース層には、ソース層とは異質の抵抗成分を有し、同ソ
ース層内に流れるキャリアの移動度を低減させる抵抗回
路が設けられている。この結果、ソース層および抵抗回
路を含む領域全体の抵抗の値を、上記ベース層領域全体
の抵抗の値に近づけることができる。よって、ソース層
および抵抗回路を含む領域の電位と、ベース領域の電位
との電位差を小さくすることができる。その結果、ラッ
チアップ現象の発生を抑制することができる。
ース層には、ソース層とは異質の抵抗成分を有し、同ソ
ース層内に流れるキャリアの移動度を低減させる抵抗回
路が設けられている。この結果、ソース層および抵抗回
路を含む領域全体の抵抗の値を、上記ベース層領域全体
の抵抗の値に近づけることができる。よって、ソース層
および抵抗回路を含む領域の電位と、ベース領域の電位
との電位差を小さくすることができる。その結果、ラッ
チアップ現象の発生を抑制することができる。
（実施例） 以下、この発明を具体化した一実施例を図面に従って
説明する。
説明する。
第１図はこの発明の導電型MOSFETの断面図を示し、ｐ
型基板11上には低不純物濃度のn-半導体層12が形成され
ている。このn-半導体層12の表面にはp-ベース層13が、
又同ベース層13上にn+ソース層14が形成されている。こ
の半導体基板には所定間隔をおいて垂直方向に２種類の
溝（第１の溝としてのゲート溝15及び第２の溝としての
ソース溝16がn-半導体層12内まで延設され、そのゲート
溝15にはゲート絶縁膜17を介してゲート電極18が埋め込
まれている。又、前記ソース溝16にはソース電極19が埋
め込まれるとともに、このソース電極19を埋め込んだ溝
16の周辺部には高不純物濃度p+層20が形成されている。
この高不純物濃度p+層20によりソース電極19の近傍のベ
ース領域には超高濃度ベース層（図中、p++で示す）21
が、又、ソース領域には抵抗回路としての低濃度n-層22
が形成される。
型基板11上には低不純物濃度のn-半導体層12が形成され
ている。このn-半導体層12の表面にはp-ベース層13が、
又同ベース層13上にn+ソース層14が形成されている。こ
の半導体基板には所定間隔をおいて垂直方向に２種類の
溝（第１の溝としてのゲート溝15及び第２の溝としての
ソース溝16がn-半導体層12内まで延設され、そのゲート
溝15にはゲート絶縁膜17を介してゲート電極18が埋め込
まれている。又、前記ソース溝16にはソース電極19が埋
め込まれるとともに、このソース電極19を埋め込んだ溝
16の周辺部には高不純物濃度p+層20が形成されている。
この高不純物濃度p+層20によりソース電極19の近傍のベ
ース領域には超高濃度ベース層（図中、p++で示す）21
が、又、ソース領域には抵抗回路としての低濃度n-層22
が形成される。
前記ソース電極19とゲート電極18とは層間絶縁層23に
て電気的に絶縁されていて、この層間絶縁層23及び前記
ゲート絶縁層17はゲート溝15とソース溝16の間のn+ソー
ス層14上面においてその中間位置まで覆い、ソース電極
19はソース領域における低濃度n-層22上面を含むソース
層上面とコンタクトしている。又、前記ｐ型基板11の裏
面にはドレイン電極24が形成されている。
て電気的に絶縁されていて、この層間絶縁層23及び前記
ゲート絶縁層17はゲート溝15とソース溝16の間のn+ソー
ス層14上面においてその中間位置まで覆い、ソース電極
19はソース領域における低濃度n-層22上面を含むソース
層上面とコンタクトしている。又、前記ｐ型基板11の裏
面にはドレイン電極24が形成されている。
このようにゲート電極18とゲート絶縁膜17とを縦方向
（半導体表面に対して垂直）に形成することにより、同
じく表面に対し垂直なチャネル領域25が形成されゲート
電極18、ゲート絶縁膜17、チャネル領域25及びソース電
極19がそれぞれ平行に、かつ表面に対して直交する方向
に延設した構造となる。よって、ソース電極19とゲート
電極18を縦方向に対向させることによりp-ベース層13に
おいてソース電極19とゲート電極18とが直線的に配置さ
れることになる。
（半導体表面に対して垂直）に形成することにより、同
じく表面に対し垂直なチャネル領域25が形成されゲート
電極18、ゲート絶縁膜17、チャネル領域25及びソース電
極19がそれぞれ平行に、かつ表面に対して直交する方向
に延設した構造となる。よって、ソース電極19とゲート
電極18を縦方向に対向させることによりp-ベース層13に
おいてソース電極19とゲート電極18とが直線的に配置さ
れることになる。
次に、このように構成した導電変調型MOSFETの動作に
ついて説明すると、ゲート電極18にターンオン電圧以上
の電圧を印加すると、n+ソース層14からチャネル領域25
を経由してn-半導体層12へ電子電流が流れる。これに対
してｐ型基板11からn-半導体層12への正孔注入が起こ
り、その結果、n-半導体層12には導電変調が起こる。そ
して、n-半導体層12に注入された正孔電流は第１図中破
線で示す直線的な電流経路26でp-ベース層13を通りソー
ス電極19に抜ける。
ついて説明すると、ゲート電極18にターンオン電圧以上
の電圧を印加すると、n+ソース層14からチャネル領域25
を経由してn-半導体層12へ電子電流が流れる。これに対
してｐ型基板11からn-半導体層12への正孔注入が起こ
り、その結果、n-半導体層12には導電変調が起こる。そ
して、n-半導体層12に注入された正孔電流は第１図中破
線で示す直線的な電流経路26でp-ベース層13を通りソー
ス電極19に抜ける。
この際、チャネル領域25を形成するのに必要な低濃度
p-ベース層13において超高濃度ベース層21が形成されて
いるので、第１図中Ａ−Ａ′における不純物濃度及び抵
抗率の分布状態を示す第２図のようにベース層13内の横
方向抵抗を低減させることができる。
p-ベース層13において超高濃度ベース層21が形成されて
いるので、第１図中Ａ−Ａ′における不純物濃度及び抵
抗率の分布状態を示す第２図のようにベース層13内の横
方向抵抗を低減させることができる。
すなわち、ソース層14表面からベース層13に達するソ
ース溝16が形成されており、このソース溝16の表面にソ
ース電極19を形成した。そして、ベース層13内における
ソース電極19の周辺部には、ベース層13よりも高不純物
濃度である超高濃度ベース層21が形成されているため、
ベース層13及び超高濃度ベース層21が直列に接続された
領域全体の抵抗が小さくなる。
ース溝16が形成されており、このソース溝16の表面にソ
ース電極19を形成した。そして、ベース層13内における
ソース電極19の周辺部には、ベース層13よりも高不純物
濃度である超高濃度ベース層21が形成されているため、
ベース層13及び超高濃度ベース層21が直列に接続された
領域全体の抵抗が小さくなる。
一方、ソース層14内におけるソース電極19の周辺部に
は、ソース層14よりも低不純物濃度である低濃度n-層22
が、ソース電19を覆うように形成されている。このた
め、ソース層14及び低濃度n-層22が直列に接続された領
域全体の抵抗が大きくなる。
は、ソース層14よりも低不純物濃度である低濃度n-層22
が、ソース電19を覆うように形成されている。このた
め、ソース層14及び低濃度n-層22が直列に接続された領
域全体の抵抗が大きくなる。
この結果、ソース層14及び低濃度n-層22が直列に接続
された領域全体の抵抗の値と前記ベース層13及び超高濃
度ベース層21が直列に接続された領域全体の抵抗の値と
を近づけることができる。よって、ソース層14及び低濃
度n-層22の電位と、ベース層13及び超高濃度ベース層21
の電位との電位差を小さくすることができ、その結果、
ラッチアップ現象の発生を抑制することができる。
された領域全体の抵抗の値と前記ベース層13及び超高濃
度ベース層21が直列に接続された領域全体の抵抗の値と
を近づけることができる。よって、ソース層14及び低濃
度n-層22の電位と、ベース層13及び超高濃度ベース層21
の電位との電位差を小さくすることができ、その結果、
ラッチアップ現象の発生を抑制することができる。
さらに、この実施例では、ゲート溝15及びソース溝16
をソース層14表面に対して直交する方向に形成している
ため、導電変調による正孔電流は、その表面に対して、
平行の方向に流れる。この結果、この電流経路における
電圧降下を小さくすることができ、ソース層14及び低濃
度n-層22の電位と、ベース層13及び超高濃度ベース層21
の電位との電位差を小さくすることができ、その結果、
ラッチアップ現象の発生を抑制することができる。
をソース層14表面に対して直交する方向に形成している
ため、導電変調による正孔電流は、その表面に対して、
平行の方向に流れる。この結果、この電流経路における
電圧降下を小さくすることができ、ソース層14及び低濃
度n-層22の電位と、ベース層13及び超高濃度ベース層21
の電位との電位差を小さくすることができ、その結果、
ラッチアップ現象の発生を抑制することができる。
又、本実施例においては、DSA法を用いずにソース及
びチャネル領域の構造を縦型とし、ベース領域に直線的
な正孔電流の経路26を形成させp+ベース層13内の横方向
抵抗を低減させることができる。この低抵抗化により同
ベース層内での電圧降下Vbを小さく（例えば、Vd≦0.7
V）することができ、n+ソース層14とp-ベース層13が順
バイアスされないためラッチアップ現象の発生を防止す
ることができる。
びチャネル領域の構造を縦型とし、ベース領域に直線的
な正孔電流の経路26を形成させp+ベース層13内の横方向
抵抗を低減させることができる。この低抵抗化により同
ベース層内での電圧降下Vbを小さく（例えば、Vd≦0.7
V）することができ、n+ソース層14とp-ベース層13が順
バイアスされないためラッチアップ現象の発生を防止す
ることができる。
又、DSA法を使用しないことから素子内のユニットの
微細によりユニット素子数を多くすることができる。
微細によりユニット素子数を多くすることができる。
尚、この発明は上記実施例に限定されるものでなく、
以下のように実施してもよい。
以下のように実施してもよい。
（イ）第３図に示すように、層間絶縁層23及びゲート絶
縁膜17をソース溝16の開口部を除く全ソース層14上面を
覆うように形成させる。すなわち、前記実施例では、ソ
ース層14上面にゲート絶縁膜17にて覆われない部分を設
けたため、電子電流がソース層14及び上部のソース電極
19からソース層14及びチャネル領域を通って流れること
になる。しかし、この実施例では、低濃度層n-22の上面
はゲート絶縁膜17により覆われているため、電子電流は
ソース溝16に位置する部分のソース電極19から低濃度n-
層22を介してソース層14を横方向に流れる。このように
することにより、ゲート電極18とソース電極19との間の
ソース領域の横方向抵抗は、第３図中Ｂ−Ｂ′における
不純物濃度及び抵抗率の分布状態を示す第４図のように
なる。
縁膜17をソース溝16の開口部を除く全ソース層14上面を
覆うように形成させる。すなわち、前記実施例では、ソ
ース層14上面にゲート絶縁膜17にて覆われない部分を設
けたため、電子電流がソース層14及び上部のソース電極
19からソース層14及びチャネル領域を通って流れること
になる。しかし、この実施例では、低濃度層n-22の上面
はゲート絶縁膜17により覆われているため、電子電流は
ソース溝16に位置する部分のソース電極19から低濃度n-
層22を介してソース層14を横方向に流れる。このように
することにより、ゲート電極18とソース電極19との間の
ソース領域の横方向抵抗は、第３図中Ｂ−Ｂ′における
不純物濃度及び抵抗率の分布状態を示す第４図のように
なる。
従って、ソース電極19の近傍のソース領域において、
第３図中破線で示す電子電流の横方向の経路27が形成さ
れ電圧降下Vcが生じる。そして、前記ベース領域（正孔
電流経路26）での電圧降下Vbとソース領域（電子電流経
路27）での電圧降下Vcによりソースとベースに印加され
る実効的電圧は両者の差（＝Vb−Vc）、即ち相殺された
値となり、上記実施例のMOSFETよりも更にラッチアップ
現象の発生を防止することができることとなる。
第３図中破線で示す電子電流の横方向の経路27が形成さ
れ電圧降下Vcが生じる。そして、前記ベース領域（正孔
電流経路26）での電圧降下Vbとソース領域（電子電流経
路27）での電圧降下Vcによりソースとベースに印加され
る実効的電圧は両者の差（＝Vb−Vc）、即ち相殺された
値となり、上記実施例のMOSFETよりも更にラッチアップ
現象の発生を防止することができることとなる。
すなわち、この実施例では、全ソース層14上面全体に
ゲート絶縁膜17を形成した。そして、ソース層14内にお
ける電極19の周辺部には、ソース層14よりも低不純物濃
度である低濃度n-層22が、ソース電極19を覆うように形
成されている。このため、ソース層14及び低濃度n-層22
が直列に接続された領域全体の抵抗が大きくなる。
ゲート絶縁膜17を形成した。そして、ソース層14内にお
ける電極19の周辺部には、ソース層14よりも低不純物濃
度である低濃度n-層22が、ソース電極19を覆うように形
成されている。このため、ソース層14及び低濃度n-層22
が直列に接続された領域全体の抵抗が大きくなる。
一方、ベース層13内におけるソース電極19の周辺部に
は、ベース層13よりも高不純物濃度である超高濃度ベー
ス層21が形成されているため、ベース層13及び超高濃度
ベース層21が直列に接続された領域全体の抵抗が小さく
なる。この結果、ソース層14及び低濃度n-層22が直列に
接続された領域全体の抵抗の値と、前記ベース層13及び
超高濃度ベース層21が直列に接続された領域全体の抵抗
の値とを近づけることができる。よって、ソース層14及
び低濃度n-層22の電位と、ベース層13及び超高濃度ベー
ス層21の電位との電位差を小さくすることができ、その
結果、ラッチアップ現象の発生を抑制することができ
る。
は、ベース層13よりも高不純物濃度である超高濃度ベー
ス層21が形成されているため、ベース層13及び超高濃度
ベース層21が直列に接続された領域全体の抵抗が小さく
なる。この結果、ソース層14及び低濃度n-層22が直列に
接続された領域全体の抵抗の値と、前記ベース層13及び
超高濃度ベース層21が直列に接続された領域全体の抵抗
の値とを近づけることができる。よって、ソース層14及
び低濃度n-層22の電位と、ベース層13及び超高濃度ベー
ス層21の電位との電位差を小さくすることができ、その
結果、ラッチアップ現象の発生を抑制することができ
る。
（ロ）第５図に示すように、p-ベース層13の中に単結晶
導電体28（例えば、MoSi2等）をエピタキシャル成長さ
せた後に同導電体28を埋め込む。そして、この導電体28
とソース電極19を接続させる。よって、n+ソース層14の
直下のp-ベース層13内の横方向の電気抵抗を低減させる
ことにより電圧降下Vbを小さくし、ラッチアップの発生
を防止することができる。
導電体28（例えば、MoSi2等）をエピタキシャル成長さ
せた後に同導電体28を埋め込む。そして、この導電体28
とソース電極19を接続させる。よって、n+ソース層14の
直下のp-ベース層13内の横方向の電気抵抗を低減させる
ことにより電圧降下Vbを小さくし、ラッチアップの発生
を防止することができる。
（ハ）上記各実施例においてはソース電極19をp-ベース
層13より深く延設しその周辺部には高不純物濃度p+層20
を設けたが、ソース溝16及びソース電極19の下端部をp-
ベース層13内までにして実施してもよい。この場合、コ
ンタクト及び耐圧のための高不純物濃度p+層20の形成が
不要となる。
層13より深く延設しその周辺部には高不純物濃度p+層20
を設けたが、ソース溝16及びソース電極19の下端部をp-
ベース層13内までにして実施してもよい。この場合、コ
ンタクト及び耐圧のための高不純物濃度p+層20の形成が
不要となる。
（ニ）上記実施例では第１導電型をｐ型とし第２導電型
をｎ型としたが逆にして実施してもよい。
をｎ型としたが逆にして実施してもよい。
発明の効果 以上詳述したように、この発明はソース層および低濃
度ソース領域が直列に接続された領域全体の抵抗の値
と、ベース層および高濃度ベース領域が直列に接続され
た領域全体の抵抗の値とを近づけることができるため、
ソース層及び低濃度ソース領域の電位と、ベース層およ
び高濃度ベース領域の電位との電位差を小さくすること
ができ、ラッチアップ現象の発生を抑制することができ
る。
度ソース領域が直列に接続された領域全体の抵抗の値
と、ベース層および高濃度ベース領域が直列に接続され
た領域全体の抵抗の値とを近づけることができるため、
ソース層及び低濃度ソース領域の電位と、ベース層およ
び高濃度ベース領域の電位との電位差を小さくすること
ができ、ラッチアップ現象の発生を抑制することができ
る。
第１図はこの発明を具体化した導電変調型MOSFETの断面
図、第２図は第１図におけるＡ−Ａ′断面における不純
物濃度及び抵抗率を示す図、第３図は別例の導電変調型
MOSFETの断面図、第４図は第３図におけるＢ−Ｂ′断面
における不純物濃度及び抵抗率を示す図、第５図は他の
別例を示す導電変調型MOSFETの断面図、第６図は従来の
導電変調型MOSFETの断面図である。 11はｐ型基板、12はn-半導体層、13はp-ベース層、14は
n+ソース層、15はゲート溝、16はソース溝、17はゲース
絶縁膜、18はゲート電極、19はソース電極、20は高不純
物濃度p+層、21は超高濃度ベース層、22は低濃度n-層、
25はチャネル領域、28は単結晶導電体である。
図、第２図は第１図におけるＡ−Ａ′断面における不純
物濃度及び抵抗率を示す図、第３図は別例の導電変調型
MOSFETの断面図、第４図は第３図におけるＢ−Ｂ′断面
における不純物濃度及び抵抗率を示す図、第５図は他の
別例を示す導電変調型MOSFETの断面図、第６図は従来の
導電変調型MOSFETの断面図である。 11はｐ型基板、12はn-半導体層、13はp-ベース層、14は
n+ソース層、15はゲート溝、16はソース溝、17はゲース
絶縁膜、18はゲート電極、19はソース電極、20は高不純
物濃度p+層、21は超高濃度ベース層、22は低濃度n-層、
25はチャネル領域、28は単結晶導電体である。
フロントページの続き (56)参考文献 特開 昭58−137254（ＪＰ，Ａ) 特開 昭57−72365（ＪＰ，Ａ) 特開 昭61−171162（ＪＰ，Ａ)
Claims (6)
- 【請求項１】第１導電型の基板と、 この基板上に形成された第２導電型の半導体層と、 この半導体層の表面に形成された低不純物濃度の第１導
電型のベース層と、 このベース層の上に形成された高不純物濃度の第２導電
型のソース層と、 前記ソース層表面から前記半導体層に達する第１の溝が
形成されて、この第１の溝表面にゲート絶縁膜を介して
形成されたゲート電極と、 前記ソース層表面から前記ベース層に達する第２の溝が
形成されて、この第２の溝表面に形成されたソース電極
と、 前記ベース層内における前記ソース電極の周辺部に形成
され、前記ベース層よりも高不純物濃度の第１導電型の
高濃度ベース領域と、 前記ソース層内における前記ソース電極の周辺部に、前
記ソース電極を覆って形成され、前記ソース層よりも低
不純物濃度の第２導電型の低濃度ソース領域とを備える
ことを特徴とする導電変調型MOSFET。 - 【請求項２】前記第１の溝および前記第２の溝は前記ソ
ース層表面に対して直交する方向に形成されることを特
徴とする特許請求の範囲第１項に記載の導電変調型MOSF
ET。 - 【請求項３】前記ゲート絶縁膜は、前記第１の溝から前
記ソース層上に亘って形成されるものであり、前記ソー
ス層は前記ゲート絶縁膜により前記ソース電極と絶縁分
離されることを特徴とする特許請求の範囲第１項又は第
２項に記載の導電変調型MOSFET。 - 【請求項４】前記ソース電極は、前記ベース層内に埋め
込まれた単結晶導電物に電気的に接続されるものである
特許請求の範囲第１項乃至第３項のうちいずれかに記載
の導電変調型MOSFET。 - 【請求項５】第１導電型の基板と、 前記基板上に形成された第２導電型の半導体層と、 前記半導体層の上部に形成された低不純物濃度の第１導
電型のベース層と、 前記ベース層の上部に形成された高不純物濃度の第２導
電型のソース層と、 前記ソース層表面、前記ベース層表面および前記半導体
層の表面に亘って形成されるゲート絶縁膜、を介して形
成されたゲート電極と、 前記ベース層および前記ソース層に接続されたソース電
極とを有し、 前記ソース層における前記ソース電極と接続する部分
は、前記ベース層内に流れる少数キャリアの移動度を増
加させるように、前記ベース層よりも高不純物濃度に設
定された第１導電型の高濃度ベース領域からなり、 前記ソース層における前記ソース電極と接続する部分
は、前記ソース層内に流れる多数キャリアの移動度を低
減させるように、前記ソース層よりも低不純物濃度に設
定された第２導電型の低濃度ソース領域からなることを
特徴とする導電変調型MOSFET。 - 【請求項６】第１導電型の基板と、 前記基板上に形成された第２導電型の半導体層と、 前記半導体層の上部に形成された第１導電型のベース層
と、 前記ベース層の上部に形成された第２導電型のソース層
と、 前記ソース層表面、前記ベース層表面および前記半導体
層の表面に亘って形成されるゲート絶縁膜を、介して形
成されたゲート電極と、 前記ベース層に接続されたソース電極と、 前記ソース層と前記ソース電極との間に接続され、前記
ソース層とは異質の抵抗成分を有し、前記ソース層内に
流れるキャリアの移動度を低減させる抵抗回路と を備えることを特徴とする導電変調型MOSFET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057764A JP2590863B2 (ja) | 1987-03-12 | 1987-03-12 | 導電変調型ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057764A JP2590863B2 (ja) | 1987-03-12 | 1987-03-12 | 導電変調型ｍｏｓｆｅｔ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63224260A JPS63224260A (ja) | 1988-09-19 |
| JP2590863B2 true JP2590863B2 (ja) | 1997-03-12 |
Family
ID=13064945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057764A Expired - Lifetime JP2590863B2 (ja) | 1987-03-12 | 1987-03-12 | 導電変調型ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2590863B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037788B2 (en) | 2000-05-30 | 2006-05-02 | Denso Corporation | Manufacturing method of semiconductor device |
| CN110137255A (zh) * | 2018-02-02 | 2019-08-16 | 株式会社东芝 | 半导体装置 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072266A (en) | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
| JP2787921B2 (ja) * | 1989-01-06 | 1998-08-20 | 三菱電機株式会社 | 絶縁ゲート型バイポーラトランジスタ |
| DE69233105T2 (de) * | 1991-08-08 | 2004-05-06 | Kabushiki Kaisha Toshiba, Kawasaki | Bipolartransistor mit isoliertem Graben-Gate |
| DE4435458C2 (de) * | 1994-10-04 | 1998-07-02 | Siemens Ag | Durch Feldeffekt steuerbares Halbleiterbauelement |
| US6110799A (en) | 1997-06-30 | 2000-08-29 | Intersil Corporation | Trench contact process |
| US6939776B2 (en) | 1998-09-29 | 2005-09-06 | Sanyo Electric Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US6188105B1 (en) * | 1999-04-01 | 2001-02-13 | Intersil Corporation | High density MOS-gated power device and process for forming same |
| JP4783975B2 (ja) * | 2000-11-21 | 2011-09-28 | 富士電機株式会社 | Ｍｉｓ半導体装置およびその製造方法 |
| US7638841B2 (en) | 2003-05-20 | 2009-12-29 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| WO2005065385A2 (en) * | 2003-12-30 | 2005-07-21 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP2011091086A (ja) * | 2009-10-20 | 2011-05-06 | Mitsubishi Electric Corp | 半導体装置 |
| JP6816615B2 (ja) * | 2017-04-04 | 2021-01-20 | 株式会社デンソー | 絶縁ゲートバイポーラトランジスタ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0047392B1 (de) * | 1980-08-25 | 1986-11-20 | Deutsche ITT Industries GmbH | Hochvolt-Halbleiterschalter |
| JPS58137254A (ja) * | 1982-02-10 | 1983-08-15 | Hitachi Ltd | 絶縁ゲ−ト半導体装置 |
| JPS6116574A (ja) * | 1984-07-03 | 1986-01-24 | Matsushita Electronics Corp | 電界効果トランジスタおよびその製造方法 |
| JPS61171162A (ja) * | 1985-01-25 | 1986-08-01 | Matsushita Electric Works Ltd | バイポーラｍｉｓ・ｆｅｔの製造方法 |
-
1987
- 1987-03-12 JP JP62057764A patent/JP2590863B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7037788B2 (en) | 2000-05-30 | 2006-05-02 | Denso Corporation | Manufacturing method of semiconductor device |
| CN110137255A (zh) * | 2018-02-02 | 2019-08-16 | 株式会社东芝 | 半导体装置 |
| CN110137255B (zh) * | 2018-02-02 | 2022-10-04 | 株式会社东芝 | 半导体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63224260A (ja) | 1988-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |