JPS63224260A - 導電変調型ｍｏｓｆｅｔ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 （産業上の利用分野） この発明は電力用スイッチング素子として用いる導電変
調型ＭＯＳＦＥＴに関するものである。

（従来の技術） 近年、高耐圧と低オン抵抗を両立させることができる導
電変調型ＭＯＳＦＥＴが開発されている。

この素子はＤＳＡ法（［）ｉｆｆｕｓｉｏｎ　　３ｅ−
Ｉ　ｆ　−Ａ　ｌ　ｉ　ｑｎ）によりソース及びチャネ
ル領域を形成し、ドレイン領域にソース領域とは逆の導
電型層を設けることにより高抵抗層に導電変調を起こさ
せてオン抵抗を下げるようにしたものである。

即ち、第６図に示すように、ｐ型５ｉ基板１上の低不純
物濃度のｎ−型層２に同じ窓から２種類の不純物を拡散
しくＤＳＡ法により）、同ｎ−型層２の表面にｐ型ベー
ス層３とｎ＋ソース層４を形成するとともに、チャネル
領域５上にゲート絶縁膜６を介してゲート電極７を形成
し、さらに、ｎ＋ソース層４上にｐ型ベース層３を同時
にコンタクトするためのソース電極８を形成したもので
ある。

そして、電子電流かｎ　ソース層４からチャネル領域５
を通ってｎ−型層２に注入されるとともに、ｐ型３ｉ基
板１からｎ−型層２に正孔注入が行なわれ、この結果、
ｎ−型層２には長釘のギヤリア蓄積による導電変調が起
こる。このｎ−型層２に注入された正孔電流は第６図中
破線９で示す経路にて、即ち、ベース領域におけるｎ＋
ソース層４との接合部分に沿ってソース電極８に扱ける
。

しかし、この素子は内部に寄生サイリスタを有しており
ドレイン電流が大きくなると、この寄生サイリスタがタ
ーンオンし、ラッチアップ現象が生じるという問題点が
めった。

これは、ゲート・ソース間の電位差を零とすれば素子は
ターンオフするが、素子に流れる電流密度が大きくなる
と前記正孔電流の経路９での電圧降下ｖｂが大きくなる
（例えば、Ｖｂ＞０．７Ｖ）。そして、ｐ型ベース層３
とｎ＋ソース層４の間の接合が順バイアスされるように
なると、サイリスタ動作しゲート・ソース間バイアスを
零にしても素子がオフしなくなる。

この問題点を解決するために種々の提案がされている。

例えば、特開昭６０−１９６９７４号公報にて示されて
いるようにソース領域直下に高濃度の不純物層を設ける
ことにより同電流経路９での電圧降下を小さくする（抵
抗を下げる）等の対策が講じられていた。

（発明が解決しようとする問題点〉 しかし、上記のような対策ではソース領域の直下の電圧
降下を小さくすることができるが、正孔電流経路９の全
範囲では電圧降下を小さくすることができず、それには
自ずと限界があった。

又、Ｄ’ＳＡ法を使用する限り素子内のユニットの微細
化によるユニット数を多くすること（ユニットの高密度
化）には限界があった。即ち、ＤＳＡ法による二重拡散
の際にその窓が小さくなると窓の開口部における不純物
濃度に比べ開口部周辺の横方向の拡散による不純物濃度
が低くなり正孔電流経路における抵抗が大きくなるため
ユニットの高密度化を行なう上で障害となっていた。

この発明の目的は、ＤＳＡ法を用いずにソース及びチャ
ネル領域の構造を縦型とし、素子内のユニットの微細に
よりユニット素子数を多くするとともに、電圧降下を小
ざくすることによりラッチアップを防止することができ
る導電変調型ＭＯＳＦＥＴを提供することにある。

発明の構成 （問題点を解決するための手段） この発明は上記目的を達成するためになされたものであ
って、第１導電型の基板と、この基板上に形成された低
不純物濃度の第２導電型の半導体層と、この半導体層の
表面に形成された第１導電型のベース層と、このベース
層の上に形成された第２導電型のソース層とを有する導
電変調型ＭＯＳＦＥＴにおいて、表面に２種類の溝を形
成し、その一方の溝にゲート絶縁物を介してゲート電極
材料を埋め込むとともに、他方の溝にソース電極材料を
埋め込み、グー１〜電極、ゲート絶縁物、チャネル領域
及びソース電極を前記表面に対して直交する方向に形成
した導電変調型ＭＯ３Ｆ　Ｅ　Ｔをその要旨とするもの
である。

（作用） 上記構成によりＤＳＡ法を使用することなくソース及び
チャネル領域の構造を縦型とし、導電変調による正孔電
流は表面に対して直交する方向に形成したグー１〜電極
とソース電極の間を直線的に流れる。その結果、この直
線的電流経路にあける電圧降下を小さくするための種々
の対策を講じることができることとなる。

（実施例） 以下、この発明を具体化した一実施例を図面に従って説
明する。

第１図はこの発明の導電型ＭＯ８ＦＥＴの断面図を示し
、ｐ型基板１１上には低不純物濃度のｎ−半導体層１２
が形成されている。このｎ−半導体層１２の表面にはｐ
−ベース層１３が、又聞ベース層１３上にｎ　ソース層
１４が形成されている。この半導体基板には所定間隔を
おいて垂直方向に２種類の溝（ゲート溝１５及びソース
溝１６）がｎ−半導体層１２内まで延設され、そのゲー
ト溝１５にはゲート絶縁膜１７を介してゲート電極１８
が埋め込まれている。又、前記ソース溝１６にはソース
電極１９が埋め込まれるとともに、このソース電極１９
を埋め込んだ溝１６の周辺部には高不純物濃度ｐ＋層２
０が形成されている。この高不純物濃度ｐ　層２０によ
りソース電極１９の近傍のベース領域には超高濃度ベー
ス層（図中、ｐ　　で小す〉２１が、又、ソース領域に
は低濃度ｎ一層２２が形成される。

前記ソース電極１９とゲート電極１８とは層間絶縁層２
３にて電気的に絶縁されていて、この層間絶縁層２３及
び前記ゲート絶縁膜１７はゲート溝１５とソース溝１６
の間のｎ　ソース層１４上面においてその中間位置まで
覆い、ソース電極１９はソース領域における低濃度ｎ一
層２２上面を含むソース層上面とコンタクトしている。

又、前記ｐ型基板１１の裏面にはドレイン電極２４が形
成されている。

このようにゲート電極１８とゲート絶縁膜１７とを縦方
向（半導体表面に対して垂直）に形成することにより、
同じく表面に対し垂直なチャネル領域２５が形成されゲ
ート電極１８、ゲート絶縁膜１７、チャネル領域２５及
びソース電極１９がそれぞれ平行に、かつ表面に対して
直交する方向に延設した構造となる。よって、ソース電
極１９とゲート電極１８を縦方向に対向させることによ
りｐ−ベース層１３においてソース電極１９とゲート電
極１８とが直線的に配置されることになる。

次に、このように構成した導電変調型ＭＯ８ＦＥＴの動
作について説明すると、グー１〜電極１８にターンオン
電圧以上の電圧を印加すると、ｎ＋ソース層１４からチ
ャネル領域２５を経由してｎ−半導体層１２へ電子電流
が流れる。これに対してｐ型基板１１からｎ−半導体層
１２への正孔注入が起こり、その結果、ｎ−半導体層１
２には導電変調が起こる。そして、ｎ−半導体層１２に
注入された正孔電流は第１図中破線で示す直線的な電流
経路２６でｐ−ベース層１３を通りソース電極１９に後
ける。

この際、チャネル領域２５を形成するのに必要な低濃度
ｐ−ベース層１３において超高濃度ベース層２１が形成
されているので、第１図中Ａ−へ一における不純物濃度
及び抵抗率の分布状態を示す第２図のようにベース層１
３内の横方向抵抗を低減させることができる。

このように本実施例においては、ＤＳＡ法を用いずにソ
ース及びチャネル領域の構造を縦型とし、ベース領域に
直線的な正孔電流の経路２６を形成させｐ＋ベース層１
３内の横方向抵抗を低減させることができる。この低抵
抗化により同ベース層内での電圧降下ｖｂを小さく（例
えば、ｖｂ≦０．７Ｖ）することができ、ｎ＋ソース層
１４とｐ−ベース層１３が順バイアスされないためラッ
チアップ現象の発生を防止することができる。

又、ＤＳＡ法を使用しないことから素子内のユニットの
微細によりユニット素子数を多くすることができる。

尚、この発明は上記実施例に限定されるものでなく、以
下のように実施してもよい。

（イ）第３図に示すように、眉間絶縁層２３及びゲート
絶縁膜１７をソース溝１６の開口部を除く全ソース層１
４上面を覆うように形成させる。即ち、前記実施例では
ソース層１４上面にグー１〜絶縁膜１７の覆わない部分
を設は電子電流がソース層１４上部のソース電極１９か
らソース層１４及びチャネル領域２５を通して流れるが
、低濃度ｎ一層２２の上面を覆ったゲート絶縁膜１７に
よりソース層１４の横方向（低濃度ｎ一層２２を通して
）に電子電流を流すようにする。このようにすることに
より、ゲート電極１８とソース電極１９との間のソース
領域の横方向抵抗は、第３図中Ｂ−Ｂ′における不純物
′ａ度及び抵抗率の分布状態を示す第４図のようになる
。

従って、ソース電極１９の近傍のソース領域において、
第３図中破線で示す電子電流の横方向の経路２７が形成
され電圧降下ＶＣが生じる。そして、前記ベース領域（
正孔電流経路２６）での電圧降下ｖｂとソース領域（電
子電流経路２７〉での電圧降下Ｖｃによりソースとベー
スに印加される実効的電圧は両者の差（＝Ｖｂ−Ｖｃ）
　、即ち相殺された値となり、上記実施例のＭＯＳＦＥ
Ｔよりも更にラッチアップ現象の発生を防止することが
できることとなる。

（ロ）第５図に示すように、ｐ−ベース層１３の中に単
結晶導電体２８（例えば、ＭＯ３！２等〉をエピタキシ
ャル成長させた後に同導電体２８を埋め込む。そして、
この導電体２８とソース電極１９を接続させる。よって
、ｎ＋ソース層１４の直下のｐ−ベース層１３内の横方
向の電気抵抗を低減させることにより電圧降下ｖｂを小
さくし、ラッチアップの発生を防止することができる。

（ハ）上記各実施例においてはソース電極１９をｐ−ベ
ース層１３より深く延設しその周辺部には高不純物濃度
ｐ＋Ｆ５２０＠設けたが、ソース溝１６及びソース電極
１つの下端部をｐ−ベース層１３内までにして実施して
もよい。この場合、コンタクト及び耐圧のための高不純
物濃度１）　　層２０の形成が不要となる。

（ニ）上記実施例では第１導電型をｎ型とし第２導電型
をｎ型としたが逆にして実施してもよい。

発明の効果 以上詳述したように、この発明はＤＳＡ法を用いずにソ
ース及びチャネル領域の構造を縦型とし、ユニットの微
細によりユニツ１〜素子数を多くすることができるとと
もに正孔電流の経路を直線的にすることにより電圧降下
を小さくしラッチアップを防止することができる優れた
効果を発揮する。

【図面の簡単な説明】

第１図はこの発明を具体化した導電変調型ＭＯＳＦＥＴ
の断面図、第２は第１図におけるＡ−Ａ’ゝ断面におけ
る不純物濃度及び抵抗率を示す図、第３図は別例の導電
変調型ＭＯ８ＦＥＴの断面図、第４図は第３図における
Ｂ−Ｂ−断面における不純物濃度及び抵抗率を示す図、
第５図は他の別例を示す導電変調型ＭＯＳＦＥＴの断面
図、第６図は従来の導電変調型ＭＯＳＦＥＴの断面図で
ある。 １１はｎ型基板、１２はｎ−半導体屑、１３はｐ−ベー
ス層、１４はｎ＋ソース層、１５はゲート溝、１６はソ
ース溝、１７はゲース絶縁膜、１８はゲート電極、１９
はソース電極、２０は高不純物濃度ｐ＋層、２１は超高
濃度ベース層、２２は低濃度ｎ一層、２５はチャネル領
域、２８は単結晶導電体である。 特許出願人　　　　　日本電装　株式会社代　理　人　
　　　　弁理士　　恩１）博宣第１図 第２図 第４図 。　　５　第３図 第５図 第６図 手粘Ｖ字ｉ書１正τ訂（ブｙテ、０ 昭和６２年　６月　２日 １、事件の表示 昭和６２イＦ’ｉ’！ｅｆＷｒＭｓ　０５７７６４　号
２、発明の名称 導電変調型ＭＯＳＦＥＴ ３、補正をする者 事件との関係：　特許出願人 住所　　愛知ル１浴１ｔＪ１１ｒ！Ｍ１丁目１番地氏名
　　　４２６　日本電装　株式会社（名　称）　　　代
表者　田中　太部 ４、代理人

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の基板と、この基板上に形成された低不
   純物濃度の第２導電型の半導体層と、この半導体層の表
   面に形成された第１導電型のベース層と、このベース層
   の上に形成された第２導電型のソース層とを有する導電
   変調型ＭＯＳＦＥＴにおいて、 表面に２種類の溝を形成し、その一方の溝にゲート絶縁
   物を介してゲート電極材料を埋め込むとともに、他方の
   溝にソース電極材料を埋め込み、ゲート電極、ゲート絶
   縁物、チャネル領域及びソース電極を前記表面に対して
   直交する方向に形成したことを特徴とする導電変調型Ｍ
   ＯＳＦＥＴ。 ２、ベース層のソース電極の周辺部は第１導電型の高不
   純物濃度層で形成したものである特許請求の範囲第１項
   に記載の導電変調型ＭＯＳＦＥＴ。 ３、ベース層のソース電極の周辺部は第１導電型の高不
   純物濃度層で形成するとともに、ソース層のソース電極
   の周辺部は第２導電型の低不純物濃度層で形成したもの
   である特許請求の範囲第１項に記載の導電変調型ＭＯＳ
   ＦＥＴ。 ４、ソース電極はベース層内に埋め込んだ単結晶導電物
   と接続したものである特許請求の範囲第１項に記載の導
   電変調型ＭＯＳＦＥＴ。