JPS61171162A - バイポーラｍｉｓ・ｆｅｔの製造方法 - Google Patents
バイポーラｍｉｓ・ｆｅｔの製造方法Info
- Publication number
- JPS61171162A JPS61171162A JP1292185A JP1292185A JPS61171162A JP S61171162 A JPS61171162 A JP S61171162A JP 1292185 A JP1292185 A JP 1292185A JP 1292185 A JP1292185 A JP 1292185A JP S61171162 A JPS61171162 A JP S61171162A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor substrate
- groove
- substrate
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000000758 substrate Substances 0.000 title claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 title claims description 23
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims abstract description 22
- 150000002500 ions Chemical class 0.000 abstract description 5
- 238000009413 insulation Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 2
- 229910021364 Al-Si alloy Inorganic materials 0.000 abstract 1
- 238000010276 construction Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 69
- 230000000694 effects Effects 0.000 description 7
- 239000000969 carrier Substances 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置に使用する半導体基板の製造方
法に関し、特にバイポーラＭＩＳ （絶縁ゲート型）・
ＦＥＴに使用するのに好適な半導体基板の製造方法に関
する。
法に関し、特にバイポーラＭＩＳ （絶縁ゲート型）・
ＦＥＴに使用するのに好適な半導体基板の製造方法に関
する。
従来の縦型のＭｉｓ−ＦＥＴでは、キャリヤ（電子又は
正孔のいずれか片側）はソース領域からゲート電圧の制
御によって形成されるチャンネル部分を通過してドレイ
ン領域に流入するのであるが、従来のものより電流密度
が高く、伝達コンダクタンスの大きいＭＩＳ−ＦＥＴの
出現が望まれていた。
正孔のいずれか片側）はソース領域からゲート電圧の制
御によって形成されるチャンネル部分を通過してドレイ
ン領域に流入するのであるが、従来のものより電流密度
が高く、伝達コンダクタンスの大きいＭＩＳ−ＦＥＴの
出現が望まれていた。
この要望に応じて、電子および正孔の両方をキャリヤと
して利用し、伝達コンダクタンスの向上をはかるために
、バイポーラ縦型ＭＩＳ−ＦＥＴを開発した。このバイ
ポーラ縦型ＭＩＳ−ＦＥＴの一例の概略断面図である第
１図に基ずいて以下に説明する。（この例はｎ−チャン
ネル型である第１図において、１はソース電極、２はド
レイン電極、３はゲート絶縁膜、４はゲート電極、５は
Ｎ′″層（Ｎ型半導体高濃度不純物層）、６は絶縁層、
７はＰ層（Ｐ型半導体層）、８はＮ一層（Ｎ型半導体低
濃度不純物層）、９はＮ層（Ｎ型半導体層）、ｌＯは２
１層（Ｐ型半導体高濃度不純物層）である。
して利用し、伝達コンダクタンスの向上をはかるために
、バイポーラ縦型ＭＩＳ−ＦＥＴを開発した。このバイ
ポーラ縦型ＭＩＳ−ＦＥＴの一例の概略断面図である第
１図に基ずいて以下に説明する。（この例はｎ−チャン
ネル型である第１図において、１はソース電極、２はド
レイン電極、３はゲート絶縁膜、４はゲート電極、５は
Ｎ′″層（Ｎ型半導体高濃度不純物層）、６は絶縁層、
７はＰ層（Ｐ型半導体層）、８はＮ一層（Ｎ型半導体低
濃度不純物層）、９はＮ層（Ｎ型半導体層）、ｌＯは２
１層（Ｐ型半導体高濃度不純物層）である。
このＭＩＳ−ＦＥＴの制御動作は次のように行ねれる。
ソース電極１およびドレイン電極２間に駆動用の電圧を
印加し、ゲート電極４に制御電圧を附勢してゲート絶縁
膜３近傍の２層７領域にチャンネルを形成すると、Ｎ′
″層５内の多数キャリアである電子と２０層１０内の多
数キャリアであ Ｊる正孔とが径路１１を通っ
て流れ、制御信号電圧が消勢されるとチャンネルが消滅
して電流が流れなくなる。このようにこのＭＩＳ−ＦＥ
Ｔでは電子と正孔の両方のキャリアを利用するバイポー
ラ型となっているため従前のユニポーラＭＩＳ−ＦＥＴ
よりも電流密度が高く伝達コンダクタンスを向上させる
ことができる。
印加し、ゲート電極４に制御電圧を附勢してゲート絶縁
膜３近傍の２層７領域にチャンネルを形成すると、Ｎ′
″層５内の多数キャリアである電子と２０層１０内の多
数キャリアであ Ｊる正孔とが径路１１を通っ
て流れ、制御信号電圧が消勢されるとチャンネルが消滅
して電流が流れなくなる。このようにこのＭＩＳ−ＦＥ
Ｔでは電子と正孔の両方のキャリアを利用するバイポー
ラ型となっているため従前のユニポーラＭＩＳ−ＦＥＴ
よりも電流密度が高く伝達コンダクタンスを向上させる
ことができる。
しかしながら、この構成においても径路１１以外の径路
１２を流れるリーク電流は伝達コンダクタンスの低下を
招くとともに、Ｎ０層５．Ｐ層７、Ｎ一層８． Ｎ層９
．および２０層１ｏで形成される寄生サイリスタを導通
させラッチアップ現象を招（という問題のあることがわ
かった。
１２を流れるリーク電流は伝達コンダクタンスの低下を
招くとともに、Ｎ０層５．Ｐ層７、Ｎ一層８． Ｎ層９
．および２０層１ｏで形成される寄生サイリスタを導通
させラッチアップ現象を招（という問題のあることがわ
かった。
この発明は上述の問題を解消すべく、伝達コンダクタン
スを高め、寄生サイリスタのラッチアップ現象を効果的
に阻止できる半導体装置の作成を実現する半導体基板の
製造方法を提供することを目的とする。
スを高め、寄生サイリスタのラッチアップ現象を効果的
に阻止できる半導体装置の作成を実現する半導体基板の
製造方法を提供することを目的とする。
前述の目的を達成するためのこの発明の要旨とするとこ
ろは、表面側に凹溝を有する構造の半導体基板の製造方
法において、前記凹溝の表面側側面には前記基板とは逆
の導電型半導体高濃度不純物層が形成されるとともに底
面側内面には前記半導体基板層が露出形成される工程を
含むことを特徴とする半導体基板の製造方法であり、こ
の第１の発明の工程に加えて、前記基板表面に、前記高
濃度不純物層と接続される基板とは逆の導電型半導体高
濃度不純物層をさらに形成する工程とを含むことを特徴
とする半導体基板の製造方法であり、さらには先の第１
の発明の工程に加えて、前記基板表面に、前記高濃度不
純物層と接続される前記基板とは逆の導電型半導体高濃
度不純物層をさらに形成するとともに前記両耳濃度不純
物層下面側に接続しかつ前記凹溝とは接しない前記基板
と同じ導電型半導体高濃度不純物層を形成する工程とを
含むことを特徴とする半導体基板の製造方法である。
ろは、表面側に凹溝を有する構造の半導体基板の製造方
法において、前記凹溝の表面側側面には前記基板とは逆
の導電型半導体高濃度不純物層が形成されるとともに底
面側内面には前記半導体基板層が露出形成される工程を
含むことを特徴とする半導体基板の製造方法であり、こ
の第１の発明の工程に加えて、前記基板表面に、前記高
濃度不純物層と接続される基板とは逆の導電型半導体高
濃度不純物層をさらに形成する工程とを含むことを特徴
とする半導体基板の製造方法であり、さらには先の第１
の発明の工程に加えて、前記基板表面に、前記高濃度不
純物層と接続される前記基板とは逆の導電型半導体高濃
度不純物層をさらに形成するとともに前記両耳濃度不純
物層下面側に接続しかつ前記凹溝とは接しない前記基板
と同じ導電型半導体高濃度不純物層を形成する工程とを
含むことを特徴とする半導体基板の製造方法である。
この発明方法で製造される半導体基板を使って半導体装
置を作る場合には、凹溝の表面側側面に設けられた半導
体基板（例えばＰ型）層の厚み方向に伸延突出した基板
とは逆の導電型半導体高濃度不純物層（例えばＮ０層）
をソース領域として利用し、凹溝の底面側内面に露出形
成された半導体基板の近傍をチャンネル形成する領域と
して利用すれば電流はＮ９層の先端部分だけに集中する
ので所望の効果を奏する半導体装置を実現できる次に、
この発明方法の一実施例を利用する半導体基板の加工製
造を、発明の要部工程を中心として説明した第２図、第
３図および第４図に即して以下に詳述する。
置を作る場合には、凹溝の表面側側面に設けられた半導
体基板（例えばＰ型）層の厚み方向に伸延突出した基板
とは逆の導電型半導体高濃度不純物層（例えばＮ０層）
をソース領域として利用し、凹溝の底面側内面に露出形
成された半導体基板の近傍をチャンネル形成する領域と
して利用すれば電流はＮ９層の先端部分だけに集中する
ので所望の効果を奏する半導体装置を実現できる次に、
この発明方法の一実施例を利用する半導体基板の加工製
造を、発明の要部工程を中心として説明した第２図、第
３図および第４図に即して以下に詳述する。
まず、最初にＰ型半導体基板１６の上に絶縁膜１５を形
成したあとに、第２図（ａｌに示すようにフォトリソグ
ラフィ法により絶縁膜１５の一部を除去し窓部１５′を
形成する。そしてこの窓部１５′を通して反応性イオン
エツチング法により窓部１５′の下に矩形状の溝（矩形
状に限らずＵ字形状のような凹溝でもよい）１５“を形
成し、第２図（ｂ）に示すようにこの溝の内面に拡散法
により基板とは逆の導電型の高濃度のＮ０不純物拡散層
１７を形成する。その後再び反応性イオンエツチング法
により、溝１５“の底部を深窪する。
成したあとに、第２図（ａｌに示すようにフォトリソグ
ラフィ法により絶縁膜１５の一部を除去し窓部１５′を
形成する。そしてこの窓部１５′を通して反応性イオン
エツチング法により窓部１５′の下に矩形状の溝（矩形
状に限らずＵ字形状のような凹溝でもよい）１５“を形
成し、第２図（ｂ）に示すようにこの溝の内面に拡散法
により基板とは逆の導電型の高濃度のＮ０不純物拡散層
１７を形成する。その後再び反応性イオンエツチング法
により、溝１５“の底部を深窪する。
そうすると、第２図（Ｃ）に示すように先の拡散層１７
は、その底部は失われ、結果として深くなった溝１５“
の基板表面側側面に基板とは逆の導電型の高濃度不純物
層のＮ０層５ｂが残置形成され、凹溝の底面側内面には
再びＰ型半導体層面が露出する。
は、その底部は失われ、結果として深くなった溝１５“
の基板表面側側面に基板とは逆の導電型の高濃度不純物
層のＮ０層５ｂが残置形成され、凹溝の底面側内面には
再びＰ型半導体層面が露出する。
次に、第２図（ｄ）に示すようにゲート絶縁膜３のため
の酸化膜を形成しさらにその上に第２図（ｅ）に示すよ
うにゲート電極４用の多結晶シリコン膜をＣＶＤ法で形
成する。そして第２図（ｆ）に示すようにこの多結晶シ
リコン膜の不要部分をエツチングにより除去し、続いて
絶縁層６用のＰＳＧ （Ｐｈｏｓｐｈ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ ）膜１９をその上からＣＶＤ法を
用いて形成する。さらに第り図（ａ）に示すようにＰＳ
Ｇ膜１９および酸化膜の一部を取り除いてイオン注入用
の窓部２０を形成する、＋ｂ−ｃ、：ｏ窓部ヵ、い３・
＜ｂｉａ＞イオ７．８・ Ｊ（ボロン）イオ
ンを同時に注入し、熱拡散する。
の酸化膜を形成しさらにその上に第２図（ｅ）に示すよ
うにゲート電極４用の多結晶シリコン膜をＣＶＤ法で形
成する。そして第２図（ｆ）に示すようにこの多結晶シ
リコン膜の不要部分をエツチングにより除去し、続いて
絶縁層６用のＰＳＧ （Ｐｈｏｓｐｈ ５ｉｌｉｃａ
ｔｅ Ｇｌａｓｓ ）膜１９をその上からＣＶＤ法を
用いて形成する。さらに第り図（ａ）に示すようにＰＳ
Ｇ膜１９および酸化膜の一部を取り除いてイオン注入用
の窓部２０を形成する、＋ｂ−ｃ、：ｏ窓部ヵ、い３・
＜ｂｉａ＞イオ７．８・ Ｊ（ボロン）イオ
ンを同時に注入し、熱拡散する。
このようにふたつの種類のイオンを同時にイオン注入す
ると工程が短縮できて非常に便利である。
ると工程が短縮できて非常に便利である。
両者の拡散係数の違いにより、Ｂ４″イオンはＡｓ９イ
オンよりも深く注入され、その結果第３図中）に示すよ
うにＮ０層５ａが先に形成されたＮ′″層５ｂに接続し
た状態で基板の表面層に形成され、その直下にはＰ″″
層１３が形成される。そしてさらに第３図（Ｃ）に示し
たように、ソース電極１としてＡＩにＳＬを入れたＡｌ
−５層合金層を蒸着する。（なお、Ｎ′″層５ａが凹溝
の基板表面側側面に形成された基板とは逆の導電型半導
体高濃度不純物層に接続される基板とは逆の半導体高濃
度不純物層に相当し、２９層１３が前記の両耳濃度不純
物層下面側に接続しかつ凹溝壁には接しない基板と同じ
導電型半導体高濃度不純物層に相当する。
オンよりも深く注入され、その結果第３図中）に示すよ
うにＮ０層５ａが先に形成されたＮ′″層５ｂに接続し
た状態で基板の表面層に形成され、その直下にはＰ″″
層１３が形成される。そしてさらに第３図（Ｃ）に示し
たように、ソース電極１としてＡＩにＳＬを入れたＡｌ
−５層合金層を蒸着する。（なお、Ｎ′″層５ａが凹溝
の基板表面側側面に形成された基板とは逆の導電型半導
体高濃度不純物層に接続される基板とは逆の半導体高濃
度不純物層に相当し、２９層１３が前記の両耳濃度不純
物層下面側に接続しかつ凹溝壁には接しない基板と同じ
導電型半導体高濃度不純物層に相当する。
そして、最終的には、第４図に概略断面図を示したバイ
ポーラＭｉｓ−ＦＥＴが作られる。
ポーラＭｉｓ−ＦＥＴが作られる。
第４図から明らかなように、Ｎ４″５ａ、５ｂで形成さ
れるソース領域はゲート絶縁膜３に接しつつ深さ方向に
伸延突出している。それと同時にソース領域先端のゲー
ト絶縁膜近傍以外の部分の直下のＰ層領域は、高濃度不
純物の２９層１３になっている。従って動作状態では、
ソース領域を通働きをするとともに、Ｎ′″層５ａ、５
ｂの直下領域は２０層１３があるために抵抗値が低下し
ており、Ｎ０層５ａ、５ｂと２０層１３の接合にかかる
順方向電圧の上昇を防ぐ働きをする。従ってこの構成モ
は伝達コンダクタンスの向上がはかれるとともに寄生サ
イリスタの導通によるラッチアップ現象を阻止すること
ができる。
れるソース領域はゲート絶縁膜３に接しつつ深さ方向に
伸延突出している。それと同時にソース領域先端のゲー
ト絶縁膜近傍以外の部分の直下のＰ層領域は、高濃度不
純物の２９層１３になっている。従って動作状態では、
ソース領域を通働きをするとともに、Ｎ′″層５ａ、５
ｂの直下領域は２０層１３があるために抵抗値が低下し
ており、Ｎ０層５ａ、５ｂと２０層１３の接合にかかる
順方向電圧の上昇を防ぐ働きをする。従ってこの構成モ
は伝達コンダクタンスの向上がはかれるとともに寄生サ
イリスタの導通によるラッチアップ現象を阻止すること
ができる。
なお、上述の第４図の例ではＰ′″層１３が形成されて
いるがこのＰ４″層１３が形成されていなくても先に述
べたＮ０層５ｂの先端への電流の集中傾向でもって所望
とする効果を達成することもでき、またＮ″″層５ａを
設けずＮ′″層５ｂだけでソース領域を形成するように
してもよいことはいうまでもない。
いるがこのＰ４″層１３が形成されていなくても先に述
べたＮ０層５ｂの先端への電流の集中傾向でもって所望
とする効果を達成することもでき、またＮ″″層５ａを
設けずＮ′″層５ｂだけでソース領域を形成するように
してもよいことはいうまでもない。
さらに、上に述べた例でＰ型とＮ型を全く逆にした構成
も同一の効果を奏する。また第２図から第４図の実施例
中では膜層の形成に際し、各種の方法および材料を具体
名を挙げて例示したが、同じ特性を有するもの、同じ作
用をするものであれば実施例に具体名を挙げたものに限
られない。
も同一の効果を奏する。また第２図から第４図の実施例
中では膜層の形成に際し、各種の方法および材料を具体
名を挙げて例示したが、同じ特性を有するもの、同じ作
用をするものであれば実施例に具体名を挙げたものに限
られない。
以上詳述したように、この発明は半導体基板の凹溝の表
面側側面には基板とは逆の導電型半導体高濃度不純物層
を形成するとともに底面側内面には半導体基板層が露出
形成する工程を含む半導体基板の製造方法により、従前
に比べて伝達コンダクタンスの向上、寄生サイリスタの
導通によるラッチアップの防止の効果のある半導体装置
を実現できるためこの発明方法を実用に供した場合の効
果は極めて大きい。
面側側面には基板とは逆の導電型半導体高濃度不純物層
を形成するとともに底面側内面には半導体基板層が露出
形成する工程を含む半導体基板の製造方法により、従前
に比べて伝達コンダクタンスの向上、寄生サイリスタの
導通によるラッチアップの防止の効果のある半導体装置
を実現できるためこの発明方法を実用に供した場合の効
果は極めて大きい。
なお、第５図には、第１図に図示した形のバイポーラＭ
ＩＳ−ＦＥＴの構成例のソース領域であるＮ４層５の真
下にＰ４″層１３を設けただけのものである。この発明
を用いたときほどではないがこの第５図の構成（図面の
下部の詳細構造は省略しであるが第１図と同様の構造で
ある）のバイポーラＭＩＳ−ＦＥＴもＮ＋膜層・２０層
１３の間の接合にかかる順方向電圧の上昇を抑止する働
きはあるため、第１図のＭＩＳ−ＦＥＴと比較した場合
には一定のラッチアップ防止効果を奏する。
ＩＳ−ＦＥＴの構成例のソース領域であるＮ４層５の真
下にＰ４″層１３を設けただけのものである。この発明
を用いたときほどではないがこの第５図の構成（図面の
下部の詳細構造は省略しであるが第１図と同様の構造で
ある）のバイポーラＭＩＳ−ＦＥＴもＮ＋膜層・２０層
１３の間の接合にかかる順方向電圧の上昇を抑止する働
きはあるため、第１図のＭＩＳ−ＦＥＴと比較した場合
には一定のラッチアップ防止効果を奏する。
第１図は、バイポーラ縦型ＭＩＳ−ＦＥＴの一例の概略
断面図、第２図、第３図および第４図はこの発明方法の
一実施例を利用する半導体基板の加工製造を発明の要部
工程を中心に説明した図、第５図はバイポーラ縦型Ｍｉ
ｓ−ＦＥＴの他の− ゛例概略断面図である。 １・・・ソース電極 ２・・・ドレイン電極 ３・・・
ゲート絶縁１１ｉ ４・・・ゲート電極 ５．５ａ、
５ｂ・・・Ｎ０層 ６・・・絶縁層 ７・・・２層 ８
・・・Ｎ一層 ９・・・Ｎ層 １０．１３・・・２０層
１６・・・Ｐ型半導体基板代理人 弁理士 松 本
武 彦 第１図 Ｊ ４１１ １２ ２第２図 （ａ） （ｄ） （ｆ） 第３閃 ＣＣ） 第４図 ｉｓ図 ］領萌体甫正書（自発 １、事件の表示 例６０年特霞蕗０１２９２１号 ３、補正をする者 羽生との酬系 特許出願人 任 所 大阪府門真市大字門真１０４８番地名
称（５８３）松下電工株式会社 代表者 （ｔＪＩｍ役藤井貞 夫 ４、代理人 ／１イ′：、ｒ’ｐ％−・−１゛ ６、補正の対象 明細書 ７、補正の内容 （１） 明細書第３頁第１３行に「片側」とあるを、
「片方」と訂正する。 （２）明細書第４頁第３行に「−例の」とあるを、「−
例を」と訂正する。 （３）明細書第４頁第３行に「基すいて」とあるを、「
基づいて」と訂正する。 （４）明細書第５頁第１５行に「作成」とあるを、「作
製」と訂正する。 （５）明細書第８頁第１５行にｒ Ｐｈｏｓｐｈ Ｊと
あるを、ｒＰｈｏｓｐｈｏ Ｊと訂正する。 （６）明細書第９頁第４行に「注入」とあるを、「拡散
」と訂正する。
断面図、第２図、第３図および第４図はこの発明方法の
一実施例を利用する半導体基板の加工製造を発明の要部
工程を中心に説明した図、第５図はバイポーラ縦型Ｍｉ
ｓ−ＦＥＴの他の− ゛例概略断面図である。 １・・・ソース電極 ２・・・ドレイン電極 ３・・・
ゲート絶縁１１ｉ ４・・・ゲート電極 ５．５ａ、
５ｂ・・・Ｎ０層 ６・・・絶縁層 ７・・・２層 ８
・・・Ｎ一層 ９・・・Ｎ層 １０．１３・・・２０層
１６・・・Ｐ型半導体基板代理人 弁理士 松 本
武 彦 第１図 Ｊ ４１１ １２ ２第２図 （ａ） （ｄ） （ｆ） 第３閃 ＣＣ） 第４図 ｉｓ図 ］領萌体甫正書（自発 １、事件の表示 例６０年特霞蕗０１２９２１号 ３、補正をする者 羽生との酬系 特許出願人 任 所 大阪府門真市大字門真１０４８番地名
称（５８３）松下電工株式会社 代表者 （ｔＪＩｍ役藤井貞 夫 ４、代理人 ／１イ′：、ｒ’ｐ％−・−１゛ ６、補正の対象 明細書 ７、補正の内容 （１） 明細書第３頁第１３行に「片側」とあるを、
「片方」と訂正する。 （２）明細書第４頁第３行に「−例の」とあるを、「−
例を」と訂正する。 （３）明細書第４頁第３行に「基すいて」とあるを、「
基づいて」と訂正する。 （４）明細書第５頁第１５行に「作成」とあるを、「作
製」と訂正する。 （５）明細書第８頁第１５行にｒ Ｐｈｏｓｐｈ Ｊと
あるを、ｒＰｈｏｓｐｈｏ Ｊと訂正する。 （６）明細書第９頁第４行に「注入」とあるを、「拡散
」と訂正する。
Claims (6)
- （１）表面側に凹溝を有する構造の半導体基板の製造方
法において、前記凹溝の表面側側面には前記基板とは逆
の導電型半導体高濃度不純物層が形成されるとともに底
面側内面には前記半導体基板層が露出形成される工程を
含むことを特徴とする半導体基板の製造方法。 - （２）半導体基板層が露出形成された凹溝は、逆導電型
高濃度不純物層が内面に形成された溝の底部をさらに深
穿して設けるようにしたことを特徴とする特許請求の範
囲第１項記載の半導体の製造方法。 - （３）表面側に凹溝を有する構造の半導体基板の製造方
法において、前記凹溝の表面側側面には前記基板とは逆
の導電型半導体高濃度不純物層が形成されるとともに底
面側内面には前記半導体基板層が露出形成される工程と
、前記基板表面に、前記高濃度不純物層と接続される基
板とは逆の導電型半導体高濃度不純物層をさらに形成す
る工程とを含むことを特徴とする半導体基板の製造方法
。 - （４）半導体基板層が露出形成された凹溝は、逆導電型
高濃度不純物層が内面に形成された溝の底部をさらに深
穿して設けるようにしたことを特徴とする特許請求の範
囲第３項記載の半導体基板の製造方法。 - （５）表面側に凹溝を有する構造の半導体基板の製造方
法において、前記凹溝の表面側側面には前記基板とは逆
の導電型半導体高濃度不純物層が形成されるとともに底
面側内面には前記半導体基板層が露出形成される工程と
、前記基板表面に、前記高濃度不純物層と接続される前
記基板とは逆の導電型半導体高濃度不純物層をさらに形
成するとともに前記両高濃度不純物層下面側に接続しか
つ前記凹溝壁とは接しない前記基板と同じ導電型半導体
高濃度不純物層を形成する工程とを含むことを特徴とす
る半導体基板の製造方法。 - （６）半導体基板層が露出形成された凹溝は、逆導電型
高濃度不純物層が内面に形成された溝の底部をさらに深
穿して設けるようにしたことを特徴とする特許請求の範
囲第５項記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292185A JPS61171162A (ja) | 1985-01-25 | 1985-01-25 | バイポーラｍｉｓ・ｆｅｔの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292185A JPS61171162A (ja) | 1985-01-25 | 1985-01-25 | バイポーラｍｉｓ・ｆｅｔの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61171162A true JPS61171162A (ja) | 1986-08-01 |
| JPH0516661B2 JPH0516661B2 (ja) | 1993-03-05 |
Family
ID=11818795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292185A Granted JPS61171162A (ja) | 1985-01-25 | 1985-01-25 | バイポーラｍｉｓ・ｆｅｔの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61171162A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型ｍｏｓｆｅｔ |
| US5057443A (en) * | 1988-06-29 | 1991-10-15 | Texas Instruments Incorporated | Method for fabricating a trench bipolar transistor |
| JPH04251983A (ja) * | 1991-01-09 | 1992-09-08 | Toshiba Corp | 半導体装置 |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638835A (en) * | 1979-09-07 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
-
1985
- 1985-01-25 JP JP1292185A patent/JPS61171162A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5638835A (en) * | 1979-09-07 | 1981-04-14 | Matsushita Electric Ind Co Ltd | Manufacture of semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63224260A (ja) * | 1987-03-12 | 1988-09-19 | Nippon Denso Co Ltd | 導電変調型ｍｏｓｆｅｔ |
| US5057443A (en) * | 1988-06-29 | 1991-10-15 | Texas Instruments Incorporated | Method for fabricating a trench bipolar transistor |
| JPH04251983A (ja) * | 1991-01-09 | 1992-09-08 | Toshiba Corp | 半導体装置 |
| JP2003017699A (ja) * | 2001-06-29 | 2003-01-17 | Toshiba Corp | 半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0516661B2 (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4620211A (en) | Method of reducing the current gain of an inherent bipolar transistor in an insulated-gate semiconductor device and resulting devices | |
| US4697199A (en) | Semiconductor protection device having a bipolar transistor and an auxiliary field effect transistor | |
| US4985743A (en) | Insulated gate bipolar transistor | |
| JPH0690009A (ja) | 半導体装置 | |
| KR930002594B1 (ko) | 반도체장치의 제조방법 | |
| US6448588B2 (en) | Insulated gate bipolar transistor having high breakdown voltage in reverse blocking mode | |
| US4003071A (en) | Method of manufacturing an insulated gate field effect transistor | |
| JPS61171162A (ja) | バイポーラｍｉｓ・ｆｅｔの製造方法 | |
| JPH07142718A (ja) | 非対称ｌｄｄ接合薄膜トランジスタ | |
| US20030006467A1 (en) | Lateral MOS power transistor | |
| JPH0465549B2 (ja) | ||
| JPS5950562A (ja) | 半導体装置 | |
| JPH04125972A (ja) | Ｍｏｓ型半導体素子の製造方法 | |
| JP2508218B2 (ja) | 相補型ｍｉｓ集積回路 | |
| JPH02305443A (ja) | 半導体装置の製造方法 | |
| JPS5821866A (ja) | 半導体装置 | |
| JPS5868979A (ja) | 半導体装置 | |
| JP3149513B2 (ja) | 半導体装置 | |
| JPS58157169A (ja) | 半導体装置 | |
| JPS61107759A (ja) | 相補型半導体装置 | |
| JPS60173869A (ja) | 半導体集積回路装置 | |
| JPS59214263A (ja) | 二重拡散形絶縁ゲ−ト電界効果トランジスタ | |
| JPH01305565A (ja) | トランジスタ | |
| JPS6151929A (ja) | プレ−ナ型半導体装置 | |
| JPH0590572A (ja) | 半導体装置 |