JPH0590572A

JPH0590572A - 半導体装置

Info

Publication number: JPH0590572A
Application number: JP3251716A
Authority: JP
Inventors: Toshiyuki Terada; 俊幸寺田; Masami Aoki; 正身青木
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】本発明は、反対導電型層をチャネルの下部に埋
め込んだＧａＡｓＭＥＳＦＥＴのゲート逆方向耐圧の向
上、およびゲートフリンジング容量の低減による動作速
度の向上を目的とする。【構成】チャネルの下部にのみｐ型埋め込み層が形成さ
れ、チャネルと高濃度ｎ＋層を接続する部分の下にはｐ
型埋め込み層が存在しない構造とする。【効果】チャネル−高濃度ｎ＋層間接続部分の低濃度化
が可能となるため、ゲート−ドレイン間逆方向耐圧が向
上すると共に、ゲートのフリンジング容量が低減され、
結果として高速動作が可能となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電界効果トランジスタ
のような半導体装置に関わり、特に、導電層下部に導電
層と反対導電型の不純物層を埋め込んだショットキゲー
ト型電界効果トランジスタに関する。

【０００２】

【従来の技術】半絶縁性のＧａＡｓ基板を用いたショッ
トキ接合ゲート型電界効果トランジスタ（以下ＭＥＳＦ
ＥＴ）は、ＧａＡｓのもつ高い電子移動度のために、シ
リコン基板を用いた集積回路では得られない超高速動作
を可能とするＧａＡｓＩＣ、ＬＳＩの基本素子として注
目されている。

【０００３】ＧａＡｓＭＥＳＦＥＴの性能を向上するに
は、ゲート長を短縮することにより、電流駆動能力（ｇ
ｍ）を向上させるとともにゲート容量を低減することが
本質的である。しかしながら従来の半絶縁性基板上に形
成されたＭＥＳＦＥＴでは、ゲート長の短縮とともに、
チャネル下部のポテンシャルの低下に伴う、いわゆる短
チャネル効果が生じ、短ゲート化を困難にしていた。こ
のため、チャネルの下部に、チャネルとは反対の導電型
不純物層を形成する構造が提案されている（例えば、特
公平２−８４５６）。この例を図９（ａ）に示す。図
は、表面に耐熱性金属からなるゲート電極の形成された
ｎ型導電層（チャネル）と、ゲート電極に自己整合的に
形成されたｎ＋高濃度層が形成され、それらの下部に、
チャネルとは反対導電型であるｐ型導電層が形成されて
いる。この様な構造にすることにより、チェネル下部の
ポテンシャルが上り、より短いゲート長まで短チャネル
効果を抑制できる。

【０００４】さらにＦＥＴの性能を向上させる手段とし
て、図９（ｂ）に示すような、いわゆるＬＤＤ（Lightl
y Doped Drain ）構造が知られている。これは、ゲート
の両脇には比較的低濃度で深さの浅い中間層を設け、深
く高濃度なｎ＋層を所定の距離だけ離して形成するもの
である。この構造とすることにより、さらに短ゲート化
が可能になる。また、ゲートに近接する部分の濃度が通
常のセルフアライン構造に比較して低濃度になるため、
ゲートのフリンジング容量が低減され、より高速な動作
が可能になると同時に、ゲート−ドレイン間のショット
キ接合の逆方向耐圧が改善され、より高電圧条件での動
作が可能になる。

【０００５】しかしながら、チャネル下部に反対導電層
（上記の例ではｐ型層）を埋め込んだ形のＦＥＴでは、
チャネルと埋め込み層の間に形成されるｐｎ接合によっ
て、チャネル側および中間濃度層側にも空乏層が広が
る。このため、ＬＤＤ構造における中間濃度層の不純物
濃度を低く設定してしまうと、ｐｎ接合による空乏層の
広がりで中間濃度層の部分での抵抗が極めて大きくなっ
てしまい、電流駆動能力の低下を招いてしまう。とくに
基板としてＧａＡｓを用いた場合には、ゲート金属以外
の部分は表面準位により電位が固定されており、表面側
からも空乏層が広がるため、例えば図９（ｃ）に示すよ
うに、中間濃度層をチャネルと同一とした場合（すなわ
ちチャネルを延長して使用した場合、いわゆるｎ＋オフ
セット構造）には、チャネル−ｎ＋間接続部分の抵抗の
ほうがチャネルよりも逆に高くなってしまうという問題
がある。以上のような制限から、反対導電層埋め込み型
のＬＤＤ構造ＦＥＴでは、中間濃度層の不純物濃度はチ
ャネルの２〜１０倍に設定されるのが一般的であった。
このため、前述したようなゲートフリンジング容量の低
減、ゲート−ドレイン間逆方向耐圧の向上に関しては期
待されるほどの効果を得られなかった。

【０００６】

【発明が解決しようとする課題】以上述べたように、従
来のＧａＡｓＭＥＳＦＥＴでは、性能を決める要因、す
なわち１．ゲートのフリンジング容量の低減２．ゲート−ドレイン間逆方向耐圧の向上３．ゲート−ソース間直列抵抗の低減の３項目を同時に満足することは困難であった。

【０００７】これらのうち、１．ゲートのフリンジング
容量の低減、特にゲート−ドレイン間の帰還容量の低減
については、ＤＣＦＬ（Direct Coupled FET Logic）回
路など、第一の電界効果トランジスタと第二の電界効果
トランジスタとを直接接続して、前記第一の電界効果ト
ランジスタをインバータのスイッチング素子に用いた集
積回路において、動作速度を決定する重要な因子になっ
ている。本発明は、前記実情に鑑みてなされたもので、
上記３項目を満たし、高性能ＭＥＳＦＥＴを提供するこ
とを目的とする。

【０００８】

【課題を解決するための手段】そこで本発明では、高濃
度ｎ＋層がゲートからの所定の距離離れて形成され、ゲ
ート電極直下のチャネルとして働く動作層の下部にのみ
反対導電型層を有し、ゲート直下の動作層とｎ＋層の間
は動作層と同一の不純物濃度および深さの導電層により
接続され、その下部には反対導電型層が存在しない構造
とする。

【０００９】製造に際しては、従来のＬＤＤ構造ＦＥＴ
の工程中において、従来はチャネル形成よりも高濃度な
イオン注入を行っていた中間濃度層の形成条件を、埋め
込まれている反対濃度層と略同一の深さ分布および濃度
になる条件で行うことにより、反対導電型不純物を補償
する。

【００１０】

【作用】従来のＬＤＤ構造ＦＥＴでは、寄生抵抗低減の
ためにゲートに自己整合的に形成される中間濃度層の濃
度を比較的高くする必要があり、このためゲートのフリ
ンジング容量の増大、ゲート−ドレイン間逆方向耐圧の
低下を招いていたが、本発明によれば、ゲート直下と高
濃度ｎ＋層を接続する導電層の下部には反対導電層が形
成されないため、チャネルと同一の不純物濃度および深
さの導電層であっても寄生抵抗を低減できる。この結
果、ゲート端に接する部分の不純物濃度が、従来のＬＤ
Ｄ構造に比較して１／２〜１／１０に低減され、ゲート
−ドレイン間逆方向耐圧が向上すると共に、ゲートのフ
リンジング容量が低減される。

【００１１】また、このトランジスタは、ＤＣＦＬ回路
など、第一の電界効果トランジスタと第二の電界効果ト
ランジスタとを直接接続して、前記第一の電界効果トラ
ンジスタをインバータのスイッチング素子に用いて集積
回路を形成する際に有効である。すなわち、このＤＣＦ
Ｌ回路のスイッチングＦＥＴの場合、ゲート−ドレイン
間容量は入力−出力間の帰還容量として働くため、これ
を低減することはゲート−ソース間のそれに比べ高速動
作性に対しては２倍程度の寄与があり、その効果は極め
て大きいものとなる。また、製造に関しては、従来のＬ
ＤＤ構造ＦＥＴの工程を変更すること無く、中間濃度層
形成のためのイオン注入条件を変更するだけで実現可能
である。

【００１２】

【実施例】以下、本発明の第１の実施例を図面を参照し
つつ詳細に説明する。図１は、本発明実施例のＧａＡｓ
ＭＥＳＦＥＴの断面構造図である。

【００１３】このＧａＡｓＭＥＳＦＥＴは、ゲート電極
４から所定の距離（本実施例では０．２５μｍ）離れた
位置に、自己整合的に深さ０．３５μｍ、濃度３×１０
¹⁸ｃｍ^-3のｎ＋ソース・ドレイン領域６-1，６-2が形成
され、ゲート電極直下のｎ型動作層（チャネル）２とこ
れらｎ＋層の間はｎ型動作層が延長して電気的に接続さ
れている。ｎ型動作層の下部には、ゲート電極直下の部
分にのみ深さ０．５μｍ、濃度５×１０¹⁶ｃｍ^-3のｐ型
層３が形成され、チャネルとｎ＋領域を接続するｎ型動
作層の下部にはｐ型層は存在していない。

【００１４】このＦＥＴは、チャネル下部にｐ型層が存
在して電子に対するポテンシャル・バリアを形成してい
るため、チャネル内の電子を閉じ込める効果が高く、ま
たｐｎ接合による空乏層がチャネル内にものびるためチ
ャネル厚が薄くなり、電界の２次元効果を抑制するため
に短チャネル効果が抑制される。このため短ゲート化が
可能となり、ゲート容量Ｇｇが低減されるとともに電流
駆動能力ｇｍが向上する。

【００１５】また、ゲート電極とソース・ドレインｎ＋
領域を接続するｎ型動作層の下部にはｐ型層が存在せ
ず、この部分ではｐｎ接合による空乏層がｎ型動作層側
には伸びず、同一のしきい値電圧を与える動作層の形成
条件であっても、従来のｐ埋め込み型ＦＥＴに比較して
ソース、ドレインの直列寄生抵抗を低減できる。

【００１６】ゲート電極の両端に注目すると、従来のＬ
ＤＤ構造ＦＥＴでは中間濃度層の濃度がチャネルの２〜
１０倍であったのに対し、本実施例ではチャネルと同じ
濃度にまで低減されているため、ゲートのフリンジング
容量が低減され、高速動作性を大きく向上させることが
できる。

【００１７】さらに、ゲートのドレイン端の不純物濃度
が大幅に低減されている結果、ゲート・ドレイン間のシ
ョットキ特性、特に逆方向ブレークダウン電圧が大幅に
向上するという効果がある。

【００１８】このようなＧａＡｓＦＥＴを製造する方法
としては、従来のＬＤＤ構造ＦＥＴの製造工程におい
て、中間濃度層の条件が、通常チャネルの２〜１０倍の
濃度になるようなドーズ量と、チャネルと同等かわずか
に深くかつソース・ドレインのｎ＋層よりは浅く形成さ
れる加速電圧に設定しているのに対し、チャネルの下部
に形成されるｐ型層と略同一の不純物分布および不純物
濃度になるようにイオン注入条件を選ぶことにより実現
できる。この製造方法を、図２を用いて説明する。

【００１９】まず、図２（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の表面に、選択的イオン注入法により
ＦＥＴの動作層となるｎ型層２を形成した後、その下部
に、同様に選択イオン注入法によりｐ型埋め込み層３を
形成する。その後、硅化タングステン（ＷＳｉｘ）から
なるゲート金属を膜厚５０００Ａとなるように堆積し、
エッチング加工することによりゲート電極４を形成す
る。この時ｎ層のイオン注入条件は、例えばしきい値電
圧（Ｖth）が０〜＋０．１Ｖ程度のノーマリオフ型Ｆ
ＥＴを得たい場合には、Ｓｉイオンを加速電圧２５Ｋｅ
Ｖ、ドーズ量６〜７×１０¹²ｃｍ^-2程度に設定する。ま
た、例えばＶthが−０．６Ｖ程度のＦＥＴを得たい場合
には、ドーズ量を１．３×１０¹³ｃｍ^-2程度に設定すれ
ば良い。また、ポテンシャル・バリアとしてＰ型層のイ
オン注入条件は、チャネル直下において、(1) チャネル
とのｐｎ接合によりｐ層が完全に空乏化しない、(2) 両
側のｎ＋領域とのｐｎ接合により伸びる空乏層、および
最大のドレイン電圧により伸びる空乏層によってもｐ型
層が空乏化しない、という２つの条件を満たすために、
Ｍｇイオンを加速電圧１８０ＫｅＶ、ドーズ量３×１０
¹²ｃｍ^-2程度に設定する。なお、ゲート長は０．５μｍ
とした。

【００２０】続いてゲート電極をマスクとして、Ｓｉイ
オンを、先に形成したＭｇによるｐ型層を打ち消すよう
に、加速電圧２００ＫｅＶ、ドーズ量３×１０¹²ｃｍ^-2
で注入する。この条件は、ＭｇによるＰ型層と、深さ方
向の不純物分布、不純物濃度共にほぼ等しいものであ
り、その結果ゲート電極で保護されたチャネル直下以外
のｐ型層３´は補償され、電気的にほぼ中性となる。
（図２（ｂ））

【００２１】次に、図２（ｃ）に示すように、プラズマ
ＣＶＤ法など段差被覆性に優れた方法で酸化シリコン膜
を膜厚０．４μｍ程度堆積した後、反応性イオンエッチ
ング（ＲＩＥ）等の異方性エッチングにより垂直方向に
膜厚相当分だけエッチングすることにより、ゲート電極
の側壁にのみ酸化シリコン膜５を残置させる。このとき
側壁に残置する酸化シリコン膜は幅は堆積膜厚で決まる
が、ここでは約０．３μｍである。

【００２２】続いて、図２（ｄ）に示すように、ゲート
電極４および側壁絶縁膜５をマスクして例えば１２０Ｋ
ｅＶ、６×１０¹³ｃｍ^-2の条件でＳｉイオンを注入する
ことにより、ソース領域６-1およびドレイン領域６-2の
ｎ＋層を形成する。

【００２３】そして、図２（ｅ）に示すように、注入し
たイオンの活性化のためのアニールを８００〜９００℃
で行い、最後にＡｕＧｅ合金からなるソース電極７-1お
よびドレイン電極７-2を形成して本発明実施例のＦＥＴ
が完成する。

【００２４】この方法によれば、従来のＬＤＤ構造ＦＥ
Ｔの製造工程において、イオン注入条件の変更だけで対
応可能であり、従来の技術により容易に実現が可能であ
る。また、ゲート電極のドレイン端と、ｐ型層を補償す
るためのイオン注入部分が自己整合的に形成できるた
め、最終的に形成されるＰ型埋め込み層はゲート電極直
下のチャネル下部のみに正確に規定される。このため、
マスク合わせ誤差などに起因する特性変動が生じず、所
望の特性のＦＥＴを均一性・再現性良く実現することが
可能である。

【００２５】また、本製造方法において、Ｐ型不純物層
を補償するためのイオン注入（上記図２（ｂ））と同時
に、従来のＬＤＤ構造と同様な中間濃度層８-1，８-2の
イオン注入工程を付加することも可能である。こうする
ことにより、ゲート・ソース間、ゲート・ドレイン間の
寄生抵抗を一層低減することが可能である。上記のＧａ
ＡｓＦＥＴを製造する別の方法を、図４に用いて説明す
る。

【００２６】まず、図４（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の表面に、選択的イオン注入法により
ＦＥＴの動作層となるｎ型層２を形成した後、その表面
に厚さ０．６μｍの酸化シリコン（ＳｉＯ2 ）膜５を形
成し、後にゲート電極を形成する領域のＳｉＯ₂膜を選
択的に除去した後、ＳｉＯ2 膜をマスクとしてｐ型埋め
込み層３を形成するためのＭｇのイオン注入を、加速電
圧１８０ＫｅＶ、ドーズ量３×１０¹²ｃｍ^-2程度で行
う。ここでＳｉＯ2 膜の開口部の幅は０．５μｍとし
た。

【００２７】次に、図４（ｂ）に示すように、全面にゲ
ート電極となる窒化タングステン（ＷＮ）４-1バリアメ
タルとして窒化チタン（ＴｉＮ）４-2、およびメッキ工
程の電極となるＡｕ膜４-3を、それぞれ５００Ａ、２０
０Ａ、３００Ａの厚さに堆積した後、電解メッキ法によ
りＡｕ膜４-4を厚さ３０００Ａに成長してＳｉＯ2 膜の
開口部を埋め込む。

【００２８】引き続き、Ａｕ膜４-3,4をイオンミリング
法により全面に渡ってエッチングし、さらにＴｉＮ、Ｗ
Ｎ膜を反応性イオンエッチング法よりエッチングするこ
とにより、図４（ｃ）に示すようにＳｉＯ2 膜の開口部
の中にのみゲート金属を残す。

【００２９】次に、ＳｉＯ2 膜を除去した後、再度プロ
ズマＣＶＤ法などの段差被覆性に優れた方法でＳｉＯ2
膜を膜厚０．４μｍ程度堆積した後、反応性イオンエッ
チング（ＲＩＥ）等の異方性エッチングにより垂直方向
に膜厚相当分だけエッチングすることにより、ゲート電
極４の側壁にのみ酸化シリコン膜５を残置させる。（図
４（ｄ））

【００３０】この後、ゲート電極４および側壁絶縁膜５
をマスクとして例えば１２０ＫｅＶ、６×１０¹³ｃｍ^-2
の条件でＳｉイオンを注入することにより、ソース領域
６-1およびドレイン領域６-2のｎ＋層を形成する。（図
４（ｅ））

【００３１】そして、図４（ｆ）に示すように、注入し
たイオンの活性化のためのアニールを８００〜９００℃
で行い、最後にＡｕＧｅ合金からなるソース電極７-1お
よびドレイン電極７-2を形成して本発明実施例のＦＥＴ
が完成する。

【００３２】この方法によれば、チャネルとｎ＋層を接
続する動作層下部のｐ型層を補償するためのイオン注入
が不要になるため、工程の簡略化が計れる。また、本実
施例のようにゲートＡｕを含んだ多層金属膜構造とすれ
ば、高融点金属のみでゲート電極を形成した場合に比較
してゲート抵抗が大幅に低減され、より一層の高速動作
が可能となる。次に本発明の第２の実施例を説明する。

【００３３】図５は、本発明の第２の実施例のＧａＡｓ
ＭＥＳＦＥＴの構造断面図である。このＦＥＴは、ゲー
ト電極４のドレイン端直下からソース領域に渡ってｐ型
層３が形成されている。ゲート電極直下のｎ型動作層
（チャネル）２とドレイン領域の高濃度ｎ＋層６-2と
は、チャネルのｎ型動作層２が延長されて電気的に接続
されている。また、ソース側は、チャネルよりも高濃度
でｎ＋よりも浅い中間濃度層８が形成され、チャネル２
とソース領域の高濃度ｎ＋層６-1を接続している。

【００３４】このＦＥＴは、チャネルとドレインｎ＋層
を接続する部分の下部にｐ型層が存在しないため、通常
のｐ埋め込み型ＬＤＤ構造ＦＥＴに比べて低濃度のｎ型
層、例えばチャネルと同じｎ型層でも十分に低い抵抗が
得られ、ＦＥＴの性能を劣化させることがない。このた
め、ゲート電極のドレイン端が接する部分がｎ型動作層
であるため、通常のＬＤＤ構造に比べて不純物濃度が１
／２〜１／１０に低減されており、この結果、ゲート−
ドレイン間のショットキ特性、特に逆方向ブレークダウ
ン電圧が大幅に向上すると共に、ゲート−ドレイン間の
フリンジング容量が低減され、高速動作性を大きく向上
させることができるという効果がある。特に、このゲー
ト−ドレイン間容量は、例えばＤＣＦＬ回路のスイッチ
ングＦＥＴの場合、入力−出力間の帰還容量として働く
ため、これを低減することはゲート−ソース間のそれに
比べ高速動作性に対しては２倍程度の寄与があり、その
効果は極めて大きいものとなる。

【００３５】また、ソース側は、通常のＬＤＤ構造と同
様に中間濃度層によりチャネル−ソースｎ＋領域が接続
されているため、ソース直列抵抗は通常のＬＤＤ構造と
同様十分に低い値が得られる。次ぎに、このＧａＡｓＦ
ＥＴの製造工程について説明する。

【００３６】まず、半絶縁性のＧａＡｓ基板１の表面
に、選択的イオン注入法によりＦＥＴの動作層となるｎ
型層２を形成した後、その下部に、同様に選択イオン注
入法によりｐ型埋め込み層３を形成する。その後、硅化
タングステン（ＷＳｉｘ）からなるゲート金属を膜厚５
０００Ａとなるように堆積し、エッチング加工すること
によりゲート電極４を形成するところまでは、図２
（ａ）に示したものと同様である。

【００３７】続いて図６（ａ）に示すように、ドレイン
領域に相当する部分のみに開口を有するレジストパター
ン９を形成し、これをマスクとして、すでに形成されて
いるＰ型層３を補償するように、例えばＳｉイオンを加
速電圧２００ＫｅＶ、ドーズ量３×１０¹²ｃｍ^-2で注入
する。この条件は、Ｍｇによるｐ型層と、深さ方向の不
純物分布、不純物濃度共にほぼ等しいものであり、その
結果ゲート電極で保護されたチャネル直下以外のｐ型層
３´は補償され、電気的にほぼ中性となる。

【００３８】次に、図６（ｂ）に示すように、ソース領
域に相当する部分のみに開口を有するレジストパターン
９を形成し、これをマスクとして、例えばＳｉイオンを
加速電圧５０ＫｅＶ、ドーズ量３×１０¹³ｃｍ^-2で注入
し、中間濃度層８をソース側のみに形成する。

【００３９】引き続き図６（ｃ）に示すように、プラズ
マＣＶＤ法など段差被覆性に優れた方法で酸化シリコン
膜を膜厚０．４μｍ程度堆積した後、反応性イオンエッ
チング（ＲＩＥ）等の異方性エッチングにより垂直方向
に膜厚相当分だけエッチングすることにより、ゲート電
極４の側壁にのみ酸化シリコン膜５を残置させる。この
とき側壁に残置する酸化シリコン膜の幅は堆積膜厚で決
まるが、ここでは約０．３μｍである。続いて、ゲート
電極４および側壁絶縁膜５をマスクとして例えば１２０
ＫｅＶ、６×１０¹³ｃｍ^-2の条件でＳｉイオンを注入す
ることにより、ソース領域６-1およびドレイン領域６-2
のｎ＋層を形成する。

【００４０】そして、図６（ｄ）に示すように、注入し
たイオンの活性化のためのアニールを８００〜９００℃
で行い、最後にＡｕＧｅ合金からなるソース電極７-1お
よびドレイン電極７-2を形成して本発明実施例のＦＥＴ
が完成する。

【００４１】本方法によれば、ゲート電極のドレイン端
と、ｐ型層を補償するためのイオン注入部分が自己整合
的に形成できるため、最終的に形成されるｐ型埋め込み
層ゲート電極直下のチャネル下部のみに正確に規定され
る。このため、マスク合わせ誤差などに起因する特性変
動が生じず、所望の特性のＦＥＴを均一性・再現性良く
実現することが可能である。また、本発明実施例は他の
製造方法によっても実現可能である。これを、図７を用
いて説明する。

【００４２】まず、図７（ａ）に示すように、半絶縁性
のＧａＡｓ基板１の表面に、選択的イオン注入法により
ＦＥＴの動作層となるｎ型層２を形成した後、その表面
に厚さ０．６μｍの酸化シリコン（ＳｉＯ2 ）膜５を形
成し、後にゲート電極のドレイン端となる部分を境にＳ
ｉＯ2 膜を選択的に除去した後、ＳｉＯ2 膜をマスクと
してｐ型埋め込み層３を形成するためのＭｇのイオン注
入を、加速電圧１８０ＫｅＶ、ドーズ量３×１０¹²ｃｍ
^-2程度で行う。次に、図７（ｂ）に示すように、全面に
ゲート電極となる硅化タングステン（ＷＳｉ）膜４を１
μｍの厚さに堆積する。

【００４３】引き続き、ＷＳｉ膜４を反応性イオンエッ
チング法により全面に渡ってその膜厚相当分だけエッチ
ングすることにより、図７（ｃ）に示すようにＳｉＯ2
膜の側壁にのみゲート金属を残し、ゲート電極４を形成
する。このゲート電極４およびＳｉＯ2 膜５をマスクと
して、ソース領域にのみイオン注入を行い、図７（ｄ）
に示すように中間濃度層８を形成する。

【００４４】次に、ＳｉＯ2 膜を除去した後、再度プラ
ズマＣＶＤ法などの段差被覆性に優れた方法でＳｉＯ2
膜を膜厚０．４μｍ程度堆積した後、反応性イオンエッ
チング（ＲＩＥ）等の異方性エッチングにより垂直方向
に膜厚相当分だけエッチングすることにより、ゲート電
極４の側壁にのみ酸化シリコン膜５を残置させ、ゲート
電極４および側壁絶縁膜５をマスクとして例えば１２０
ＫｅＶ、６×１０¹³ｃｍ^-2の条件でＳｉイオンを注入す
ることにより、ソース領域６-1およびドレイン領域６-2
のｎ＋層を形成する。（図７（ｅ））そして、図７
（ｆ）に示すように、注入したイオンの活性化のための
アニールを８００〜９００℃で行い、最後にＡｕＧｅ合
金からなるソース電極７-1およびドレイン７-2を形成し
て本発明実施例のＦＥＴが完成する。

【００４５】本方法によれば、ゲート電極のドレイン端
と、Ｐ型層形成のためのイオン注入部分が自己整合的に
形成できるため、ｐ型埋め込み層の端はゲート電極のド
レイン端に正確に規定される。このため、マスク合わせ
誤差などに起因する特性変動が生じず、所望の特性のＦ
ＥＴを均一性・再現性良く実現することが可能である。

【００４６】本発明の第１の実施例（図１［製造方法は
図２］）及び本発明の第２の実施例（図５［製造方法は
図６］）によるＦＥＴの性能を、図９に示す従来のｐ埋
め込み型セルフアライン構造（ａ）、ＬＤＤ構造
（ｂ）、およびｎ＋オフセット構造（ｃ）と比較した。
この際、ゲート長は０．５μｍとした。

【００４７】まず短チャネル効果に関してであるが、ゲ
ート長４μｍのＦＥＴを基準とした場合の、０．５μｍ
ＦＥＴにおけるしきい値電圧の変動（Ｖthシフト量）
は、ｐ埋め込み型セルフアライン構造（図９（ａ））が
３００ｍＶと最も大きく、また飽和領域でのドレインコ
ンダクタンスｇｄ（＝δId／δVd）も５０ｍＳ／ｍｍで
あり、正常なピンチオフ特性を示さなかった。これに対
し、他の４つの構造では、Ｖthシフト量５０〜１００ｍ
Ｖ、ｇｄ＝１０〜１５ｍＳ／ｍｍであり、ピンフオフ特
性はいずれも良好であった。

【００４８】次に、電流駆動能力ｇｍに関しては、ｎ＋
オフセット構造（図９（ｃ））においては、チャネルと
ソース・ドレインｎ＋領域を接続する部分の抵抗が、表
面準位に基づく表面空乏層、および埋め込みｐ層とのｐ
ｎ接合による空乏層により極めて高抵抗となったため、
ｇｍに大きな影響を与えるソース直列抵抗が１．０Ω・
ｍｍと、ＬＤＤ構造（図９（ｂ））の０．４Ω・ｍｍに
比較して２倍以上に大きく、この結果ｇｍが２７０ｍＳ
／ｍｍと、ＬＤＤ構造の４００ｍＳ／ｍｍと比較して約
３０％低下してしまった。これに対して本発明による２
つの構造では、第１の実施例ではチャネルとソース・ド
レインｎ＋領域を接続する部分の下部に埋め込みｐ層が
ないため、また第２の実施例ではソース側はＬＤＤ構造
と同じ構造であるため、いずれもソース直列抵抗がＬＤ
Ｄ構造と同様０．４〜０．５Ω・ｍｍと低く、ｇｍも３
８０〜４００ｍＳ／ｍｍとＬＤＤ構造と同程度の値が得
られた。

【００４９】以上のように、３つの従来例の中では短チ
ャネル効果、電流駆動能力の両面から、ＬＤＤ構造が最
も優れているといえるが、本発明の実施例は、上記２項
目に関してはＬＤＤ構造と遜色のない性能が得られてい
る。

【００５０】次に、ＦＥＴのほかの重要な性能、すなわ
ちゲート・ドレイン間の逆方向特性に関して述べる。シ
ョットキ特性の逆方向耐圧に関して本発明の２つの実施
例をＬＤＤ構造と比較した結果、ＬＤＤ構造において
３．５〜４．５Ｖであったものが、本発明の２つの実施
例ではいずれも７〜８Ｖと、約２倍の向上がみられた。
これは、ゲート電極ドレイン端の不純物濃度が、ＬＤＤ
構造ではチャネル形成のためと中間濃度層の２回のイオ
ン注入により形成されているのに対し、本発明の２つの
実施例ではいずれもチャネルと同一の動作層のみである
ため、表面濃度が約１／３に低減されたためである。

【００５１】次に、本発明の第３の実施例として、図８
に等価回路図を示すようにＤＣＦＬのスイッチングＦＥ
Ｔとして本発明のＧａＡｓＭＥＳＦＥＴを用いた例につ
いて説明する。

【００５２】すなわち、この例はインバータを構成する
もので、負荷の定電流源となるデプレッション型ＦＥＴ
Tr1 としては従来のＬＤＤ構造のＦＥＴを用い、スイッ
チング用のエンハンスメント型ＦＥＴTr2 としては本発
明のＦＥＴを用いたものである。このＦＥＴTr2 の構造
としては図１もしくは図５に示すものとまったく同様の
構造にした。

【００５３】これらのインバータの動作速度を、スイッ
チング用エンハンスメント型ＦＥＴTr2 として従来のＬ
ＤＤ構造のＦＥＴを用いた場合と比較した結果、インバ
ータ１段あたりの消費電力１．０mW/gate （Ｖdd＝２．
０Ｖ）の条件下で、ＬＤＤ構造ＦＥＴを用いたものが２
５ps/gate であったのに対し、本発明ＦＥＴをスイッチ
ングＦＥＴとして用いた第８図のインバータではいずれ
も１６ps/gate と、約３５％も向上した。

【００５４】これは、前述したごとくゲート電極のドレ
イン端の不純物濃度が低減された結果、インバータの帰
還容量として働くゲート・ドレイン間容量が低減された
ためである。

【００５５】

【発明の効果】以上述べてきたように、従来のｐ埋め込
み型ＬＤＤ構造ＦＥＴでは、埋め込みｐ層とのｐｎ接合
によって伸びる空乏層の影響で寄生抵抗が増大しＦＥＴ
の性能が劣化するのを防ぐために、中間濃度層としてチ
ャネルの２〜１０倍の不純物濃度を必要とし、その結果
ゲート・ドレイン間逆方向耐圧の低下、ゲート・ドレイ
ン間帰還容量の増大に伴う動作速度の低下を招いていた
のに対し、本発明によれば、少なくともドレイン側の中
間濃度層の濃度をチャネルと同程度まで下げることが可
能であるため、ドレイン耐圧が大幅に向上すると同時
に、ゲート容量を低減して動作速度を向上させることが
可能であるうえ、製造方法も極めて容易である。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＧａＡｓＭＥＳＦＥ
Ｔを示す断面構造図。

【図２】図１で示したＧａＡｓＭＥＳＦＥＴの製造工
程図。

【図３】図１で示したＧａＡｓＭＥＳＦＥＴの製造工
程図。

【図４】図１で示したＧａＡｓＭＥＳＦＥＴの製造工
程図。

【図５】本発明の第２の実施例のＧａＡｓＭＥＳＦＥ
Ｔを示す断面構造図。

【図６】図５で示したＧａＡｓＭＥＳＦＥＴの製造工
程図。

【図７】図５で示したＧａＡｓＭＥＳＦＥＴの製造工
程図。

【図８】本発明の第３の実施例のインバータの等価回
路図。

【図９】従来例のＧａＡｓＭＥＳＦＥＴを示す図。

【符号の説明】

１〜半絶縁性ＧａＡｓ基板２〜ｎ型動作層３〜ｐ型層４〜ゲート電極５〜酸化シリコン（ＳｉＯ2 ）膜６-1、６-2〜ソース・ドレインｎ＋領域７-1、７-2〜ソース・ドレイン電極８-1、８-2〜中間濃度層９〜レジスト

Claims

【特許請求の範囲】

【請求項１】基板表面に形成された半導体装置の動作層
と、前記動作層の表面に形成されたゲート電極と、前記
動作層の両側に形成されたソース領域およびトレイン領
域とを具備した電界効果トランジスタにおいて、前記動作層から所定の距離を隔てて高不純物濃度半導体
のソース・ドレイン領域が形成され、ゲート電極直下の動作層と少なくともドレイン高濃度領
域とは前記動作層が延在して接続され、前記動作層の、ゲート電極が形成された部分の下部に前
記動作層とは反対導電型の半導体層が形成され、ゲート電極直下の動作層と少なくともドレイン高濃度領
域を接続する領域の下部には反対導電型層が形成されて
いないことを特徴とする半導体装置。
【請求項２】第１の電界効果トランジスタと第２の電界
効果トランジスタを直接接続して、前記第１の電界効果
トランジスタをスイッチング素子に用いたことを特徴と
する請求項１記載の半導体装置。