JPH0119274B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はシヨツトキー障壁ゲート型電界効果ト
ランジスタ、更には該トランジスタを用いた集積
回路等の半導体装置の特性を向上させるための製
作を容易にする半導体装置の製造方法に関するも
のである。

一般に電界効果トランジスタは、ゲートの構造
により、１接合ゲート型２シヨツトキー障壁ゲー
ト型３絶縁ゲート型の３種に大別される。電界効
果トランジスタの動作は、ゲート端子に信号電圧
を印加することによりソースとドレイン両電極間
に流れる多数キヤリアによる電流の通路すなわち
チヤネルの抵抗を変化させることによるものであ
る。電界効果トランジスタには高入力インピーダ
ンスであること、少数キヤリアの蓄積効果がない
のでスイツチング速度が速いこと、などの優れた
特長がある。そのため増幅用のみならずその他論
理素子としても、接合ゲート型および絶縁ゲート
型の電界効果トランジスタが多く用いられてい
る。一般に、電界効果トランジスタを評価するパ
ラメーターの一つとして相互コンダクタンスg_n
が用いられている。この相互コンダクタンスはキ
ヤリアの移動度をμ、キヤリア濃度をＮ、ソース
とドレインとの間の距離をＬとすると、g_n∝
μN／Ｌで与えられる。相互コンダクタンスを大
きくするには、出来るだけキヤリアの移動度を大
きくすること、できるだけソースとドレインとの
間の距離を小さくすること、等々の工夫が必要で
ある。

現在、接合ゲート型電界効果トランジスタは拡
散工程などの複雑な工程を含むため技術的にソー
スとドレインとの間の距離を小さくすることは困
難である。一方絶縁ゲート型電界効果トランジス
タの場合はキヤリア移動度が接合ゲート型に比較
して著しく劣ることが欠点である。

シヨツトキー障壁ゲート型電界効果トランジス
タは、工程が簡単でソースとドレインとの間の距
離を小さくすることが比較的容易であり、しかも
キヤリア移動度は接合ゲート型と同様バルクの移
動度が用いられる等々の点で有利である。シヨツ
トキー障壁ゲート型電界効果トランジスタにはゲ
ートバイアス電圧が零ボルトの時ソースとドレイ
ンとの間に電流が流れる空乏姿態動作型のものと
ゲートバイアス電圧が零ボルトの時電流が流れな
い増加姿態動作型のものとの２種類がある。空乏
姿態動作型はg_nが大きく高周波増幅用デバイス
として用いられているが、論理回路を構成するに
は入力および出力のレベルがシフトするためメモ
リ論理演算回路用素子としては不向きであるが、
しかし論理回路構成における負荷としては用いら
れている。一方増加姿態動作型はゲートバイアス
電圧が零ボルトの時ソースとドレインとの間に流
れる電流が遮断されており、ゲートに順方向バイ
アスを印加することによりソースとドレインとの
間に電流通路（チヤネル）が形成されドレイン電
流が増加する特徴を有する。従つてこの増加姿態
動作型電界効果トランジスタを用いると論理回路
を構成する場合に論理回路の入力信号と出力信号
のレベルを同じにすることができ、結果としてそ
れらの論理回路を接続する場合その間にレベルシ
フト回路を必要とせず回路がきわめて簡単化出来
るので、回路構成上有利である。従つて論理回路
におけるドライバーとして用いられている。

第１図にシヨツトキー障壁ゲート電界効果トラ
ンジスタの基本構造の概略を示す。このトランジ
スタはp^-型高抵抗シリコン結晶１１の表面に形
成した基板結晶と反対導電型のｎ層１２、シヨツ
トキーゲートを形成するゲート金属電極１３、ソ
ース・ドレインn⁺層１４，１５より構成されて
いる。１６は金属と半導体接触によつて生ずる空
乏層の拡がりを示す。１７は素子内分離領域に設
けたチヤネルストツパ領域であり、１８は素子分
離のための厚い酸化膜である。今チヤネル層とし
てのｎ層１２の不純物濃度をＮ、シリコンの比誘
電率をε、真空の誘電率をε₀、電子の電荷をｑ、
シリコン結晶と金属との接触により形成されるシ
ヨツトキー障壁の拡散電位差をとする、ゲート
バイアスV_Gが零のときのシヨツトキー障壁の空
乏層１６の幅ｄは である。従つて今ｎ層１２の厚さをｔとすると、
ｔ＞ｄのとき前述した空乏姿態動作型となり、ｔ
ｄのとき増加姿態動作型となる。

以下メモリ及び論理集積回路のドライバー素子
として有利な増加姿態動作型のものを例にとりな
がら本発明による製造方法の詳細について述べ、
その全容を理解する一助とする。

増加姿態動作型シヨツトキー障壁ゲート電界効
果トランジスタの相互コンダクタンスg_nは次式
で与えられる。

g_n＝√2_{0 S}・μ・（Ｗ／Ｌ）（√
−_T−√−_G）(2) V_T＝−（Nd²／2ε₀・ε_S） (3) V_Tは閾値電圧を与える。はシヨツトキー障壁
を形成する金属やシリコン結晶の不純物濃度によ
つて変るが上式からは出来るだけ大きい方が有
利であることがわかる。ここでさらに重要なこと
は(1)、(2)はある程度理想的状態でのg_nである。
実際にはこれに直列抵抗による影響が大きく効い
てくる。第１図に示すソース抵抗Rs及びドレイ
ン抵抗Rdが存在すると(1)式のg_nは g_n＝g_n／１＋（R_S＋R_d）g_n〓g_n／１−R_Sg_n（R_s
＞R_d飽和領域） 上式から特にR_Sを小さくすることが重要である
ことがわかる。

従来のシヨツトキー障壁ゲート電界効果トラン
ジスタは、製造工程上上記直列抵抗が大きい値と
なり理想的なg_nの値から程遠いものとなつてい
た。即ちこの様子を第２図に示す一連工程によつ
て説明する。

第２図ａは比抵抗数＋Ωcmのｐ型シリコン基板
２１を用いて通常のｎチヤネルMOS型集積回路
と同一の工程で選択酸化によつてチヤネルストツ
パとしてp⁺層２３および厚いフイルド酸化膜２
２を形成した後に500Å以下の薄い酸化膜２４を
形成する。その後第２図ｂに示すように写真蝕刻
法によつてソース・ドレイン領域となる部分を開
孔しレジスト等で形成した層２５をマスクとして
例えばイオン注入法等々の添加方法によつて10¹⁵
〜10¹⁶cm^-2の不純物を注入しn⁺層２６を形成す
る。このときこのソース・ドレインの間にゲート
電極を挿入しなければならないため、このソー
ス・ドレイン間隔は目合せの最悪の場合を考え
6μｍ以上の余裕をもたせる必要がある。このた
めに前述した直列抵抗が大きくなる原因となり従
来プロセスの大きな欠点となつている。

次に第２図ｃに示すようにマスク層２５を除去
した後、全面にリン、ヒ素、アンチモン等のｎ型
不純物を例えばイオン注入法等によつて注入し、
活性層としてのｎ層２７を形成する。つづいて第
２図ｄにみるように、シヨツトキー障壁を形成す
るゲート領域あるいはソース・ドレインのオーミ
ツク接合を形成する領域の薄い酸化膜２４を、レ
ジスト等で形成したマスク層２８を用いて写真蝕
刻法によつて開孔除去する。次いで第２図ｅ，ｆ
に示すように金属あるいは金属珪化物２９を付着
させる。レジスト上の不要金属層は所謂リフトオ
フ法によつてレジストと共に除去する。ゲート電
極領域とソース・ドレインのオーミツク電極領域
に金属膜が残留形成される。第２図ｇで示すよう
にこの他の工程として全面に絶縁膜２０１を形成
し、コンタクトホール２０２を形成した後に上部
配線層２０３を形成し一連の工程が終了する。

上記した一連の従来工程の問題として第２図ｂ
に示したようにソース・ドレインn⁺領域形成後
にソースとドレインの間にゲート電極領域を挿入
するため目合せ余裕をみることを考えるとソース
とドレイン間隔を十分にとる必要がある。また増
加姿態動作型では活性層の深さｄが前述した如く
薄くしなければならないため直列抵抗R_S＋R_d
100〜200Ωとなり、g_nを大巾に減少させることと
なる。従つて所定のg_nを得るためにはチヤネル
幅を長くとる必要が生じ、それによつてトランジ
スタ１ヶの面積が増大する原因となり、集積回路
を設計するに際し非常に不利となる。

本発明は上記従来方法の欠点を除去するもので
あり、上記直列抵抗を大巾に減少させることによ
つて面積の縮小をはかり低電力、高密度集積回路
に適した半導体装置の製造方法を提供することに
ある。

本発明によれば、第１導電型の半導体基板結晶
表面に素子間分離のための厚い酸化膜領域および
その下層にチヤネルストツパーとして前記基板よ
り高濃度の第１導電型不純物添加領域を形成する
工程、該第１導電型基板表面に薄い酸化膜を形成
する工程、該薄い酸化膜形成領域中にあつてシヨ
ツトキーゲート領域となすべき部分を覆うように
第１のマスク被膜を形成する工程、該第１のマス
ク被膜をマスクとして、ソース・ドレインの一部
となすべき部分とに、第２の導電型不純物を高濃
度添加する工程、前記第１のマスク被膜を除去
し、前記薄い酸化膜を通して活性領域を形成する
ために第２導電型不純物を全面に前工程よりも低
濃度で添加する工程、前記処理により形成された
低濃度不純物添加領域を熱処理して活性領域とな
す工程、前記表面の薄い酸化膜を除去し全面に多
結晶シリコン及びシリコン窒化物を重ねて付着す
る工程、ゲートとなすべき領域とソース・ドレイ
ンの一部となすべき前記第２導電型高濃度領域の
一部分を覆うように第２のマスク被膜を形成する
工程、該第２のマスク被膜をマスクとして不要の
シリコン窒化膜及び多結晶シリコン層を除去し、
ゲート電極領域及びソース・ドレインとなるべき
前記第２導電型高濃度領域の上に表面にシリコン
窒化膜層をもつた多結晶シリコン層を残留させる
工程、ゲート電極として残留させた多結晶シリコ
ンの側面を酸化し、酸化膜層を形成する工程、前
記残留多結晶シリコン及びシリコン窒化膜をマス
クとして第２導電型不純物を高濃度導入し、前記
ソース・ドレインの一部として導入した第２導電
型領域を拡大し、ゲート領域へ近づけ、ゲートと
ソース及びゲートとドレインの間隔を前記側面酸
化した酸化膜の厚さだけへだてて設置し直列抵抗
を小さくする工程、多結晶シリコン表面のシリコ
ン窒化膜を除去する工程、全面に白金膜を高真空
中あるいはスパツタリング法等で付着させ、熱処
理することによつて前記残留多結晶シリコン層を
白金珪化物に転換する工程、不要の未反応白金を
除去する工程、全面に絶縁膜を付着させる工程、
ソース・ドレイン・ゲート領域から外部へ配線す
るためのコンタクトホールを開孔し、外部配線を
形成する工程とを備えたことを特徴とする半導体
装置の製造方法を得る。

以下本発明の典型的な実施例の一例について図
面を用いながら詳細に説明する。すなわち第３図
に本発明の製造方法の一例を工程の順を追いなが
ら詳細に説明する。第３図ａは比抵抗数十Ωcmの
ｐ型シリコン基板３１を用いて従来のｎチヤネル
MOS型集積回路と同一の工程で選択酸化法によ
つて、チヤネルストツパーとしてのp⁺層３３お
よび厚いフイルド酸化膜３２を形成した後に薄い
酸化膜３４を形成する。次に第３図ｂに示すよう
に全面にフオトレジストを塗布し、前記薄い酸化
膜３４形成領域中にあつてシヨツトキーゲート領
域となすべき部分を覆うようにレジストマスク３
５を形成する。このレジストをマスクとして全面
にA_Sのイオン注入をドース量10¹⁵〜10¹⁶cm^-2の高
濃度に行う。３６はソース・ドレインn⁺層であ
る。前記レジストを除去した後第３図ｃに示すよ
うに全面にｎ型活性層３７を形成するために５×
10¹²cm^-2程度のドース量でA_Sイオンを注入する。
注入イオンの活性化をはかるため900〜1000℃の
N₂ガス中で熱処理を行つた後、表面の薄い酸化
膜３４を除去する。つづいて第３図ｄに示すよう
に全面にCVD法あるいは高真空蒸着法等により
多結晶あるいはアモルフアスのシリコン膜３８を
付着させる。ひきつづきCVD法あるいは蒸着法
によつて前記シリコン膜の表面にシリコン窒化膜
３９を付着させる。第３図ｅに示すように写真蝕
刻法３０１によつてゲート領域及びソース・ドレ
イン領域に表面にシリコン窒化膜をもつたシリコ
ン膜を残すように不要部分のシリコン膜を腐蝕除
去する。第３図ｆに示すように酸化雰囲気にさら
すことによつて前記残留シリコン膜３８の側面を
酸化し酸化膜2000〜5000Åの厚さの酸化膜３０２
を形成する。全面に10¹⁵〜10¹⁶cm^-2のドース量の
A_Sイオンを注入し、熱処理することによつて注
入イオンの活性化をはかる。前記側面酸化膜３０
２の形成及びその後のイオン注入工程が本発明の
最も重要な工程でこの工程によつてソース・ゲー
ト間、及びドレイン・ゲート間距離を0.5μｍ以下
に短縮することが可能となる。第３図ｇに示すよ
うにシリコン膜上のシリコン窒化膜３９を除去し
た後に全面にスパツタリングあるいは高真空中蒸
着法によつて白金膜３０３を付着させる。第３図
ｈに示すように水素あるいは窒素中雰囲気で熱処
理を行うと残留させておいたゲート、ソース及び
ドレイン上のシリコン膜３８は全部白金シリサイ
ド膜３０４に変換される。すなわちゲート領域で
は白金シリサイドとシリコンによるシヨツトキー
障壁が形成され、ソース及びドレイン領域では白
金シリサイドとn⁺シリコンによる良好なオーミ
ツク接触が形成される。この後の工程は通常の
MOS型集積回路の製造方法に準拠してさしたる
不都合は生じない。すなわち層間絶縁膜３０５の
付着コンタクトホール３０６の開孔と進め、アル
ミニウムあるいはモリブデン等による上部電線３
０７を設けて素子間配線を完了して目的とするシ
ヨツトキー障壁ゲートFETが一応完成する。こ
の状態を示したのが第３図ｉである。

本発明は上記工程を行なうことによつて、ゲー
ト金属のまわりの酸化膜の厚さによつて決定され
るソースとゲートおよびドレインとゲートとの距
離は極めて接近し、実質的に0.5μｍ以下とするこ
とができ、したがつてこの間の直流抵抗を大幅に
減少させて相互コンダクタンスg_nを増大させる
ことができる。

また本発明によれば、ゲート電極形成時のマス
クとして用いるシリコン窒化膜は、その後の処理
工程におけるイオン注入時のマスク、側面酸化反
応のマスクとして作用し、さらにシリコン窒化膜
を除いた後のゲート、ソース、ドレイン電極のシ
リサイド形成を選択的に行なう上で極めて有効に
活用できるものである。

第４図は本発明によつて得られたシヨツトキー
障壁ゲート電界効果トランジスタのg_n特性を従
来の方法で得られたものと比較して示したもので
ある。この図からもあきらかなようにソース・ゲ
ート間距離を短縮する本発明のものはg_nの大き
な値が得られ従来に比較して大巾な改良がなされ
ていることがわかる。

このg_nの増大はトランジスタの面積縮小につ
ながり今後の高集化のためにきわめて有利である
ことは言うまでもない。

【図面の簡単な説明】

第１図はシヨツトキー障壁ゲート電界効果トラ
ンジスタの基本構造を示す概略図、第２図は従来
のシヨツトキー障壁ゲート電界効果トランジスタ
の製造方法の一例を示した工程図、第３図は、本
発明の製造方法の典型的な一例を示した工程図、
第４図は相互コンダクタンスg_nのゲート印加電
圧V_GS依存性を従来のシヨツトキーゲート電界効
果トランジスタと本発明によつて得られたシヨツ
トキー障壁ゲート電界効果トランジスタとを比較
した特性図である。 ３１……p^-型基板、３２……素子分離のため
の絶縁層、３３……チヤネルストツパーとしての
p⁺層、３４……薄い酸化膜、３５……レジスト
マスク、３６……ソース・ドレインn⁺層、３７
……ｎ型活性層、３８……シリコン膜、３９……
シリコン窒化膜層、３０２……ゲート電極の側面
酸化膜、３０３……金属薄膜、３０４……シリサ
イド電極、３０６……コンタクトホール。

Claims (1)

【特許請求の範囲】
1. １ 第１導電型の半導体基板結晶表面に素子間分
   離のための厚い酸化膜領域およびその下層にチヤ
   ネルストツパーとして前記基板より高濃度の第１
   導電型不純物添加領域を形成する工程、該第１導
   電型の基板表面に薄い酸化膜を形成する工程、該
   薄い酸化膜形成領域中にあつてシヨツトキーゲー
   ト領域となすべき部分を覆うように第１のマスク
   被膜を形成する工程、該第１のマスク被膜をマス
   クとして、ソース、ドレインの一部となすべき部
   分とに第２導電型不純物を高濃度添加する工程、
   前記第１のマスク被膜を除去し、前記薄い酸化膜
   を通して活性領域を形成するために第２導電型不
   純物を全面に前工程よりも低濃度で添加する工
   程、前記処理により形成された低濃度不純物添加
   領域を熱処理して活性領域となす工程、前記表面
   の薄い酸化膜を除去し、全面に多結晶シリコン及
   びシリコン窒化物を重ねて付着する工程、ゲート
   となすべき領域とソース・ドレインの一部となす
   べき前記第２導電型高濃度領域の一部分を覆うよ
   うに第２のマスク被膜を形成する工程、該第２の
   マスク被膜をマスクとして不要のシリコン窒化膜
   及び多結晶シリコン層を除去し、ゲート電極領域
   及びソース・ドレインとなるべき前記第２導電型
   高濃度領域の上に表面にシリコン窒化膜層をもつ
   た多結晶シリコン層を残留させる工程、ゲート電
   極として残留させた多結晶シリコンの側面を酸化
   し酸化膜層を形成する工程、前記残留多結晶シリ
   コン及びシリコン窒化膜をマスクとして第２導電
   型不純物を高濃度導入し、前記ソース・ドレイン
   の一部として導入した第２導電型領域を拡大し、
   ゲート領域へ近づけ、ゲートとソース及びゲート
   とドレインの間隔を前記側面酸化した酸化膜の厚
   さだけへだてて設置した直列抵抗を小さくする工
   程、多結晶シリコン表面のシリコン窒化膜を除去
   する工程、全面に白金膜を高真空中あるいはスパ
   ツタリング法等で付着させ熱処理することによつ
   て前記残留多結晶シリコン層を白金珪化物に転換
   する工程、不要の未反応白金を除去する工程、全
   面に絶縁膜を付着させる工程、ソース・ドレイ
   ン・ゲート領域から外部へ配線するためのコンタ
   クトホールを開孔し、外部配線を形成する工程と
   を備えたことを特徴とする半導体装置の製造方
   法。