JP2002289697A - 相補型絶縁ゲート型トランジスタ - Google Patents

相補型絶縁ゲート型トランジスタ

Info

Publication number
JP2002289697A
JP2002289697A JP2001091168A JP2001091168A JP2002289697A JP 2002289697 A JP2002289697 A JP 2002289697A JP 2001091168 A JP2001091168 A JP 2001091168A JP 2001091168 A JP2001091168 A JP 2001091168A JP 2002289697 A JP2002289697 A JP 2002289697A
Authority
JP
Japan
Prior art keywords
gate
insulating film
semiconductor
gate electrode
gate insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001091168A
Other languages
English (en)
Inventor
Kazuya Matsuzawa
一也 松澤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2001091168A priority Critical patent/JP2002289697A/ja
Publication of JP2002289697A publication Critical patent/JP2002289697A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】短チャネル効果を抑制し、素子分離領域を必要
としない新たな構造の相補型絶縁ゲート型トランジスタ
を提供し、さらなる微細化を進めることを目的とする。 【解決手段】板状の半導体層１に、離間して、ｎ型ＭＯ
ＳＦＥＴ用ゲート電極３とｐ型ＭＯＳＦＥＴ用ゲート電
極４を形成し、両方のゲート電極３、４の間に共通の出
力用電極５を形成する。ｎ型ＭＯＳＦＥＴ用領域にゲー
ト電極３を挟んで出力用電極５と反対側の半導体層１に
電子伝導型の拡散層６を形成し、ｐ型ＭＯＳＦＥＴ用領
域にゲート電極４を挟んで出力用電極５と反対側の半導
体層１に正孔伝導型の拡散層７を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、相補型絶縁ゲート
型トランジスタに関する。
【０００２】
【従来の技術】半導体集積回路（ＬＳＩ）においては、
高速化と大容量化が市場の要求であり、この要求を実現
するために急速に集積化が進行している。ＬＳＩをより
高く集積化する方法として、個々の相補型絶縁ゲート型
トランジスタ（ＣＭＯＳＦＥＴ）の構造を微細化する方
法がある。
【０００３】図１３に、従来のＣＭＯＳＦＥＴの断面図
を示す。
【０００４】図１３に示すように、このＣＭＯＳＦＥＴ
は、電子伝導型絶縁ゲート型電界効果トランジスタ（ｎ
型ＭＯＳＦＥＴ）と正孔伝導型絶縁ゲート型電界効果ト
ランジスタ（ｐ型ＭＯＳＦＥＴ）とを具備している。
【０００５】ｎ型ＭＯＳＦＥＴは、半導体基板１６中の
ｐ−ｗｅｌｌ１７領域に形成されている。ｎ型ＭＯＳＦ
ＥＴは、このｐ−ｗｅｌｌ１７中に離間して形成された
ｎ＋ソース領域６及びｎ＋ドレイン領域１９と、このソ
ース領域６及びドレイン領域１９間の半導体基板１６上
に形成されたゲート絶縁膜２と、このゲート絶縁膜２上
に形成されたゲート電極３とを具備している。
【０００６】一方ｐ型ＭＯＳＦＥＴは、半導体基板１６
中のｎ−ｗｅｌｌ１６領域に形成されている。ｐ型ＭＯ
ＳＦＥＴは、このｎ−ｗｅｌｌ１６中に離間して形成さ
れたｐ＋ソース領域７及びｐ＋ドレイン領域２０と、こ
のソース領域７及びドレイン領域２０間の半導体基板１
６上に形成されたゲート絶縁膜２'と、このゲート絶縁
膜２上に形成されたゲート電極４とを具備している。
【０００７】ＣＭＯＳＦＥＴは、ｎ型ＭＯＳＦＥＴのゲ
ート電極３とｐ型ＭＯＳＦＥＴのゲート電極４が配線に
よって接続されて入力Ｖｉｎとして機能する。また、ｎ
型ＭＯＳＦＥＴのドレイン領域１９とｐ型ＭＯＳＦＥＴ
のドレイン領域２０が配線によって接続されて出力Ｖｏ
ｕｔとして機能する。
【０００８】このようなＣＭＯＳＦＥＴの構造では、微
細化による短チャネル効果が問題となる。短チャネル効
果とは、例えば、微細化の手段としてｎ型ＭＯＳＦＥＴ
及びｐ型ＭＯＳＦＥＴのゲート長を縮小すると、ｎ＋ド
レイン領域１９とｐ＋ドレイン領域２０から広がる空乏
層によって、ゲート電極３、４の制御性が失われてスイ
ッチング素子として機能しなくなる現象である。
【０００９】また、短チャネル効果の問題は、製造プロ
セスの変動によるゲート長の長さがわずかに異なっても
電気的特性の揺らぎが大きくなり個々の素子の特性が不
揃いとなる問題もある。
【００１０】また、図１３に示すように、ｎ型ＭＯＳＦ
ＥＴ及びｐ型ＭＯＳＦＥＴ間に形成されている素子分離
領域１８は、隣接するウェル間の絶縁性を確保するため
に必要である。しかし素子分離領域１８は、加工精度に
問題があり、微細化には限界がある。この素子分離領域
１８の存在は、ＣＭＯＳＦＥＴにおいて特に高集積化を
妨げる原因の一つになっている。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のＭＯＳＦＥＴを微細化するには、短チャネル効果の問
題及び素子分離領域の問題があり限界があった。
【００１２】本発明は、上記問題に鑑みてなされたもの
で、短チャネル効果を抑制し、素子分離領域を必要とし
ない新たな構造の相補型絶縁ゲート型トランジスタを提
供し、さらなる微細化を進めることを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、基板と、基板上に形成された半導体突起
部と、前記半導体突起部の側面上に離間して形成された
第１のゲート絶縁膜及び第２のゲート絶縁膜と、前記第
１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第２のゲート絶縁膜上に形成された第２のゲート電
極と、前記第１のゲート電極及び第２のゲート電極間の
前記半導体突起部に形成されたドレイン領域と、前記ド
レイン領域上に形成されたショットキ電極と、前記ドレ
イン領域の前記第１のゲート電極を挟んで対向する前記
半導体突起部に形成されたｎ型の第１のソース領域と、
前記ドレイン領域の前記第２のゲート電極を挟んで対向
する前記半導体突起部に形成されたｐ型の第２のソース
領域とを具備することを特徴とする相補型絶縁ゲート型
トランジスタを提供する。
【００１４】また、本発明は、基板と、基板上に形成さ
れた第１の半導体突起部及び第２の半導体突起部と、前
記第１の半導体突起部及び第２の半導体突起部間に形成
された金属電極と、前記第１の半導体突起部の側面上に
形成された第１のゲート絶縁膜と、前記第２の半導体突
起部の側面上に形成された第２のゲート絶縁膜と、前記
第１のゲート絶縁膜上に形成された第１のゲート電極
と、前記第２のゲート絶縁膜上に形成された第２のゲー
ト電極と、前記金属電極の前記第１のゲート電極を挟ん
で対向する前記半導体突起部に形成されたｎ型の第１の
ソース領域と、前記金属電極の前記第２のゲート電極を
挟んで対向する前記半導体突起部に形成されたｐ型の第
２のソース領域とを具備することを特徴とする相補型絶
縁ゲート型トランジスタを提供する。
【００１５】このとき、前記半導体突起部は２つの側面
を有し、前記第１のゲート絶縁膜及び前記第２のゲート
絶縁膜は前記２つの側面上に形成され、この上に前記第
１のゲート電極及び前記第２のゲート電極が形成されて
いることを特徴とすることが好ましい。
【００１６】また、前記第１のソース領域上に形成され
たフェルミレベルがこのソース領域の価電子帯よりも伝
導帯に近い導体或いは前記第２のソース領域上に形成さ
れたフェルミレベルがこのソース領域の伝導帯よりも価
電子帯に近い導体を具備することが好ましい。
【００１７】また、本発明は、基板と、前記基板上に形
成された絶縁層と、前記絶縁層上に形成された半導体層
と、前記半導体層上に離間して形成された第１のゲート
絶縁膜及び第２のゲート絶縁膜と、前記第１のゲート絶
縁膜上に形成された第１のゲート電極と、前記第２のゲ
ート絶縁膜上に形成された第２のゲート電極と、前記第
１のゲート電極及び第２のゲート電極間の前記半導体層
に形成されたドレイン領域と、前記ドレイン領域上に形
成されたショットキ電極と、前記ドレイン領域の前記第
１のゲート電極を挟んで対向する前記半導体層に形成さ
れたｎ型の第１のソース領域と、前記ドレイン領域の前
記第２のゲート電極を挟んで対向する前記半導体層に形
成されたｐ型の第２のソース領域とを具備することを特
徴とする相補型絶縁ゲート型トランジスタを提供する。
【００１８】また、本発明は、基板と、前記基板上に形
成された絶縁層と、前記絶縁層上に離間して形成された
第１の半導体層及び第２の半導体層と、前記第１の半導
体層及び前記第２の半導体層間に形成された金属電極
と、前記第１の半導体層上に形成された第１のゲート絶
縁膜と、前記第２の半導体層上に形成された第２のゲー
ト絶縁膜と、前記第１のゲート絶縁膜上に形成された第
１のゲート電極と、前記第２のゲート絶縁膜上に形成さ
れた第２のゲート電極と、前記金属電極の前記第１のゲ
ート電極を挟んで対向する前記第１の半導体層に形成さ
れたｎ型の第１のソース領域と、前記金属電極の前記第
２のゲート電極を挟んで対向する前記第２の半導体層に
形成されたｐ型の第２のソース領域とを具備することを
特徴とする相補型絶縁ゲート型トランジスタを提供す
る。
【００１９】このとき、前記半導体層は相対向する表面
及び裏面を有し、前記第１のゲート絶縁膜及び前記第２
のゲート絶縁膜は前記表面及び裏面上に形成され、この
上に前記第１ゲート電極及び前記第２のゲート電極が形
成されていることが好ましい。
【００２０】また、前記第１のソース領域上に形成され
たフェルミレベルがこのソース領域の価電子帯よりも伝
導帯に近い導体或いは前記第２のソース領域上に形成さ
れたフェルミレベルがこのソース領域の伝導帯よりも価
電子帯に近い導体を具備することが好ましい。
【００２１】
【発明の実施の形態】以下、図面を用いて本発明の実施
形態について詳しく説明する。
【００２２】（実施形態１）図１に、本発明の実施形態
１にかかる相補型絶縁ゲート型トランジスタ（ＣＭＯＳ
ＦＥＴ）の上面から見た断面図を示す。
【００２３】このＣＭＯＳＦＥＴは、図１中左側に電子
伝導型絶縁ゲート型トランジスタ（ｎ型ＭＯＳＦＥ
Ｔ）、右側に正孔伝導型絶縁ゲート型トランジスタ（ｐ
型ＭＯＳＦＥＴ）が形成された構造となっており、それ
らの間に共通のドレイン電極が形成されている。半導体
層１は、基板上に板状に形成された半導体突起部であ
る。
【００２４】このＣＭＯＳＦＥＴは、シリコン等の基板
上に形成された半導体突起部１と、半導体突起部１の側
面上に離間して形成された第１のゲート絶縁膜２及び第
２のゲート絶縁膜２'とを具備している。第１のゲート
絶縁膜２及び第２のゲート絶縁膜２'はそれぞれ半導体
突起部１の両方の側面に形成されている。また、第１の
ゲート絶縁膜２上には、第１のゲート電極３が形成され
ている。第２のゲート絶縁膜２'上には、第２のゲート
電極４が形成されている。
【００２５】第１のゲート電極３及び第２のゲート電極
４間の前記半導体突起部には、ドレイン領域２１が形成
されている。ドレイン領域２１上には、出力用のショッ
トキ電極５が形成されている。
【００２６】ドレイン領域２１の第１のゲート電極３を
挟んで対向する半導体突起部１には、ｎ型の第１のソー
ス領域６が形成されている。ドレイン領域２１の第２の
ゲート電極４を挟んで対向する半導体突起部１には、ｐ
型の第２のソース領域７が形成されている。
【００２７】半導体突起部１の両方の側面上に形成され
た第１のゲート絶縁膜２と、この第１のゲート絶縁膜２
上に形成されたゲート電極３と、ｎ＋型の第１のソース
領域６とドレイン領域２１でｎ型ＭＯＳＦＥＴとして機
能する。
【００２８】半導体突起部１の両方の側面上に形成され
た第２のゲート絶縁膜２'と、この第２のゲート絶縁膜
２'上に形成されたゲート電極４と、ｐ＋型の第２のソ
ース領域７とドレイン領域２１でｐ型ＭＯＳＦＥＴとし
て機能する。
【００２９】ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲ
ート電極３、４は互いに配線によって接続され入力Ｖｉ
ｎとなっている。ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴ
間に位置する半導体突起部１は、ｎ型ＭＯＳＦＥＴとｐ
型ＭＯＳＦＥＴの共通のドレイン領域２１となってい
る。このドレイン領域２１の表面には出力Ｖｏｕｔ用の
ショットキドレイン電極５が形成されている。
【００３０】ｎ型ＭＯＳＦＥＴの第１のソース領域６は
低電源電圧Ｖｓｓと接続されており、ｐ型ＭＯＳＦＥＴ
の第２のソース領域７は高電源電圧Ｖｄｄが接続されて
いる。
【００３１】このようにして形成されているＣＭＯＳＦ
ＥＴは絶縁物８で埋め込まれている。半導体突起部１と
してはシリコンやＳｉＧｅ或いはＧａＡｓ、ＧａＮ等の
半導体材料を用いることができる。半導体突起部１がシ
リコンの場合、出力用ドレイン電極５の材料としてはＴ
ｉＳｉ２やＣｏＳｉ２を用いることができる。また、ｎ
型ＭＯＳＦＥＴのソース領域６に接続するためのソース
電極としては、フェルミレベルがこのソース領域６の価
電子帯よりも伝導帯に近い導体を用いれば、電流を流す
ときの損失が少なくなる。また、同様にｐ型ＭＯＳＦＥ
Ｔのソース領域７に接続するためのソース電極として
は、フェルミレベルがこのソース領域７の伝導帯よりも
価電子帯に近い導体を用いれば、電流を流すときの損失
が少なくなる。
【００３２】また、図１に示すようにｎ型ＭＯＳＦＥＴ
及びｐ型ＭＯＳＦＥＴのゲート電極３、４が、半導体突
起部１の２つの側面上に形成されているダブルゲート構
造となっている。このようなダブルゲート構造とするこ
とで、ゲート長を微細化しても短チャネル効果を抑制す
ることが可能となる。
【００３３】また、このＣＭＯＳＦＥＴでは、ドレイン
領域２１上の出力用電極をショットキとしている。こう
することでｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ両方
ともオンオフすることが可能となり、ＣＭＯＳ動作を行
うことができる。
【００３４】図２は、図１に示したＣＭＯＳＦＥＴの斜
視図である。図２中矢印Ａで示す方向からみた断面図が
図１に示す断面図である。
【００３５】図２において、半導体層１は、半導体等か
らなる基板１１上に板状に形成された突起部である。絶
縁膜８は省略している。
【００３６】図２中手前（左）側が、ｎ型ＭＯＳＦＥＴ
であり、奥（右）側が、ｐ型ＭＯＳＦＥＴである。ｎ型
ＭＯＳＦＥＴは、板状に形成された半導体突起部１の両
方の側面上に形成された第１のゲート絶縁膜２と、この
第１のゲート絶縁膜２上に形成されたゲート電極３とを
具備している。ｐ型ＭＯＳＦＥＴは、板状に形成された
半導体突起部１の両方の側面上に形成された第２のゲー
ト絶縁膜２'と、この第２のゲート絶縁膜２'上に形成さ
れたゲート電極４とを具備している。ｎ型ＭＯＳＦＥＴ
とｐ型ＭＯＳＦＥＴのゲート電極３、４は互いに配線に
よって接続され入力Ｖｉｎとなっている（図１）。
【００３７】ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴ間に
位置する半導体突起部１は、ｎ型ＭＯＳＦＥＴとｐ型Ｍ
ＯＳＦＥＴ共通のドレイン領域２１となっている。この
ドレイン領域２１の表面には出力Ｖｏｕｔ用のドレイン
電極５が形成されている（図１）。
【００３８】ｎ型ＭＯＳＦＥＴにおいて、ゲート電極３
が形成されている領域を中心としてドレイン領域２１と
反対側の半導体突起部１中には、ｎ＋ソース領域６が形
成されている。また、ｐ型ＭＯＳＦＥＴにおいて、ゲー
ト電極４が形成されている領域を中心としてドレイン領
域２１と反対側の半導体突起部１中には、ｐ＋ソース領
域７が形成されている。ｎ型ＭＯＳＦＥＴのソース領域
６は低電源電圧Ｖｓｓと接続されており、ｐ型ＭＯＳＦ
ＥＴのソース領域７は高電源電圧Ｖｄｄが接続されてい
る（図１、図２）。
【００３９】図３に、実施形態１のＣＭＯＳＦＥＴにお
けるｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲート電圧
に対するドレイン電流の特性を示す。この結果は、ゲー
ト電極３、４のチャネル方向の長さを５０ｎｍ、ゲート
絶縁膜２の厚さを２ｎｍ、半導体突起部１の厚さ（図２
中ｄで示す）を１０ｎｍ、半導体突起部１のアクセプタ
濃度を１０１５ｃｍ−３の場合についてのシミュレーシ
ョンした結果である。
【００４０】図３に示すように、ｎ型ＭＯＳＦＥＴはゲ
ート電圧が上昇するにつれて０．６Ｖ付近を閾値として
ドレイン電流が高くなっている。ｐ型ＭＯＳＦＥＴはゲ
ート電圧が降下するにつれて０．５Ｖ付近を閾値として
ドレイン電流が高くなっていることが分かる。このよう
にｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴは、ゲート電圧
に対して反対の特性を有する。
【００４１】次に、図４に、図３に示した特性を具備す
るｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴを図１に示す
ように接続したＣＭＯＳＦＥＴの入出力電圧の関係を示
す。
【００４２】図４に示すように、入力電圧Ｖｉｎが低い
場合、出力電圧Ｖｏｕｔは高くなっている。反対に入力
電圧Ｖｉｎが高い場合、出力電圧Ｖｏｕｔは低くなって
いる。図４中、実線で示す特性は図１及び図２に示すよ
うなゲート電極がチャネル領域を挟んで両側にあるダブ
ルゲート構造のＣＭＯＳＦＥＴの場合である。この特性
から分かるように、図１及び図２に示すＣＭＯＳＦＥＴ
は反転動作を行っていることが分かる。
【００４３】また、図４中、破線で示す特性はゲート電
極がチャネル領域の片面にのみ形成された片面ゲート構
造のＣＭＯＳＦＥＴの場合である。片面ゲート構造のＣ
ＭＯＳＦＥＴにおいても、反転動作を行うことが分か
る。しかし反転動作特性はダブルゲート構造のものの方
が良い。
【００４４】図５に、片面ゲート構造のＣＭＯＳＦＥＴ
の図１に対応する上面から見た断面図を示す。
【００４５】このＣＭＯＳＦＥＴは、図５中左側に電子
伝導型絶縁ゲート型トランジスタ（ｎ型ＭＯＳＦＥ
Ｔ）、右側に正孔伝導型絶縁ゲート型トランジスタ（ｐ
型ＭＯＳＦＥＴ）が形成された構造となっている。半導
体突起部１は、図示しない基板上に形成された板状の突
起部である。
【００４６】ｎ型ＭＯＳＦＥＴは、半導体突起部１の一
方の側面上に形成された第１のゲート絶縁膜２と、この
第１のゲート絶縁膜２上に形成されたゲート電極３とを
具備している。
【００４７】ｐ型ＭＯＳＦＥＴは、半導体突起部１の一
方の側面上に形成された第２のゲート絶縁膜２'と、こ
の第２のゲート絶縁膜２'上に形成されたゲート電極４
とを具備している。
【００４８】ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲ
ート電極３、４は互いに配線によって接続され入力Ｖｉ
ｎとなっている。ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴ
間に位置する半導体突起部１は、ｎ型ＭＯＳＦＥＴとｐ
型ＭＯＳＦＥＴの共通のドレイン領域２１となってい
る。このドレイン領域２１の表面には出力Ｖｏｕｔ用の
ドレイン電極５が形成されている。
【００４９】ｎ型ＭＯＳＦＥＴにおいて、ゲート電極３
が形成されている領域を中心としてドレイン領域２１と
反対側の半導体層１中には、ｎ＋ソース領域６が形成さ
れている。また、ｐ型ＭＯＳＦＥＴにおいて、ゲート電
極４が形成されている領域を中心としてドレイン領域２
１と反対側の半導体層１中には、ｐ＋ソース領域７が形
成されている。ｎ型ＭＯＳＦＥＴのソース領域６は低電
源電圧Ｖｓｓと接続されており、ｐ型ＭＯＳＦＥＴのソ
ース領域７は高電源電圧Ｖｄｄが接続されている。そし
て絶縁物８で埋め込まれているが、半導体層１のゲート
電極が形成されていない方の側面は全て絶縁膜８で覆わ
れている。このような片面ゲート構造のＣＭＯＳＦＥＴ
でも、半導体層１の厚さを薄くすることで短チャネル効
果を防ぐことが可能となる。
【００５０】図６に、図１に示すダブルゲート、図５に
示す片面ゲートのＣＭＯＳＦＥＴにおいて、入力電圧Ｖ
ｉｎがｌｏｗ＝０Ｖである場合の半導体層１のポテンシ
ャル分布を示す。ここで縦軸は、半導体突起部１の膜厚
方向に対して中央部におけるポテンシャルを示す。ま
た、横軸は、ｎ型ＭＯＳＦＥＴのｎ＋拡散層からなるソ
ース領域からｐ型ＭＯＳＦＥＴのｐ＋拡散層からなるソ
ース領域までを共通のドレイン領域を中心として示す。
【００５１】図６に示すように、ｎ型ＭＯＳＦＥＴのｎ
＋拡散層からなるソース領域６からｎ型ＭＯＳＦＥＴの
ゲート電極３が形成されている半導体領域１（チャネル
領域）に、電子の注入を妨げるポテンシャル（バリア
Ａ）が発生しているのが分かる。
【００５２】電子の注入を防ぐことができると、ｎ＋拡
散層に接続されている低電源電圧がドレイン領域に伝播
することを防ぐことができ、ＣＭＯＳＦＥＴのインバー
タ動作を保証することができる。
【００５３】図７に、図１に示すダブルゲート、図５に
示す片面ゲートのＣＭＯＳＦＥＴにおいて、入力電圧Ｖ
ｉｎがｈｉｇｈ＝１Ｖである場合の半導体層１のポテン
シャル分布を示す。ここで縦軸は、半導体突起部１の膜
厚方向に対して中央部におけるポテンシャルを示す。ま
た、横軸は、ｎ型ＭＯＳＦＥＴのｎ＋拡散層からなるソ
ース領域からｐ型ＭＯＳＦＥＴのｐ＋拡散層からなるソ
ース領域までを共通のドレイン領域を中心として示す。
【００５４】図７に示すように、ｐ型ＭＯＳＦＥＴのｐ
＋拡散層からなるソース領域７からｎ型ＭＯＳＦＥＴの
ゲート電極４が形成されている半導体領域１（チャネル
領域）に、正孔の注入を妨げるポテンシャル（バリア
Ｂ）が発生しているのが分かる。
【００５５】正孔の注入を防ぐことができると、ｐ＋拡
散層に接続されている高電源電圧がドレイン領域に伝播
することを防ぐことができ、ＣＭＯＳＦＥＴのインバー
タ動作を保証することができる。
【００５６】次に、図８を用いて、図１及び図２に記載
したＣＭＯＳＦＥＴの製造方法について説明する。図８
（ａ）（ｂ）は各工程における斜視図である。図８
（ｃ）は図８（ｂ）を矢印Ａで示す上方から見た断面図
である。図８（ｄ）（ｅ）（ｆ）も図８（ｃ）と同様に
上方から見た断面図である。
【００５７】先ず、図８（ａ）に示すように、絶縁基板
（図示せず）上に半導体層を堆積した後、ＲＩＥ（反応
性イオンエッチング）によって板状の半導体突起部１を
形成する。
【００５８】次に、図８（ｂ）に示すように、半導体突
起部１の表面に熱酸化または堆積によってゲート絶縁膜
（図示せず）を形成し、多結晶シリコンや金属などのゲ
ート電極材料を堆積する。この後、ＲＩＥによってｎ型
ＭＯＳＦＥＴ用ゲート電極３とｐ型ＭＯＳＦＥＴ用ゲー
ト電極４を形成する。
【００５９】図８（ｃ）は、図８（ｂ）の矢印Ａで示す
上方からみた断面図である。図８（ｃ）に示すように、
半導体突起部１の２つの側面上にゲート絶縁膜２を介し
て、ｎ型ＭＯＳＦＥＴ用ゲート電極３、ｐ型ＭＯＳＦＥ
Ｔ用ゲート電極４が形成されている。
【００６０】次に、図８（ｄ）に示すように、レジスト
１２をパターニングする。このレジスト１２をマスクと
して、ｎ＋拡散層６を形成する。こうして、ｎ型ＭＯＳ
ＦＥＴ用ソース領域６を形成する。ｎ＋拡散層６は、Ａ
ｓなどのドナー不純物をイオン注入又は固相拡散或いは
気相拡散によって形成すればよい。
【００６１】次に、図８（ｅ）に示すように、レジスト
１２を剥離した後、レジスト１３をパターニングする。
このレジスト１３をマスクとして、ｐ＋拡散層７を形成
する。こうして、ｐ型ＭＯＳＦＥＴ用ソース領域７を形
成する。ｐ＋拡散層７は、Ｂなどのアクセプタ不純物を
イオン注入又は固相拡散或いは気相拡散によって形成す
ればよい。
【００６２】次に、図８（ｆ）に示すように、レジスト
１３を剥離した後、露出しているゲート絶縁膜２を除去
する。次に、ＴｉまたはＣｏなどの金属を堆積し、加熱
する。こうして、ｎ＋拡散層からなるソース領域６とｐ
＋拡散層からなるソース領域７を活性化すると同時に、
露出した半導体層表面にシリサイドを形成する。この
後、シリサイド反応しなかった金属を除去する。こうし
てｎ型ＭＯＳＦＥＴ用ソース領域６上にはソース電極１
４が形成される。ｐ型ＭＯＳＦＥＴ用ソース領域７上に
はソース電極１５が形成される。ｎ型ＭＯＳＦＥＴ及び
ｐ型ＭＯＳＦＥＴ共通のドレイン領域２１上には出力用
ドレイン電極５が形成される。
【００６３】図９に、本発明におけるＣＭＯＳＦＥＴの
変形例を示す。この変形例は、図１に示すＣＭＯＳＦＥ
Ｔにおいて、ｎ型ＭＯＳＦＥＴ用のソース領域６の換わ
りに、ＥｒＳｉ２からなるソース領域９を形成した。ま
た、ｐ型ＭＯＳＦＥＴ用のソース領域７の換わりにＰｔ
Ｓｉからなるソース領域１０を形成した。すなわち、こ
のＣＭＯＳＦＥＴでは、ＥｒＳｉ２からなるソース領域
９にｌｏｗレベルの電源電圧Ｖｓｓが接続され、ＰｔＳ
ｉからなるソース領域１０にｈｉｇｈレベルの電源電圧
Ｖｄｄが接続されている。このＣＭＯＳＦＥＴにおい
て、同一符号で示す構成は、図１のＣＭＯＳＦＥＴと同
様であるのでその説明は省略する。このようにソース領
域６、７としてシリサイドを形成しても良い。
【００６４】このＣＭＯＳＦＥＴの場合、半導体突起部
１はＳｉである。ｎ型ＭＯＳＦＥＴ用のＥｒＳｉ２ソー
ス領域９はＳｉに対してショットキー接合を形成する。
ＥｒＳｉ２のフェルミレベルは、Ｓｉの伝導帯に近い。
したがって、電子にとってのトンネル確率が高いので、
図１で示したＣＭＯＳＦＥＴのｎ＋拡散層からなるソー
ス領域６と同様の働きをする。
【００６５】一方、ｐ型ＭＯＳＦＥＴ用のＰｔＳｉソー
ス領域１０もＳｉに対してショットキー接合を形成す
る。ＰｔＳｉのフェルミレベルは、Ｓｉの価電子帯に近
い。したがって、正孔にとってのトンネル確率が高いの
で、図１で示したＣＭＯＳＦＥＴのｐ＋拡散層からなる
ソース領域７と同様の働きをする。
【００６６】図１０に、本発明におけるＣＭＯＳＦＥＴ
の変形例を示す。この変形例は、図１に示すＣＭＯＳＦ
ＥＴにおいて、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ
共通のドレイン領域２１の換わりに、ドレイン領域２１
の部分全てを出力電極５としたものである。このＣＭＯ
ＳＦＥＴでは、出力電極５自体がドレイン領域となる。
出力電極は、金属で形成すればよい。このとき金属電極
５と半導体突起部１とはショットキ接合する。
【００６７】すなわち、このＣＭＯＳＦＥＴは、基板上
に形成された第１の半導体突起部１及び第２の半導体突
起部１'と、第１の半導体突起部１及び第２の半導体突
起部１'間に形成された金属電極５とを具備する。第１
の半導体突起部１の側面上には、第１のゲート絶縁膜２
が形成されている。第２の半導体突起部１'の側面上に
は第２のゲート絶縁膜２'が形成されている。第１のゲ
ート絶縁膜２上には、第１のゲート電極３が形成されて
いる。第２のゲート絶縁膜２'上には、第２のゲート電
極４が形成されている。
【００６８】金属電極５の第１のゲート電極３を挟んで
対向する第１の半導体突起部１には、ｎ型の第１のソー
ス領域６が形成されている。金属電極５の第２のゲート
電極４を挟んで対向する第２の半導体突起部１'には、
ｐ型の第２のソース領域７が形成されている。
【００６９】このＣＭＯＳＦＥＴは金属電極５が半導体
突起部１の膜厚方向に厚く形成されているので、ｎ型及
びｐ型ＭＯＳＦＥＴのチャネル領域との接触面が増の
で、電流の集中がなく電流地の低下がない。
【００７０】図１１に、本発明の実施形態２にかかる相
補型絶縁ゲート型トランジスタ（ＣＭＯＳＦＥＴ）の断
面図を示す。
【００７１】このＣＭＯＳＦＥＴは、図１１中左側に電
子伝導型絶縁ゲート型トランジスタ（ｎ型ＭＯＳＦＥ
Ｔ）、右側に正孔伝導型絶縁ゲート型トランジスタ（ｐ
型ＭＯＳＦＥＴ）が形成された構造となっている。
【００７２】このＣＭＯＳＦＥＴは、基板１１と、この
基板１１上に形成された絶縁層８と、 この絶縁層８上
に形成された半導体層１とを具備している。半導体層１
上には、第１のゲート絶縁膜２及び第２のゲート絶縁膜
２'が離間して形成されている。第１のゲート絶縁膜２
上には、第１のゲート電極３が形成されている。第２の
ゲート絶縁膜２'上には、第２のゲート電極４が形成さ
れている。
【００７３】第１のゲート電極３及び第２のゲート電極
４間の半導体層１には、ドレイン領域５が形成されてい
る。ドレイン領域２１上には図示しないショットキ電極
が形成されている。
【００７４】ドレイン領域２１の第１のゲート電極３を
挟んで対向する半導体層１には、ｎ型の第１のソース領
域６が形成されている。ドレイン領域２１の第２のゲー
ト電極４を挟んで対向する半導体層１には、ｐ型の第２
のソース領域７が形成されている。
【００７５】半導体層１の上側面及び下側面上に形成さ
れた第１のゲート絶縁膜２と、この第１のゲート絶縁膜
２上に形成された第１のゲート電極３と、第１のソース
領域６と、ドレイン領域２１とでｎ型ＭＯＳＦＥＴとし
て機能する。
【００７６】半導体層１の上側面及び下側面上に形成さ
れた第２のゲート絶縁膜２'と、この第２のゲート絶縁
膜２'上に形成された第２のゲート電極４と、第２のソ
ース領域７と、ドレイン領域２１とでｐ型ＭＯＳＦＥＴ
として機能する。
【００７７】ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲ
ート電極３、４は互いに配線によって接続され入力Ｖｉ
ｎとなっている。ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴ
間には、共通の出力用Ｖｏｕｔドレイン電極５が形成さ
れ、共通のドレイン領域となっている。
【００７８】ｎ型ＭＯＳＦＥＴのソース領域６は低電源
電圧Ｖｓｓと接続されており、ｐ型ＭＯＳＦＥＴのソー
ス領域７は高電源電圧Ｖｄｄが接続されている。
【００７９】このようなＣＭＯＳＦＥＴは、半導体基板
１１上に形成されている絶縁物８で埋め込まれている。
半導体層１としてはシリコンやＳｉＧｅ或いはＧａＡ
ｓ、ＧａＮ等の半導体材料を用いることができる。半導
体層１がシリコンの場合、ドレイン電極５の材料として
はＴｉＳｉ２やＣｏＳｉ２を用いることができる。ま
た、ｎ型ＭＯＳＦＥＴのソース領域６に接続するための
ソース電極としては、フェルミレベルがこのソース領域
６の価電子帯よりも伝導帯に近い導体を用いれば、電流
を流すときの損失が少なくなる。また、同様にｐ型ＭＯ
ＳＦＥＴのソース領域７に接続するためのソース電極と
しては、フェルミレベルがこのソース領域７の伝導帯よ
りも価電子帯に近い導体を用いれば、電流を流すときの
損失が少なくなる。
【００８０】また、図１１に示すようにｎ型ＭＯＳＦＥ
Ｔ及びｐ型ＭＯＳＦＥＴのゲート電極が、半導体層１を
挟んで対向する側面上に形成されている。このようなダ
ブルゲート構造とすることで、ゲート長を微細化しても
短チャネル効果を抑制することが可能となる。
【００８１】また、ドレイン領域５の代わりに、ｎ型Ｍ
ＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ共通の金属電極を設け
てもよい。
【００８２】本実施形態におけるＣＭＯＳＦＥＴにおい
ても実施形態１のＣＭＯＳＦＥＴと同様の効果を奏し、
また実施形態１に比べると、段差の少ない構造を実現で
きる。
【００８３】図１２は、本発明におけるＣＭＯＳＦＥＴ
の変形例の上面から見た断面図である。この変形例は、
図１に示すＣＭＯＳＦＥＴにおける半導体層１を中心と
するＣＭＯＳＦＥＴの主要構成を、半導体基板１１中に
埋め込んだものである。すなわち半導体基板１１をエッ
チングにより穴をあけ、この穴の中に絶縁層８を形成す
る。この絶縁層８上に板状の半導体層１を形成し、その
後の工程は図８で示すものと同じようにしてＣＭＯＳＦ
ＥＴの主要部を形成する。最後に絶縁層８で半導体層１
を埋め込むことで完成する。このＣＭＯＳＦＥＴにおい
て、同一符号で示す構成は、図１のＣＭＯＳＦＥＴと同
様であるのでその説明は省略する。
【００８４】以上説明したＣＭＯＳＦＥＴにおいて、ｎ
型ＭＯＳＦＥＴの半導体層１とｐ型ＭＯＳＦＥＴの半導
体層１の伝導型が異なっても良い。これにより、両者の
閾値制御が可能となり、良好なＣＭＯＳの反転特性を得
ることが可能となる。また、上述したＣＭＯＳＦＥＴで
は、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴ間に共通の
ドレイン領域を形成してもＣＭＯＳ特性を得ることがで
き、従来素子分離領域を形成していたものと比較すると
格段に微細化に適している。
【００８５】
【発明の効果】本発明によると、短チャネル効果を抑制
し、素子分離領域を必要としない新たな構造の相補型絶
縁ゲート型トランジスタを提供し、さらなる微細化を進
めることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態１にかかるＣＭＯＳＦＥＴ
の上面から見た断面図。
【図２】 本発明の実施形態１にかかるＣＭＯＳＦＥＴ
の斜視図。
【図３】 本発明の実施形態１のＣＭＯＳＦＥＴにおけ
るｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴのゲート電圧に
対するドレイン電流の特性を示す。
【図４】 本発明の実施形態１のＣＭＯＳＦＥＴにおけ
る入出力電圧の関係を示す図。
【図５】 実施形態１の変形例にかかるＣＭＯＳＦＥＴ
の断面図。
【図６】 入力電圧がｌｏｗの場合の半導体層中央部に
おけるポテンシャル分布を示す図。
【図７】 入力電圧がｌｏｗの場合の半導体層中央部に
おけるポテンシャル分布を示す図。
【図８】 本発明の実施形態１にかかるＣＭＯＳＦＥＴ
の各製造工程を説明する図であり、（ａ）（ｂ）は斜視
図、（ｃ）（ｄ）（ｅ）（ｆ）は上面から見た断面図。
【図９】 本発明の実施形態１の変形例にかかるＣＭＯ
ＳＦＥＴの上面から見た断面図。
【図１０】 本発明の実施形態１の変形例にかかるＣＭ
ＯＳＦＥＴの上面から見た断面図。
【図１１】 本発明の実施形態２にかかるＣＭＯＳＦＥ
Ｔの断面図。
【図１２】 本発明の実施形態１にかかるＣＯＭＯＳＦ
ＥＴ構造を半導体基板に埋め込んだＣＭＯＳＦＥＴの上
面からみた断面図。
【図１３】 従来のＣＭＯＳＦＥＴの断面図。
【符号の説明】
１・・・半導体層（半導体突起部） ２、２'・・・ゲート絶縁膜 ３・・・ｎ型ＭＯＳＦＥＴ用ゲート電極 ４・・・ｐ型ＭＯＳＦＥＴ用ゲート電極 ５・・・出力用ドレイン電極 ６・・・ｎ型ＭＯＳＦＥＴ用のｎ＋拡散層ソース領域 ７・・・ｐ型ＭＯＳＦＥＴ用のｐ＋拡散層ソース領域 ８・・・保護用絶縁層 ９・・・ｌｏｗレベル用電極 １０・・・ｈｉｇｈレベル用電極 １１・・・半導体基板 １２・・・レジスト １３・・・レジスト １４・・・ｎ型ＭＯＳＦＥＴ用のｎ＋拡散層シリサイド
からなるソース電極 １５・・・ｐ型ＭＯＳＦＥＴ用のｐ＋拡散層シリサイド
からなるソース電極
フロントページの続き Ｆターム(参考） 4M104 AA05 AA10 BB19 BB20 BB22 BB25 CC01 CC03 CC05 DD78 DD84 DD91 EE03 FF02 FF04 GG09 GG10 GG14 HH20 5F048 AA01 AA04 AC03 AC04 BA14 BA15 BA16 BB01 BB05 BB09 BC01 BC03 BC15 BF06 BF07 BF16 BG05 5F110 AA30 BB04 BB11 CC10 DD05 EE02 EE09 EE29 EE42 FF23 FF27 GG01 GG02 GG04 GG22 GG25 GG28 HJ01 HJ13 HJ16 HJ17 HJ23 HK02 HK05 HK40 HK50

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】基板と、 基板上に形成された半導体突起部と、 前記半導体突起部の側面上に離間して形成された第１の
    ゲート絶縁膜及び第２のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極と、 前記第１のゲート電極及び第２のゲート電極間の前記半
    導体突起部に形成されたドレイン領域と、 前記ドレイン領域上に形成されたショットキ電極と、 前記ドレイン領域の前記第１のゲート電極を挟んで対向
    する前記半導体突起部に形成されたｎ型の第１のソース
    領域と、 前記ドレイン領域の前記第２のゲート電極を挟んで対向
    する前記半導体突起部に形成されたｐ型の第２のソース
    領域とを具備することを特徴とする相補型絶縁ゲート型
    トランジスタ。
  2. 【請求項２】基板と、 基板上に形成された第１の半導体突起部及び第２の半導
    体突起部と、 前記第１の半導体突起部及び第２の半導体突起部間に形
    成された金属電極と、 前記第１の半導体突起部の側面上に形成された第１のゲ
    ート絶縁膜と、 前記第２の半導体突起部の側面上に形成された第２のゲ
    ート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極と、 前記金属電極の前記第１のゲート電極を挟んで対向する
    前記半導体突起部に形成されたｎ型の第１のソース領域
    と、 前記金属電極の前記第２のゲート電極を挟んで対向する
    前記半導体突起部に形成されたｐ型の第２のソース領域
    とを具備することを特徴とする相補型絶縁ゲート型トラ
    ンジスタ。
  3. 【請求項３】前記半導体突起部は２つの側面を有し、前
    記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は前
    記２つの側面上に形成され、この上に前記第１のゲート
    電極及び前記第２のゲート電極が形成されていることを
    特徴とする請求項１或いは請求項２記載の相補型絶縁ゲ
    ート型トランジスタ。
  4. 【請求項４】前記第１のソース領域上に形成されたフェ
    ルミレベルがこのソース領域の価電子帯よりも伝導帯に
    近い導体或いは前記第２のソース領域上に形成されたフ
    ェルミレベルがこのソース領域の伝導帯よりも価電子帯
    に近い導体を具備することを特徴とする請求項１乃至請
    求項３のいずれかに記載の相補型絶縁ゲート型トランジ
    スタ。
  5. 【請求項５】基板と、 前記基板上に形成された絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層上に離間して形成された第１のゲート絶縁
    膜及び第２のゲート絶縁膜と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極と、 前記第１のゲート電極及び第２のゲート電極間の前記半
    導体層に形成されたドレイン領域と、 前記ドレイン領域上に形成されたショットキ電極と、 前記ドレイン領域の前記第１のゲート電極を挟んで対向
    する前記半導体層に形成されたｎ型の第１のソース領域
    と、 前記ドレイン領域の前記第２のゲート電極を挟んで対向
    する前記半導体層に形成されたｐ型の第２のソース領域
    とを具備することを特徴とする相補型絶縁ゲート型トラ
    ンジスタ。
  6. 【請求項６】基板と、 前記基板上に形成された絶縁層と、 前記絶縁層上に離間して形成された第１の半導体層及び
    第２の半導体層と、 前記第１の半導体層及び前記第２の半導体層間に形成さ
    れた金属電極と、 前記第１の半導体層上に形成された第１のゲート絶縁膜
    と、 前記第２の半導体層上に形成された第２のゲート絶縁膜
    と、 前記第１のゲート絶縁膜上に形成された第１のゲート電
    極と、 前記第２のゲート絶縁膜上に形成された第２のゲート電
    極と、 前記金属電極の前記第１のゲート電極を挟んで対向する
    前記第１の半導体層に形成されたｎ型の第１のソース領
    域と、 前記金属電極の前記第２のゲート電極を挟んで対向する
    前記第２の半導体層に形成されたｐ型の第２のソース領
    域とを具備することを特徴とする相補型絶縁ゲート型ト
    ランジスタ。
  7. 【請求項７】前記半導体層は相対向する表面及び裏面を
    有し、前記第１のゲート絶縁膜及び前記第２のゲート絶
    縁膜は前記表面及び裏面上に形成され、この上に前記第
    １ゲート電極及び前記第２のゲート電極が形成されてい
    ることを特徴とする請求項５或いは請求項６記載の相補
    型絶縁ゲート型トランジスタ。
  8. 【請求項８】前記第１のソース領域上に形成されたフェ
    ルミレベルがこのソース領域の価電子帯よりも伝導帯に
    近い導体或いは前記第２のソース領域上に形成されたフ
    ェルミレベルがこのソース領域の伝導帯よりも価電子帯
    に近い導体を具備することを特徴とする請求項５乃至請
    求項７のいずれかに記載の相補型絶縁ゲート型トランジ
    スタ。
JP2001091168A 2001-03-27 2001-03-27 相補型絶縁ゲート型トランジスタ Pending JP2002289697A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001091168A JP2002289697A (ja) 2001-03-27 2001-03-27 相補型絶縁ゲート型トランジスタ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001091168A JP2002289697A (ja) 2001-03-27 2001-03-27 相補型絶縁ゲート型トランジスタ

Publications (1)

Publication Number Publication Date
JP2002289697A true JP2002289697A (ja) 2002-10-04

Family

ID=18945840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001091168A Pending JP2002289697A (ja) 2001-03-27 2001-03-27 相補型絶縁ゲート型トランジスタ

Country Status (1)

Country Link
JP (1) JP2002289697A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005302849A (ja) * 2004-04-08 2005-10-27 National Institute Of Advanced Industrial & Technology 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法
JP2006507684A (ja) * 2002-11-22 2006-03-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ２トランジスタｎｏｒデバイス
JP2006216833A (ja) * 2005-02-04 2006-08-17 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JP2008529302A (ja) * 2005-01-27 2008-07-31 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイス性能を改善するためのデュアル・シリサイド・プロセス
US7491973B2 (en) 2005-03-02 2009-02-17 Kabushiki Kaisha Toshiba Semiconductor LSI circuit having a NAND logic gate with a highly integrated and microscopic structure

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006507684A (ja) * 2002-11-22 2006-03-02 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド ２トランジスタｎｏｒデバイス
JP2005302849A (ja) * 2004-04-08 2005-10-27 National Institute Of Advanced Industrial & Technology 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法
JP4565097B2 (ja) * 2004-04-08 2010-10-20 独立行政法人産業技術総合研究所 二重ゲートｍｏｓトランジスタおよび二重ゲートｃｍｏｓトランジスタ、その製造方法
JP2008529302A (ja) * 2005-01-27 2008-07-31 インターナショナル・ビジネス・マシーンズ・コーポレーション デバイス性能を改善するためのデュアル・シリサイド・プロセス
JP2006216833A (ja) * 2005-02-04 2006-08-17 Toshiba Corp Ｍｏｓ型半導体装置及びその製造方法
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US7491973B2 (en) 2005-03-02 2009-02-17 Kabushiki Kaisha Toshiba Semiconductor LSI circuit having a NAND logic gate with a highly integrated and microscopic structure
US7834358B2 (en) 2005-03-02 2010-11-16 Kabushik Kaisha Toshiba Semiconductor LSI circuit and a method for fabricating the semiconductor LSI circuit

Similar Documents

Publication Publication Date Title
US7400016B2 (en) Semiconductor device realizing characteristics like a SOI MOSFET
US7932563B2 (en) Techniques for improving transistor-to-transistor stress uniformity
JPH053206A (ja) オフセツトゲート構造トランジスタおよびその製造方法
JPH10242470A (ja) 半導体装置及びその製造方法
JP3383219B2 (ja) Ｓｏｉ半導体装置及びその製造方法
US20050184343A1 (en) MESFETs integrated with MOSFETs on common substrate and methods of forming the same
JP2002198439A (ja) 半導体装置および携帯電子機器
US6410413B2 (en) Semiconductor device with transparent link area for silicide applications and fabrication thereof
US20070262377A1 (en) Transistor Structure and Method of Manufacturing Thereof
JPH06224428A (ja) 電界効果トランジスタ及びその形成方法
US6744111B1 (en) Schottky-barrier tunneling transistor
JP2003332583A (ja) 半導体装置およびその製造方法
JP2000188339A (ja) 半導体装置及びその製造方法
US6825507B2 (en) Semiconductor device having high electron mobility comprising a SiGe/Si/SiGe substrate
JPH11111972A (ja) 半導体デバイス及びその製造方法
JP2002289697A (ja) 相補型絶縁ゲート型トランジスタ
JP2000340795A (ja) 半導体論理素子およびそれを用いた論理回路
JP5160709B2 (ja) Ｓｏｉ型ｍｏｓ電界効果トランジスタ及びその製造方法
JPH05343686A (ja) 半導体装置およびその製造方法
US6803613B2 (en) Semiconductor device and manufacturing method of the same
JP2728424B2 (ja) 半導体集積回路装置
US20030141555A1 (en) Butting contact structure and method incorporating with a silicide inserted between a contact region and a conductor for a small contact window
JP4577948B2 (ja) オフセットゲート型電界効果トランジスタ
JP2540754B2 (ja) 高耐圧トランジスタ
JP3017838B2 (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040907

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041108

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20041109

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041130