JP2003332583A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2003332583A JP2003332583A JP2002139548A JP2002139548A JP2003332583A JP 2003332583 A JP2003332583 A JP 2003332583A JP 2002139548 A JP2002139548 A JP 2002139548A JP 2002139548 A JP2002139548 A JP 2002139548A JP 2003332583 A JP2003332583 A JP 2003332583A
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Abstract
(57)【要約】
【課題】オン時におけるドレイン電流の増大を確保しつ
つ、オフリーク電流の増大を抑制することができる半導
体装置およびその製造方法を提供する。 【解決手段】絶縁膜２上に形成された半導体層３と、半
導体層３上に形成されたゲート電極６と、ゲート電極６
下における半導体層３に形成された第１導電型のボディ
領域８と、ボディ領域８を挟んで半導体層３に形成され
た第２導電型のソース領域９およびドレイン領域１０と
を有し、さらに、半導体層３の一部の領域において、ソ
ース領域９と絶縁膜２との間に形成され、ボディ領域８
に接続する第１導電型半導体領域１１と、ソース領域９
を貫いて第１導電型半導体領域１１にまで到達するよう
に形成され、ソース領域９および第１導電型半導体領域
１１に接続するソース電極１３とを有し、第１導電型半
導体領域１１が形成された領域３ａにおける半導体層３
の膜厚が、他の領域に比して厚膜化されている。
つ、オフリーク電流の増大を抑制することができる半導
体装置およびその製造方法を提供する。 【解決手段】絶縁膜２上に形成された半導体層３と、半
導体層３上に形成されたゲート電極６と、ゲート電極６
下における半導体層３に形成された第１導電型のボディ
領域８と、ボディ領域８を挟んで半導体層３に形成され
た第２導電型のソース領域９およびドレイン領域１０と
を有し、さらに、半導体層３の一部の領域において、ソ
ース領域９と絶縁膜２との間に形成され、ボディ領域８
に接続する第１導電型半導体領域１１と、ソース領域９
を貫いて第１導電型半導体領域１１にまで到達するよう
に形成され、ソース領域９および第１導電型半導体領域
１１に接続するソース電極１３とを有し、第１導電型半
導体領域１１が形成された領域３ａにおける半導体層３
の膜厚が、他の領域に比して厚膜化されている。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、絶縁膜上
の半導体層にソース領域、ボディ領域、ドレイン領域を
形成して製造されるＳＯＩ（Silicon On Insulator) 型
の半導体装置およびその製造方法に関する。
の半導体層にソース領域、ボディ領域、ドレイン領域を
形成して製造されるＳＯＩ（Silicon On Insulator) 型
の半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】図１３は、従来のＳＯＩ型ＭＯＳトラン
ジスタの代表例としてｎチャネルＭＯＳトランジスタか
らなる半導体装置の断面図である。図１３に示す半導体
装置は、シリコン等からなる支持基板１０１上に、埋め
込み絶縁膜１０２を介して形成された単結晶シリコン膜
からなる島状の半導体層（ＳＯＩ層）１０３が形成され
ており、この半導体層１０３にリン又は砒素を高濃度に
添加したｎ型のソ一ス領域１０４とドレイン領域１０５
が形成されている。
ジスタの代表例としてｎチャネルＭＯＳトランジスタか
らなる半導体装置の断面図である。図１３に示す半導体
装置は、シリコン等からなる支持基板１０１上に、埋め
込み絶縁膜１０２を介して形成された単結晶シリコン膜
からなる島状の半導体層（ＳＯＩ層）１０３が形成され
ており、この半導体層１０３にリン又は砒素を高濃度に
添加したｎ型のソ一ス領域１０４とドレイン領域１０５
が形成されている。
【０００３】ソース領域１０４とドレイン領域１０５に
挟まれてボロンを添加したｐ型のボディ領域１０６が形
成されている。ボディ領域１０６の真上にはゲート絶縁
膜１０７を介してｎ型の多結晶シリコンゲート１０８が
形成されている。また、ソース領域１０４、ドレイン領
域１０５および多結晶シリコンゲート１０８に電位を与
えるためにソース電極１０９、ドレイン電極１１０およ
びゲート電極１１１がそれぞれ設けられている。
挟まれてボロンを添加したｐ型のボディ領域１０６が形
成されている。ボディ領域１０６の真上にはゲート絶縁
膜１０７を介してｎ型の多結晶シリコンゲート１０８が
形成されている。また、ソース領域１０４、ドレイン領
域１０５および多結晶シリコンゲート１０８に電位を与
えるためにソース電極１０９、ドレイン電極１１０およ
びゲート電極１１１がそれぞれ設けられている。
【０００４】ここで、ソース電極１０９とゲート電極１
１１にＯＶ、ドレイン電極１１０に正の電圧を印加した
場合を想定する。この状態は、ｎチャネルＭＯＳトラン
ジスタをゲートで強制的にオフしている状態に対応す
る。この場合、ｐ型のボディ領域１０６とｎ型のドレイ
ン領域１０５から成るｐｎ接合は逆方向にバイアスされ
た状態となっており、周知のメカニズムに起因して高電
界の空乏層内で電子・正孔の対が発生する。
１１にＯＶ、ドレイン電極１１０に正の電圧を印加した
場合を想定する。この状態は、ｎチャネルＭＯＳトラン
ジスタをゲートで強制的にオフしている状態に対応す
る。この場合、ｐ型のボディ領域１０６とｎ型のドレイ
ン領域１０５から成るｐｎ接合は逆方向にバイアスされ
た状態となっており、周知のメカニズムに起因して高電
界の空乏層内で電子・正孔の対が発生する。
【０００５】このとき、ドレイン領域１０５からボディ
領域１０６に向かう電位勾配が存在するため、電子はド
レイン領域１０５へ、正孔はボディ領域１０６へ移動す
る。ボディ領域１０６へ移動した正孔はソース領域１０
４へ流出しようとするが、ソース領域１０４がｎ型であ
るために電位障壁が形成されていることから、正孔はボ
ディ領域１０６内で蓄積することになる。このため、正
孔の蓄積量に応じてボディ領域１０６の電位は上昇し、
結果として、ｎチャネルＭＯＳトランジスタの閾値電圧
（Ｖｔｈ）が低下する。
領域１０６に向かう電位勾配が存在するため、電子はド
レイン領域１０５へ、正孔はボディ領域１０６へ移動す
る。ボディ領域１０６へ移動した正孔はソース領域１０
４へ流出しようとするが、ソース領域１０４がｎ型であ
るために電位障壁が形成されていることから、正孔はボ
ディ領域１０６内で蓄積することになる。このため、正
孔の蓄積量に応じてボディ領域１０６の電位は上昇し、
結果として、ｎチャネルＭＯＳトランジスタの閾値電圧
（Ｖｔｈ）が低下する。
【０００６】上記の基板浮遊効果による特性ばらつきを
抑制するためには、ボディ領域１０６の電位がアース電
位になるようにすればよい。例えば、ｎチャネルＭＯＳ
トランジスタにおいて、ゲート電極下に形成されたｐ型
のボディ領域を延長して、当該延長した領域に専用の電
極を設け、これをソース電極１０９に短絡したりする手
法もある。この場合には、ボディ領域１０６に流入した
正孔はソース領域１０４を介さずに直接に外部電極に流
出するため、ボディ領域１０６内に正孔は蓄積しない。
但し、ボディ領域１０６に専用の電極を設けることは素
子占有面積の増大につながり、この構造は通常採用され
ない。
抑制するためには、ボディ領域１０６の電位がアース電
位になるようにすればよい。例えば、ｎチャネルＭＯＳ
トランジスタにおいて、ゲート電極下に形成されたｐ型
のボディ領域を延長して、当該延長した領域に専用の電
極を設け、これをソース電極１０９に短絡したりする手
法もある。この場合には、ボディ領域１０６に流入した
正孔はソース領域１０４を介さずに直接に外部電極に流
出するため、ボディ領域１０６内に正孔は蓄積しない。
但し、ボディ領域１０６に専用の電極を設けることは素
子占有面積の増大につながり、この構造は通常採用され
ない。
【０００７】図１４は、ボディ領域１０６の電位が上昇
したとき、ｎチャネルＭＯＳトランジスタの特性がどの
ように変化するのかを示す図である。横軸がゲート電極
に印加するゲート電圧で、縦軸がゲート電圧に応じて変
化するドレイン電流である。いわゆるサブスレッショル
ド特性である。図中の一点鎖線で示すグラフＧ１がボデ
ィ領域が電気的に浮遊状態にある従来のｎチャネルＭＯ
Ｓトランジスタのサブスレッショルド特性に対応してい
る。また点線で示すグラフＧ２は、ボディ領域１０６に
専用の電極を設け、これをソース電極１０９に短絡した
ＭＯＳトランジスタのサブスレッショルド特性を示して
いる。
したとき、ｎチャネルＭＯＳトランジスタの特性がどの
ように変化するのかを示す図である。横軸がゲート電極
に印加するゲート電圧で、縦軸がゲート電圧に応じて変
化するドレイン電流である。いわゆるサブスレッショル
ド特性である。図中の一点鎖線で示すグラフＧ１がボデ
ィ領域が電気的に浮遊状態にある従来のｎチャネルＭＯ
Ｓトランジスタのサブスレッショルド特性に対応してい
る。また点線で示すグラフＧ２は、ボディ領域１０６に
専用の電極を設け、これをソース電極１０９に短絡した
ＭＯＳトランジスタのサブスレッショルド特性を示して
いる。
【０００８】上述したように、図１３に示す従来のｎチ
ャネルＭＯＳトランジスタではボディ領域が電気的に浮
遊状態にある構造であるため、ボディ領域１０６に正孔
が蓄積されると、しきい値電圧Ｖｔｈが低下し、サブス
レッショルド特性は低ゲート電圧側（向かって左側）へ
シフトしている（図中、グラフＧ２とグラフＧ１とを比
較）。
ャネルＭＯＳトランジスタではボディ領域が電気的に浮
遊状態にある構造であるため、ボディ領域１０６に正孔
が蓄積されると、しきい値電圧Ｖｔｈが低下し、サブス
レッショルド特性は低ゲート電圧側（向かって左側）へ
シフトしている（図中、グラフＧ２とグラフＧ１とを比
較）。
【０００９】このため、ゲート電圧を電原電圧（Ｖｄ
ｄ）まで高めたオン時のドレイン電流は周知の理論式か
ら得られる（Ｖｄｄ−Ｖｔｈ）2 に比例してｄ１だけ増
大するものの、ゲート電圧ＯＶにおけるドレイン電流、
つまりオフリーク電流も１０-( Vth/S)に比例してｄ２だ
け増大することになる。
ｄ）まで高めたオン時のドレイン電流は周知の理論式か
ら得られる（Ｖｄｄ−Ｖｔｈ）2 に比例してｄ１だけ増
大するものの、ゲート電圧ＯＶにおけるドレイン電流、
つまりオフリーク電流も１０-( Vth/S)に比例してｄ２だ
け増大することになる。
【００１０】従って、図１３に示す従来のｎチャネルＭ
ＯＳトランジスタは、オフ時のリーク電流が影響するス
タンバイパワーよりもオン時のドレイン電流増大によっ
てもたらされる高速性能をより強く重視するマイクロプ
ロセッサーで多用されている。なお、上記のＳはサブス
レッショルド・スウィングと呼ばれるデバイスパラメー
タである。ボディ領域１０６に正孔が蓄積されることに
よる特性変化については、例えば公知文献（Glenn O e
t.al,"A Comparative Analysis of the DynamicBehavio
r of BTG/SOI MOSFETs and Circurts with Distributed
Body Resistance."IEEE Transactions on Electron De
vices,Vol 45,No 10,pp 2138-2145,1998）で詳細が開示
されている。
ＯＳトランジスタは、オフ時のリーク電流が影響するス
タンバイパワーよりもオン時のドレイン電流増大によっ
てもたらされる高速性能をより強く重視するマイクロプ
ロセッサーで多用されている。なお、上記のＳはサブス
レッショルド・スウィングと呼ばれるデバイスパラメー
タである。ボディ領域１０６に正孔が蓄積されることに
よる特性変化については、例えば公知文献（Glenn O e
t.al,"A Comparative Analysis of the DynamicBehavio
r of BTG/SOI MOSFETs and Circurts with Distributed
Body Resistance."IEEE Transactions on Electron De
vices,Vol 45,No 10,pp 2138-2145,1998）で詳細が開示
されている。
【００１１】
【発明が解決しようとする課題】ところで、図１３に示
すｎチャネルＭＯＳトランジスタでオフリーク電流の増
大を抑制して、グラフＧ３に示すような特性を得ること
ができれば、高速性能を活かしつつ低消費電力性能も実
現できることになり、その応用範囲はマイクロプロセッ
サーに代表される各種コンピュータ機器用ＬＳＩに限ら
ず携帯情報端末のＬＳＩにも広がる。従って、ボディ領
域をフローティングとすることで電流駆動力を上げ高速
性能を実現する従来のＳＯＩ型ＭＯＳトランジスタで
は、如何にしてそのオフリーク電流の増大を抑制するか
が重要な課題として残されていた。
すｎチャネルＭＯＳトランジスタでオフリーク電流の増
大を抑制して、グラフＧ３に示すような特性を得ること
ができれば、高速性能を活かしつつ低消費電力性能も実
現できることになり、その応用範囲はマイクロプロセッ
サーに代表される各種コンピュータ機器用ＬＳＩに限ら
ず携帯情報端末のＬＳＩにも広がる。従って、ボディ領
域をフローティングとすることで電流駆動力を上げ高速
性能を実現する従来のＳＯＩ型ＭＯＳトランジスタで
は、如何にしてそのオフリーク電流の増大を抑制するか
が重要な課題として残されていた。
【００１２】本発明は上記の事情に鑑みてなされたもの
であり、その目的は、オン時におけるドレイン電流の増
大を確保しつつ、オフリーク電流の増大を抑制すること
ができる半導体装置およびその製造方法を提供すること
にある。
であり、その目的は、オン時におけるドレイン電流の増
大を確保しつつ、オフリーク電流の増大を抑制すること
ができる半導体装置およびその製造方法を提供すること
にある。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、絶縁膜上に形成された半導
体層と、前記半導体層に絶縁した状態で前記半導体層上
に形成されたゲート電極と、前記ゲート電極下における
前記半導体層に形成された第１導電型のボディ領域と、
前記ボディ領域を挟んで前記半導体層に形成された第２
導電型のソース領域およびドレイン領域とを有する半導
体装置であって、前記半導体層の一部の領域において、
前記ソース領域と前記絶縁膜との間に形成され、前記ボ
ディ領域に接続する第１導電型半導体領域と、前記ソー
ス領域を貫いて前記第１導電型半導体領域にまで到達す
るように形成され、前記ソース領域および前記第１導電
型半導体領域に接続するソース電極とを有し、前記第１
導電型半導体領域が形成された領域における前記半導体
層の膜厚が、他の領域に比して厚膜化されている。
め、本発明の半導体装置は、絶縁膜上に形成された半導
体層と、前記半導体層に絶縁した状態で前記半導体層上
に形成されたゲート電極と、前記ゲート電極下における
前記半導体層に形成された第１導電型のボディ領域と、
前記ボディ領域を挟んで前記半導体層に形成された第２
導電型のソース領域およびドレイン領域とを有する半導
体装置であって、前記半導体層の一部の領域において、
前記ソース領域と前記絶縁膜との間に形成され、前記ボ
ディ領域に接続する第１導電型半導体領域と、前記ソー
ス領域を貫いて前記第１導電型半導体領域にまで到達す
るように形成され、前記ソース領域および前記第１導電
型半導体領域に接続するソース電極とを有し、前記第１
導電型半導体領域が形成された領域における前記半導体
層の膜厚が、他の領域に比して厚膜化されている。
【００１４】前記ソース領域および前記ドレイン領域
は、前記他の領域において前記絶縁膜に接するように前
記半導体層に形成されている。
は、前記他の領域において前記絶縁膜に接するように前
記半導体層に形成されている。
【００１５】前記第１導電型半導体領域は、前記半導体
層の一部の領域において、前記ソース領域、前記ボディ
領域および前記ドレイン領域と前記絶縁膜との間に形成
されている。
層の一部の領域において、前記ソース領域、前記ボディ
領域および前記ドレイン領域と前記絶縁膜との間に形成
されている。
【００１６】前記半導体層の他の領域において形成さ
れ、前記ドレイン領域に接続するドレイン電極をさらに
有する。
れ、前記ドレイン領域に接続するドレイン電極をさらに
有する。
【００１７】上記の本発明の半導体装置では、第１導電
型半導体領域がソース領域とボディ領域に接続してお
り、ソース電極がソース領域および第１導電型半導体領
域に接続されていることから、第１導電型のボディ領域
は第１導電型半導体領域を介してソース電極に導通され
ている。従って、オフ時には、ドレイン側の高電界の空
乏層で発生し、第１導電型のボディ領域へ移動した電荷
は、ボディ領域で蓄積することなく、第１導電型半導体
領域を介してソース電極へ抜け外部に流出する。一方、
オン時においてボディ領域全体を空乏化させることによ
り、空乏化したボディ領域を通って第１導電型半導体領
域へ至る経路は極めて高抵抗となり、第１導電型半導体
領域を介してソース電極へ抜ける電荷の数は激減し、電
荷がボディ領域に蓄積される。このため、実質的にオン
時においては、ボディ領域はフローティング状態とな
る。
型半導体領域がソース領域とボディ領域に接続してお
り、ソース電極がソース領域および第１導電型半導体領
域に接続されていることから、第１導電型のボディ領域
は第１導電型半導体領域を介してソース電極に導通され
ている。従って、オフ時には、ドレイン側の高電界の空
乏層で発生し、第１導電型のボディ領域へ移動した電荷
は、ボディ領域で蓄積することなく、第１導電型半導体
領域を介してソース電極へ抜け外部に流出する。一方、
オン時においてボディ領域全体を空乏化させることによ
り、空乏化したボディ領域を通って第１導電型半導体領
域へ至る経路は極めて高抵抗となり、第１導電型半導体
領域を介してソース電極へ抜ける電荷の数は激減し、電
荷がボディ領域に蓄積される。このため、実質的にオン
時においては、ボディ領域はフローティング状態とな
る。
【００１８】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、絶縁膜上に第１導電型の
半導体層を形成し、前記半導体層に絶縁した状態で前記
半導体層上にゲート電極を形成し前記ゲート電極下にお
ける前記半導体層の領域をボディ領域とし、前記ボディ
領域を挟むように前記半導体層に第２導電型のソース領
域およびドレイン領域を形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程の前に、少な
くとも前記ソース領域の一部の領域における前記半導体
層を保護した状態で、他の領域の前記半導体層を選択的
に酸化する工程と、酸化により生じた酸化膜を除去する
ことにより、前記一部の領域が前記他の領域に比して厚
膜化された前記半導体層を形成する工程と、前記半導体
層の厚膜化された領域において、前記絶縁膜に接する第
１導電型半導体領域を形成する工程とを有し、前記ソー
ス領域および前記ドレイン領域を形成する工程の後に、
前記ソース領域を貫いて前記第１導電型半導体領域にま
で到達するようにソース電極を形成する工程を有する。
明の半導体装置の製造方法は、絶縁膜上に第１導電型の
半導体層を形成し、前記半導体層に絶縁した状態で前記
半導体層上にゲート電極を形成し前記ゲート電極下にお
ける前記半導体層の領域をボディ領域とし、前記ボディ
領域を挟むように前記半導体層に第２導電型のソース領
域およびドレイン領域を形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程の前に、少な
くとも前記ソース領域の一部の領域における前記半導体
層を保護した状態で、他の領域の前記半導体層を選択的
に酸化する工程と、酸化により生じた酸化膜を除去する
ことにより、前記一部の領域が前記他の領域に比して厚
膜化された前記半導体層を形成する工程と、前記半導体
層の厚膜化された領域において、前記絶縁膜に接する第
１導電型半導体領域を形成する工程とを有し、前記ソー
ス領域および前記ドレイン領域を形成する工程の後に、
前記ソース領域を貫いて前記第１導電型半導体領域にま
で到達するようにソース電極を形成する工程を有する。
【００１９】
【発明の実施の形態】以下に、本発明の実施形態とし
て、ＳＯＩ型のｎチャネルＭＯＳトランジスタの構造、
およびその製造方法について図面を参照して説明する。
ｐチャネルＭＯＳトランジスタの構造はソース領域、ボ
ディ領域、ドレイン領域、多結晶シリコンゲートの導電
型をｎ型からｐ型へ、またｐ型からｎ型へ入れ替えるだ
けで済むことから、以下の説明においては導電型（ｎ型
かｐ型）とキャリアの種類（正札か電子）を読み替え、
且つ、印加バイアスを正から負へと変更するだけでｐチ
ャネルＭＯＳトランジスタにおいても適用可能である。
て、ＳＯＩ型のｎチャネルＭＯＳトランジスタの構造、
およびその製造方法について図面を参照して説明する。
ｐチャネルＭＯＳトランジスタの構造はソース領域、ボ
ディ領域、ドレイン領域、多結晶シリコンゲートの導電
型をｎ型からｐ型へ、またｐ型からｎ型へ入れ替えるだ
けで済むことから、以下の説明においては導電型（ｎ型
かｐ型）とキャリアの種類（正札か電子）を読み替え、
且つ、印加バイアスを正から負へと変更するだけでｐチ
ャネルＭＯＳトランジスタにおいても適用可能である。
【００２０】図１は本実施形態のＳＯＩ型ｎチャネルＭ
ＯＳトランジスの平面図である。なお、本実施形態に係
るｎチャネルＭＯＳトランジスタの重要な構造部分を明
示するため、素子表面を保護する絶縁膜等は省略してあ
る。図２（ａ）は図１のＡ−Ａ’線における断面図であ
り、図２（ｂ）は図１のＢ−Ｂ’線における断面図であ
り、図２（ｃ）は図１のＣ−Ｃ’線における断面図であ
る。図２（ａ）は、多結晶シリコンゲートの直下に位置
するボディ領域の断面構造を示しており、図２（ｂ）お
よび図２（ｃ）は、それぞれソース領域およびドレイン
領域の断面構造を示している。
ＯＳトランジスの平面図である。なお、本実施形態に係
るｎチャネルＭＯＳトランジスタの重要な構造部分を明
示するため、素子表面を保護する絶縁膜等は省略してあ
る。図２（ａ）は図１のＡ−Ａ’線における断面図であ
り、図２（ｂ）は図１のＢ−Ｂ’線における断面図であ
り、図２（ｃ）は図１のＣ−Ｃ’線における断面図であ
る。図２（ａ）は、多結晶シリコンゲートの直下に位置
するボディ領域の断面構造を示しており、図２（ｂ）お
よび図２（ｃ）は、それぞれソース領域およびドレイン
領域の断面構造を示している。
【００２１】図１および図２に示すｎチャネルＭＯＳト
ランジスタは、例えば、シリコン等からなる支持基板１
に酸化シリコン等からなる埋め込み絶縁膜２が形成さ
れ、当該埋め込み絶縁膜２上に、単結晶シリコンあるい
は多結晶シリコン等からなり島状に加工された半導体層
３が形成されている。
ランジスタは、例えば、シリコン等からなる支持基板１
に酸化シリコン等からなる埋め込み絶縁膜２が形成さ
れ、当該埋め込み絶縁膜２上に、単結晶シリコンあるい
は多結晶シリコン等からなり島状に加工された半導体層
３が形成されている。
【００２２】半導体層３の側壁には、酸化シリコン等か
らなる側壁絶縁膜４が形成されており、半導体層３の上
面には酸化シリコン等からなるゲート絶縁膜５を介し
て、ｎ型の多結晶シリコンからなる多結晶シリコンゲー
ト６が形成されている。
らなる側壁絶縁膜４が形成されており、半導体層３の上
面には酸化シリコン等からなるゲート絶縁膜５を介し
て、ｎ型の多結晶シリコンからなる多結晶シリコンゲー
ト６が形成されている。
【００２３】島状に加工された半導体層３は、多結晶シ
リコンゲート６に直交するように、厚膜化された厚膜化
領域３ａを有し、その結果、多結晶シリコンゲート６の
幅方向に膜厚が変化している構造となっている。
リコンゲート６に直交するように、厚膜化された厚膜化
領域３ａを有し、その結果、多結晶シリコンゲート６の
幅方向に膜厚が変化している構造となっている。
【００２４】多結晶シリコンゲート６下における半導体
層３には、ｐ型のボディ領域８が形成されており、当該
ｐ型のボディ領域８を挟んでｎ型のソース領域９および
ドレイン領域１０が形成されている。
層３には、ｐ型のボディ領域８が形成されており、当該
ｐ型のボディ領域８を挟んでｎ型のソース領域９および
ドレイン領域１０が形成されている。
【００２５】半導体層３の厚膜化領域３ａにおいて、ソ
ース領域９、ボディ領域８、ドレイン領域１０と埋め込
み絶縁膜２との間には、ボディ領域８よりも高濃度にｐ
型不純物を含有するｐ型半導体領域１１が形成されてい
る。
ース領域９、ボディ領域８、ドレイン領域１０と埋め込
み絶縁膜２との間には、ボディ領域８よりも高濃度にｐ
型不純物を含有するｐ型半導体領域１１が形成されてい
る。
【００２６】上記のソース領域９およびドレイン領域１
０は、ｐ型半導体領域１１が形成された厚膜化領域３ａ
以外の領域においては、埋め込み絶縁膜２に達する膜厚
で形成されている。
０は、ｐ型半導体領域１１が形成された厚膜化領域３ａ
以外の領域においては、埋め込み絶縁膜２に達する膜厚
で形成されている。
【００２７】上記の半導体層３の厚膜化領域３ａでは、
他の領域に比してｐ型半導体領域１１の膜厚分だけ厚膜
化されて形成されており、従って、ｐ型半導体領域１１
上に存在するボディ領域８、ソース領域９およびドレイ
ン領域１０の膜厚は、他の領域における半導体層３に形
成されたボディ領域８、ソース領域９およびドレイン領
域１０の膜厚と同じ膜厚を有するように形成されてい
る。
他の領域に比してｐ型半導体領域１１の膜厚分だけ厚膜
化されて形成されており、従って、ｐ型半導体領域１１
上に存在するボディ領域８、ソース領域９およびドレイ
ン領域１０の膜厚は、他の領域における半導体層３に形
成されたボディ領域８、ソース領域９およびドレイン領
域１０の膜厚と同じ膜厚を有するように形成されてい
る。
【００２８】半導体層３の厚膜化領域３ａに形成された
ソース領域９を貫通して、ｐ型半導体領域１１に達する
まで埋め込まれるようにしてソース電極１３が形成され
ておいる。このため、ｐ型半導体領域１１は、ソース電
極１３を介してソース領域９と電気的に短絡している。
また、図２（ａ）に示すようにｐ型半導体領域１１はボ
ディ領域８と導通していることから、ソース電極１３は
ボディ領域８と導通していることとなる。
ソース領域９を貫通して、ｐ型半導体領域１１に達する
まで埋め込まれるようにしてソース電極１３が形成され
ておいる。このため、ｐ型半導体領域１１は、ソース電
極１３を介してソース領域９と電気的に短絡している。
また、図２（ａ）に示すようにｐ型半導体領域１１はボ
ディ領域８と導通していることから、ソース電極１３は
ボディ領域８と導通していることとなる。
【００２９】一方、半導体層３の厚膜化領域３ａ以外の
膜厚が小さい領域において、ドレイン領域１０に埋め込
まれてドレイン電極１４が形成されている。ドレイン電
極１４とｐ型半導体領域１１は、ｐｎ接合で分離されて
いる。さらに、多結晶シリコンゲート６の電極取り出し
領域において、多結晶シリコンゲート６に埋め込まれて
ゲート電極１２が形成されている。
膜厚が小さい領域において、ドレイン領域１０に埋め込
まれてドレイン電極１４が形成されている。ドレイン電
極１４とｐ型半導体領域１１は、ｐｎ接合で分離されて
いる。さらに、多結晶シリコンゲート６の電極取り出し
領域において、多結晶シリコンゲート６に埋め込まれて
ゲート電極１２が形成されている。
【００３０】次に、上記の本実施形態に係るｎチャネル
ＭＯＳトランジスタの動作について説明する。
ＭＯＳトランジスタの動作について説明する。
【００３１】まず図２（ａ）〜図２（ｃ）に示す断面構
造において、ソース領域９と多結晶シリコンゲート６が
ともにＯＶでドレイン領域１０がＶｄｄの場合、すなわ
ちオフ状態を考えてみる。この場合には、少なくともボ
ディ領域８の底部近傍は中性状態を維持しており、この
中性領域はｐ型半導体領域１１を介してソース電極１３
と導通している。従ってドレイン側の高電界の空乏層で
発生した正孔はソース電極１３から流出し、ボディ領域
８に蓄積しない。つまり、オフリーク電流の増大は抑制
されることとなる。
造において、ソース領域９と多結晶シリコンゲート６が
ともにＯＶでドレイン領域１０がＶｄｄの場合、すなわ
ちオフ状態を考えてみる。この場合には、少なくともボ
ディ領域８の底部近傍は中性状態を維持しており、この
中性領域はｐ型半導体領域１１を介してソース電極１３
と導通している。従ってドレイン側の高電界の空乏層で
発生した正孔はソース電極１３から流出し、ボディ領域
８に蓄積しない。つまり、オフリーク電流の増大は抑制
されることとなる。
【００３２】次に多結晶シリコンゲート６に閾値電圧に
対応する正バイアスを印加した場合、すなわちボディ領
域８の表面側にｎ型の反転層が誘起された場合を考えて
みる。このとき、図３に示すように、当該反転層の直下
には空乏層ＤＬが誘起されるが、その空乏層ＤＬの幅よ
りもボディ領域８の膜厚を小さく設定しておくと、空乏
層ＤＬは埋め込み絶縁膜２にまで到達し、その結果、ボ
ディ領域８の全体が空乏層ＤＬで覆われることになる。
但し厚膜化領域３ａにおいては、ｐ型半導体領域１１が
形成されていることから、この領域では空乏層ＤＬは埋
め込み絶縁膜２に到達せず、ｐ型半導体領域１１で止ま
る。
対応する正バイアスを印加した場合、すなわちボディ領
域８の表面側にｎ型の反転層が誘起された場合を考えて
みる。このとき、図３に示すように、当該反転層の直下
には空乏層ＤＬが誘起されるが、その空乏層ＤＬの幅よ
りもボディ領域８の膜厚を小さく設定しておくと、空乏
層ＤＬは埋め込み絶縁膜２にまで到達し、その結果、ボ
ディ領域８の全体が空乏層ＤＬで覆われることになる。
但し厚膜化領域３ａにおいては、ｐ型半導体領域１１が
形成されていることから、この領域では空乏層ＤＬは埋
め込み絶縁膜２に到達せず、ｐ型半導体領域１１で止ま
る。
【００３３】ここで反転層直下に誘起される空乏層ＤＬ
の幅がボディ領域８の膜厚を決定する際に重要となる。
この幅は、理論的に求められており、下記式（１）で与
えられる。
の幅がボディ領域８の膜厚を決定する際に重要となる。
この幅は、理論的に求められており、下記式（１）で与
えられる。
【００３４】
【数１】
【００３５】ここで、εはシリコンの誘電率、ｋはボル
ツマン定数、Ｔは絶対温度、ｑは単位電荷量、Ｎはボデ
ィ領域の不純物濃度を示す。一例として室温でボディ領
域の不鈍物濃度を５×１０17ｃｍ-3に選定した場合、空
乏層幅は５０ｎｍと算出される。従って、この不純物濃
度の場合には、ボディ領域８の膜厚として５０ｎｍ以下
を設定すれば、多結晶シリコンゲート６に閾値電圧を与
えたとき、ボディ領域８は完全に空乏化することにな
る。
ツマン定数、Ｔは絶対温度、ｑは単位電荷量、Ｎはボデ
ィ領域の不純物濃度を示す。一例として室温でボディ領
域の不鈍物濃度を５×１０17ｃｍ-3に選定した場合、空
乏層幅は５０ｎｍと算出される。従って、この不純物濃
度の場合には、ボディ領域８の膜厚として５０ｎｍ以下
を設定すれば、多結晶シリコンゲート６に閾値電圧を与
えたとき、ボディ領域８は完全に空乏化することにな
る。
【００３６】さて、ボディ領域８が完全に空乏化したと
き、ドレインの高電界の空乏層で発生した正孔がどのよ
うな挙動を取るかについて説明する。空乏化とはキャリ
ア（ここでは正孔）が空乏化していることを意味してお
り、中性領域と違って極めて抵抗が高いことを示してい
る。従ってドレイン側で発生した正孔がｐ型半導体領域
１１に到達するには極めて高い抵抗を経由して流れる必
要があり、事実上、これは不可能と言える。
き、ドレインの高電界の空乏層で発生した正孔がどのよ
うな挙動を取るかについて説明する。空乏化とはキャリ
ア（ここでは正孔）が空乏化していることを意味してお
り、中性領域と違って極めて抵抗が高いことを示してい
る。従ってドレイン側で発生した正孔がｐ型半導体領域
１１に到達するには極めて高い抵抗を経由して流れる必
要があり、事実上、これは不可能と言える。
【００３７】このことは、完全に空乏化したボディ領域
に外部より強制的に電位を与えてもデバイス特性が変化
しない、換言すれば空乏化していると所望の電位を与え
ることができない、という実験事実からも裏付けられ
る。この実験事実に関しては公知文献（Dennis Sinitsk
y et.al,"A Dynamic Depletion SOI MOSFET Model forS
PICE," Symposium on VLSI technology digest,pp 114-
115, 1998）で開示されている。
に外部より強制的に電位を与えてもデバイス特性が変化
しない、換言すれば空乏化していると所望の電位を与え
ることができない、という実験事実からも裏付けられ
る。この実験事実に関しては公知文献（Dennis Sinitsk
y et.al,"A Dynamic Depletion SOI MOSFET Model forS
PICE," Symposium on VLSI technology digest,pp 114-
115, 1998）で開示されている。
【００３８】ｐ型半導体領域１１に到達できる正孔は、
ドレイン領域１０とｐ型半導体領域１１からなるｐｎ接
合の近傍で発生した正孔ＨＡだけに限られ（図３参
照）、この数は全数に占める割合が極めて小さく、それ
以外の領域において発生した大多数の正孔ＨＢがソース
電極１３に流出することができず、その結果、ボディ領
域８に蓄積されることになる。
ドレイン領域１０とｐ型半導体領域１１からなるｐｎ接
合の近傍で発生した正孔ＨＡだけに限られ（図３参
照）、この数は全数に占める割合が極めて小さく、それ
以外の領域において発生した大多数の正孔ＨＢがソース
電極１３に流出することができず、その結果、ボディ領
域８に蓄積されることになる。
【００３９】このため、ボディ領域８の電位が上昇し、
ドレイン電流の増大に至る。従って、図１４の実線で示
したグラフＧ３のようなサブスレッショルド特性が得ら
れることとなる。ゲート電圧が低いバイアス条件ではボ
ディ電位がソース電位に固定された状態となるため、サ
ブスレッショルド特性はグラフＧ２で示す特性に一致す
るが、ゲート電圧がＶｔｈになるとボディ領域が空乏化
するためフローティング状態となり、ドレイン電流が増
大するグラフＧ１に一致するようになる。
ドレイン電流の増大に至る。従って、図１４の実線で示
したグラフＧ３のようなサブスレッショルド特性が得ら
れることとなる。ゲート電圧が低いバイアス条件ではボ
ディ電位がソース電位に固定された状態となるため、サ
ブスレッショルド特性はグラフＧ２で示す特性に一致す
るが、ゲート電圧がＶｔｈになるとボディ領域が空乏化
するためフローティング状態となり、ドレイン電流が増
大するグラフＧ１に一致するようになる。
【００４０】このように、本実施形態に係るｎチャネル
ＭＯＳトランジスタでは、オフ時にボディ領域８の底部
近傍が中性を維持しているため、ドレイン側の高電界の
空乏層で発生した正孔はボディ領域８に蓄積されること
なくソース電極１３を介して外部に流出するため、オフ
リーク電流の増大は抑制される。一方、オン時にはボデ
ィ領域８が完全に空乏化するため、ソース電極１３に至
る経路は極めて高抵抗となり、ソース電極１３を介して
流出する正孔数は激減する。このため、実質的にはボデ
ィ領域８はフローティング状態となり、ドレイン電流が
増大する。つまり、オフ時のリーク電流低減とオン時の
ドレイン電流増大を両立できるメカニズムを内蔵したデ
バイス構造となる。
ＭＯＳトランジスタでは、オフ時にボディ領域８の底部
近傍が中性を維持しているため、ドレイン側の高電界の
空乏層で発生した正孔はボディ領域８に蓄積されること
なくソース電極１３を介して外部に流出するため、オフ
リーク電流の増大は抑制される。一方、オン時にはボデ
ィ領域８が完全に空乏化するため、ソース電極１３に至
る経路は極めて高抵抗となり、ソース電極１３を介して
流出する正孔数は激減する。このため、実質的にはボデ
ィ領域８はフローティング状態となり、ドレイン電流が
増大する。つまり、オフ時のリーク電流低減とオン時の
ドレイン電流増大を両立できるメカニズムを内蔵したデ
バイス構造となる。
【００４１】ここで、公知文献（”Elimination of Bip
olar-Induced Breakdown in Fully-Depleted SOI MOSFE
Ts"IEDN92-337,pp13.1.1-13.14）において、ボディ領域
とドレイン領域から成るｐｎ接合が逆方向にバイアスさ
れた場合における高電界の空乏層内で発生した正孔をソ
ースへ逃がすＭＯＳトランジスタ構造が開示されてい
る。図４に上記の公知文献に記載されたＳＯＩ型ＭＯＳ
トランジスタの構造断面図を示す。
olar-Induced Breakdown in Fully-Depleted SOI MOSFE
Ts"IEDN92-337,pp13.1.1-13.14）において、ボディ領域
とドレイン領域から成るｐｎ接合が逆方向にバイアスさ
れた場合における高電界の空乏層内で発生した正孔をソ
ースへ逃がすＭＯＳトランジスタ構造が開示されてい
る。図４に上記の公知文献に記載されたＳＯＩ型ＭＯＳ
トランジスタの構造断面図を示す。
【００４２】図４に示すＭＯＳトランジスタでは、シリ
コン等からなる支持基板上に、埋め込み絶縁膜１０２を
介して形成された単結晶シリコン膜からなる半導体層
（ＳＯＩ層）１０３が形成されており、この半導体層１
０３にｎ型のソ一ス領域１０４とドレイン領域１０５が
形成されており、ソース領域１０４と埋め込み絶縁膜１
０２との間には、ｐ型半導体領域１１２が形成されてい
る。ソース領域１０４およびｐ型半導体領域１１２と、
ドレイン領域１０５との間に挟まれてｐ型のボディ領域
１０６が形成されている。
コン等からなる支持基板上に、埋め込み絶縁膜１０２を
介して形成された単結晶シリコン膜からなる半導体層
（ＳＯＩ層）１０３が形成されており、この半導体層１
０３にｎ型のソ一ス領域１０４とドレイン領域１０５が
形成されており、ソース領域１０４と埋め込み絶縁膜１
０２との間には、ｐ型半導体領域１１２が形成されてい
る。ソース領域１０４およびｐ型半導体領域１１２と、
ドレイン領域１０５との間に挟まれてｐ型のボディ領域
１０６が形成されている。
【００４３】ボディ領域１０６の真上にはゲート絶縁膜
を介してｎ型の多結晶シリコンゲート１０８が形成され
ている。また、ソース領域１０４を貫通してｐ型半導体
領域１１２に達するようにソース電極１０９が設けられ
ており、さらに、ドレイン領域１０５に接続するドレイ
ン電極１１０が設けられている。
を介してｎ型の多結晶シリコンゲート１０８が形成され
ている。また、ソース領域１０４を貫通してｐ型半導体
領域１１２に達するようにソース電極１０９が設けられ
ており、さらに、ドレイン領域１０５に接続するドレイ
ン電極１１０が設けられている。
【００４４】上記の公知文献に記載のＭＯＳトランジス
タでは、ｐ型半導体領域１１２は、ソース電極１０９を
介してソース領域１０４と電気的に短絡しており、ｐ型
半導体領域１１２はボディ領域１０６と導通しているこ
とから、ソース電極１０９はボディ領域１０６と導通し
ていることとなる。
タでは、ｐ型半導体領域１１２は、ソース電極１０９を
介してソース領域１０４と電気的に短絡しており、ｐ型
半導体領域１１２はボディ領域１０６と導通しているこ
とから、ソース電極１０９はボディ領域１０６と導通し
ていることとなる。
【００４５】従って、上記のＭＯＳトランジスタにおい
ても、ｐ型のボディ領域１０６とｎ型のドレイン領域１
０５から成るｐｎ接合が逆方向にバイアスされた状態の
ときに、高電界の空乏層内で正孔がボディ領域１０６へ
移動すると、ｐ型半導体領域１１２を介してソース電極
１０９へと抜けることとなる。
ても、ｐ型のボディ領域１０６とｎ型のドレイン領域１
０５から成るｐｎ接合が逆方向にバイアスされた状態の
ときに、高電界の空乏層内で正孔がボディ領域１０６へ
移動すると、ｐ型半導体領域１１２を介してソース電極
１０９へと抜けることとなる。
【００４６】しかしながら、上記公知文献では、完全空
乏型のＭＯＳトランジスタを意図したものでなく、部分
空乏型のＭＯＳトランジスタを意図したものであり、本
実施形態のように、オフ時にのみボディ領域がソース領
域とソース電極と短絡され、オン時にはボディ領域全体
が空乏化することによりボディ領域がソース電極と電気
的に切り離されフローティング状態とするような発想は
ない。
乏型のＭＯＳトランジスタを意図したものでなく、部分
空乏型のＭＯＳトランジスタを意図したものであり、本
実施形態のように、オフ時にのみボディ領域がソース領
域とソース電極と短絡され、オン時にはボディ領域全体
が空乏化することによりボディ領域がソース電極と電気
的に切り離されフローティング状態とするような発想は
ない。
【００４７】一方で、このＭＯＳトランジスタの構造を
完全空乏型に適用した場合には、本実施形態と同様に、
オフ時にはボディ領域１０６の底部近傍が中性を維持し
ているため、ドレイン側の高電界の空乏層で発生した正
孔はボディ領域１０６に蓄積されることなくｐ型半導体
領域１１２を介してソース電極１０９へと抜けて外部に
流出することによりオフリーク電流の増大は抑制される
一方、オン時にはボディ領域１０６が完全に空乏化する
ため、ソース電極１０９に至る経路は極めて高抵抗とな
り、ソース電極１０９を介して流出する正孔数は激減
し、実質的にボディ領域１０６がフローティング状態と
なり、ドレイン電流が増大するようにも見える。
完全空乏型に適用した場合には、本実施形態と同様に、
オフ時にはボディ領域１０６の底部近傍が中性を維持し
ているため、ドレイン側の高電界の空乏層で発生した正
孔はボディ領域１０６に蓄積されることなくｐ型半導体
領域１１２を介してソース電極１０９へと抜けて外部に
流出することによりオフリーク電流の増大は抑制される
一方、オン時にはボディ領域１０６が完全に空乏化する
ため、ソース電極１０９に至る経路は極めて高抵抗とな
り、ソース電極１０９を介して流出する正孔数は激減
し、実質的にボディ領域１０６がフローティング状態と
なり、ドレイン電流が増大するようにも見える。
【００４８】しかしながら、完全空乏型のＭＯＳトラン
ジスタとする場合には、半導体層１０３の膜厚を３０ｎ
ｍ程度とする必要がある。この場合において、上記の公
知文献に記載のＭＯＳトランジスタの構造を適用しよう
とすると、半導体層１０３の膜厚を単純に半分に分割し
た場合に、ｎ型のソース領域１０４の膜厚が１５ｎｍ程
度、ｐ型半導体領域１１２の膜厚が１５ｎｍ程度とな
る。
ジスタとする場合には、半導体層１０３の膜厚を３０ｎ
ｍ程度とする必要がある。この場合において、上記の公
知文献に記載のＭＯＳトランジスタの構造を適用しよう
とすると、半導体層１０３の膜厚を単純に半分に分割し
た場合に、ｎ型のソース領域１０４の膜厚が１５ｎｍ程
度、ｐ型半導体領域１１２の膜厚が１５ｎｍ程度とな
る。
【００４９】このとき、ソース領域１０４の膜厚が小さ
くなることにより、ソース領域１０４の抵抗が大きくな
ることから、ＭＯＳトランジスタの抵抗が大きくなる。
この抵抗の上昇は、正孔をボディ領域に蓄積させること
による効果とは比較にならないほど素子の駆動力を実効
的に大きく減少させることから、図１４のグラフＧ３で
示すような特性は得られず、却ってオン時に得られるド
レイン電流が激減してしまうという不利益がある。
くなることにより、ソース領域１０４の抵抗が大きくな
ることから、ＭＯＳトランジスタの抵抗が大きくなる。
この抵抗の上昇は、正孔をボディ領域に蓄積させること
による効果とは比較にならないほど素子の駆動力を実効
的に大きく減少させることから、図１４のグラフＧ３で
示すような特性は得られず、却ってオン時に得られるド
レイン電流が激減してしまうという不利益がある。
【００５０】これに対して、本実施形態では、ｐ型半導
体領域１１を形成する領域における半導体層３は厚膜化
されていることから、ｐ型半導体領域１１を形成する領
域とそれ以外の領域におけるボディ領域８、ソース領域
９、ドレイン領域１０の膜厚はほぼ同等であり、上記の
ような問題はない。
体領域１１を形成する領域における半導体層３は厚膜化
されていることから、ｐ型半導体領域１１を形成する領
域とそれ以外の領域におけるボディ領域８、ソース領域
９、ドレイン領域１０の膜厚はほぼ同等であり、上記の
ような問題はない。
【００５１】以上説明したように、本実施形態に係るＳ
ＯＩ型ＭＯＳトランジスタでは、以下の効果を有する。
オフ時においてボディ領域８の電位が基準となるソース
領域９の電位で固定されることによるオフリーク電流の
低減と、オン時においてボディ領域８がフローティング
状態となることによるドレイン電流の増大を有するＭＯ
Ｓトランジスタであるため、低消費電力性能と高速性能
とを同時に実現することができる。また、ボディ領域が
常時フローティング状態となっている従来のＳＯＩ型Ｍ
ＯＳトランジスタではソース領域をエミッタ、ボディ領
域をベース、ドレイン領域をコレクタとする寄生のバイ
ポーラトランジスタが原因でドレイン耐圧が大幅に低下
するが、本発明のＭＯＳトランジスタではオフ時にボデ
ィ領域８の電位が自動的にソース領域９の電位に固定さ
れるため、バルクＭＯＳトランジスタと同等の高いドレ
イン耐圧を達成できる。さらに、ボディ領域８が常時フ
ローティング状態となっている従来のＳＯＩ型ＭＯＳト
ランジスタでは、オフ時でもボディ領域８の電位が時間
的に変化するため、回路設計に多大の労力を必要とする
が、本発明によるＳＯＩ型ＭＯＳトランジスタではオフ
時にボディ領域８の電位が基準のソース領域９の電位に
固定されるため、回路設計が容易になる。
ＯＩ型ＭＯＳトランジスタでは、以下の効果を有する。
オフ時においてボディ領域８の電位が基準となるソース
領域９の電位で固定されることによるオフリーク電流の
低減と、オン時においてボディ領域８がフローティング
状態となることによるドレイン電流の増大を有するＭＯ
Ｓトランジスタであるため、低消費電力性能と高速性能
とを同時に実現することができる。また、ボディ領域が
常時フローティング状態となっている従来のＳＯＩ型Ｍ
ＯＳトランジスタではソース領域をエミッタ、ボディ領
域をベース、ドレイン領域をコレクタとする寄生のバイ
ポーラトランジスタが原因でドレイン耐圧が大幅に低下
するが、本発明のＭＯＳトランジスタではオフ時にボデ
ィ領域８の電位が自動的にソース領域９の電位に固定さ
れるため、バルクＭＯＳトランジスタと同等の高いドレ
イン耐圧を達成できる。さらに、ボディ領域８が常時フ
ローティング状態となっている従来のＳＯＩ型ＭＯＳト
ランジスタでは、オフ時でもボディ領域８の電位が時間
的に変化するため、回路設計に多大の労力を必要とする
が、本発明によるＳＯＩ型ＭＯＳトランジスタではオフ
時にボディ領域８の電位が基準のソース領域９の電位に
固定されるため、回路設計が容易になる。
【００５２】以上、本発明の実施形態として、ＳＯＩ型
のｎチャネルＭＯＳトラシジスタの構造と電気的特性上
の長所を説明したが、ここで示したデバイス構造は汎用
のＭＯＳ製造プロセスを用いて実現されるものであり、
決して特異なプロセスを要しない。以下に、本実施形態
に係るＳＯＩ型のｎチャネルＭＯＳトランジスタの製造
方法の一例について、図面を参照して説明する。
のｎチャネルＭＯＳトラシジスタの構造と電気的特性上
の長所を説明したが、ここで示したデバイス構造は汎用
のＭＯＳ製造プロセスを用いて実現されるものであり、
決して特異なプロセスを要しない。以下に、本実施形態
に係るＳＯＩ型のｎチャネルＭＯＳトランジスタの製造
方法の一例について、図面を参照して説明する。
【００５３】まず、図５（ａ）に示すように、例えば、
比抵抗２０〜３０Ωｃｍ、面方位（１００）のｐ型単結
晶シリコン基板からなる支持基板１と、同じく比抵抗２
０〜３０Ωｃｍ、面方位（１００）、厚さ１００ｎｍ前
後のｐ型単結晶シリコン膜からなる半導体層３との間
に、厚さ１００ｎｍ前後の埋め込み絶縁膜２が挟まれた
構造のＳＯＩ基板を用意する。なお、このＳＯＩ基板の
作製方法には、限定はなく、例えば、公知のＳＩＭＯＸ
（Separation by IMplanted OXygen) 法や、ウェーハ貼
り合わせ法等により製造したものを用いることができ
る。
比抵抗２０〜３０Ωｃｍ、面方位（１００）のｐ型単結
晶シリコン基板からなる支持基板１と、同じく比抵抗２
０〜３０Ωｃｍ、面方位（１００）、厚さ１００ｎｍ前
後のｐ型単結晶シリコン膜からなる半導体層３との間
に、厚さ１００ｎｍ前後の埋め込み絶縁膜２が挟まれた
構造のＳＯＩ基板を用意する。なお、このＳＯＩ基板の
作製方法には、限定はなく、例えば、公知のＳＩＭＯＸ
（Separation by IMplanted OXygen) 法や、ウェーハ貼
り合わせ法等により製造したものを用いることができ
る。
【００５４】上記のＳＯＩ基板を出発基板として、酸化
性雰囲気の電気炉で熱酸化により５ｎｍ前後の薄い酸化
シリコン膜２１を形成する。その後、減圧の化学的気相
成長法を用いて厚さ１００ｎｍ程度の窒化シリコン膜２
２を堆積する。続いて、窒化シリコン膜２２上に、リソ
グラフィー技術により厚膜化させる領域にレジスト２３
を形成し、当該レジスト２３をマスクとして窒化シリコ
ン膜２２と酸化シリコン膜２１を異方性エッチング法で
除去する。この段階での断面構造を図５（ｂ）に示す。
性雰囲気の電気炉で熱酸化により５ｎｍ前後の薄い酸化
シリコン膜２１を形成する。その後、減圧の化学的気相
成長法を用いて厚さ１００ｎｍ程度の窒化シリコン膜２
２を堆積する。続いて、窒化シリコン膜２２上に、リソ
グラフィー技術により厚膜化させる領域にレジスト２３
を形成し、当該レジスト２３をマスクとして窒化シリコ
ン膜２２と酸化シリコン膜２１を異方性エッチング法で
除去する。この段階での断面構造を図５（ｂ）に示す。
【００５５】次に、レジスト２３を硫酸と過酸化水素水
から成る混合液で除去した後、露出した半導体層３の表
面のみを再び酸化性雰囲気の電気炉で熱酸化し、厚さ１
２０ｎｍのＬＯＣＯＳ（Local Oxidation of Silicon）
膜３０を形成する。このときＬＯＣＯＳ膜３０の直下に
残存する単結晶シリコンからなる半導体層３の厚さは約
４６ｎｍとなる。この段階での断面構造を図６（ｃ）に
示す。
から成る混合液で除去した後、露出した半導体層３の表
面のみを再び酸化性雰囲気の電気炉で熱酸化し、厚さ１
２０ｎｍのＬＯＣＯＳ（Local Oxidation of Silicon）
膜３０を形成する。このときＬＯＣＯＳ膜３０の直下に
残存する単結晶シリコンからなる半導体層３の厚さは約
４６ｎｍとなる。この段階での断面構造を図６（ｃ）に
示す。
【００５６】次に、ＬＯＣＯＳ膜３０を緩衝ＨＦ液で除
去し、続いて窒化シリコン膜２２も熱リン酸液で除去す
る。その後、窒化シリコン膜２２の直下に形成されてい
た酸化シリコン膜２１も希ＨＦ液で除去し、凹凸が形成
された単結晶シリコンからなる半導体層３の表面を完全
に露出させる。続いて、所望のパターンを有するレジス
トをマスクとして異方性エッチングにより半導体層３を
パターニングし、埋め込み絶縁膜２上に島状で、厚膜化
領域３ａを有する半導体層３を形成する。この段階での
断面構造を図６（ｄ）に示す。
去し、続いて窒化シリコン膜２２も熱リン酸液で除去す
る。その後、窒化シリコン膜２２の直下に形成されてい
た酸化シリコン膜２１も希ＨＦ液で除去し、凹凸が形成
された単結晶シリコンからなる半導体層３の表面を完全
に露出させる。続いて、所望のパターンを有するレジス
トをマスクとして異方性エッチングにより半導体層３を
パターニングし、埋め込み絶縁膜２上に島状で、厚膜化
領域３ａを有する半導体層３を形成する。この段階での
断面構造を図６（ｄ）に示す。
【００５７】その後、半導体層３の上面と側面を酸化性
雰囲気の電気炉で熱酸化し、例えば、厚さ５ｎｍ前後の
酸化シリコン膜２４を形成する。次にｎチャネルＭＯＳ
トランジスタの閾値電圧を所望の値に設定するため、半
導体層３にボロンをイオン注入し、例えばその不純物濃
度を５×１０-17 ｃｍ-3とする。この段階での断面構造
を図７（ｅ）に示す。
雰囲気の電気炉で熱酸化し、例えば、厚さ５ｎｍ前後の
酸化シリコン膜２４を形成する。次にｎチャネルＭＯＳ
トランジスタの閾値電圧を所望の値に設定するため、半
導体層３にボロンをイオン注入し、例えばその不純物濃
度を５×１０-17 ｃｍ-3とする。この段階での断面構造
を図７（ｅ）に示す。
【００５８】次に厚膜化領域３ａに開口を有するレジス
ト２５を形成し、当該レジスト２５をマスクとして約１
００ｎｍの膜厚を有する厚膜化領域３ａの半導体層３
に、ｐ型不純物としてボロンをイオン注入し、その内部
に埋め込み絶縁膜２に達し１×１０18ｃｍ-3を超える高
不純物濃度のｐ型半導体領域１１を形成する。このとき
ｐ型半導体領域１１の膜厚は、その直上に位置する、よ
り低濃度のｐ型領域の膜厚が厚膜化領域３ａ以外の半導
体層３の膜厚にほぼ一致するよう調整する。この段階で
の断面構造を図７（ｆ）に示す。
ト２５を形成し、当該レジスト２５をマスクとして約１
００ｎｍの膜厚を有する厚膜化領域３ａの半導体層３
に、ｐ型不純物としてボロンをイオン注入し、その内部
に埋め込み絶縁膜２に達し１×１０18ｃｍ-3を超える高
不純物濃度のｐ型半導体領域１１を形成する。このとき
ｐ型半導体領域１１の膜厚は、その直上に位置する、よ
り低濃度のｐ型領域の膜厚が厚膜化領域３ａ以外の半導
体層３の膜厚にほぼ一致するよう調整する。この段階で
の断面構造を図７（ｆ）に示す。
【００５９】次に、レジスト２５を除去し、半導体層３
の上面と側面を覆っている酸化シリコン膜２４を希ＨＦ
液で除去後、減圧の化学的気相成長法で酸化シリコン膜
を堆積する。続いて異方性エッチング法で酸化シリコン
膜を除去し、自己整合的に半導体層３の側面のみに酸化
シリコン膜を残して、側壁絶縁膜４を形成する。続い
て、酸化性雰囲気の電気炉で半導体層３の上面を熱酸化
し、膜厚５ｎｍ前後のゲート絶縁膜５を形成する。この
段階での断面構造を図８（ｇ）に示す。
の上面と側面を覆っている酸化シリコン膜２４を希ＨＦ
液で除去後、減圧の化学的気相成長法で酸化シリコン膜
を堆積する。続いて異方性エッチング法で酸化シリコン
膜を除去し、自己整合的に半導体層３の側面のみに酸化
シリコン膜を残して、側壁絶縁膜４を形成する。続い
て、酸化性雰囲気の電気炉で半導体層３の上面を熱酸化
し、膜厚５ｎｍ前後のゲート絶縁膜５を形成する。この
段階での断面構造を図８（ｇ）に示す。
【００６０】次に、化学的気相成長法で膜厚１５０ｎｍ
前後の多結晶シリコン膜を堆積し、所望のゲートパター
ンを有するレジストをマスクとして多結晶シリコン膜を
異方性エッチングで除去し、多結晶シリコンゲート６を
形成する。このとき多結晶シリコンゲート６の直下に位
置するｐ型の半導体層３がボディ領域８となる。この段
階での断面構造を図８（ｈ）に示す。
前後の多結晶シリコン膜を堆積し、所望のゲートパター
ンを有するレジストをマスクとして多結晶シリコン膜を
異方性エッチングで除去し、多結晶シリコンゲート６を
形成する。このとき多結晶シリコンゲート６の直下に位
置するｐ型の半導体層３がボディ領域８となる。この段
階での断面構造を図８（ｈ）に示す。
【００６１】次に、多結晶シリコンゲート６及びこれに
覆われていない半導体層３に、ｎ型不純物として砒素ま
たはリンをイオン注入し、ｎ型の多結晶シリコンゲート
６とするとともに、ｎ型のソース領域９およびｎ型のド
レイン領域１０を形成する。この段階での平面構造を図
９（ｉ）に示す。なお、図中のＡ−Ａ’線での断面構造
が図８（ｈ）に対応する。
覆われていない半導体層３に、ｎ型不純物として砒素ま
たはリンをイオン注入し、ｎ型の多結晶シリコンゲート
６とするとともに、ｎ型のソース領域９およびｎ型のド
レイン領域１０を形成する。この段階での平面構造を図
９（ｉ）に示す。なお、図中のＡ−Ａ’線での断面構造
が図８（ｈ）に対応する。
【００６２】次に、ｎチャネルＭＯＳトランジスタの表
面を保護するため、厚さ３００ｎｍ前後の酸化シリコン
膜を常圧の化学的気相成長法を用いて堆積し層間絶縁膜
１５を形成する。続いてソース領域９、ドレイン領域１
０、多結晶シリコンゲート６に外部より所望の電位を与
えるため、層間絶縁膜１５を貫通してソース領域９、ド
レイン領域１０、多結晶シリコンゲート６に至るコンタ
クトホールをレジストをマスクとした異方性エッチング
で開口する。その後、スパッタリング法でＴｉとＴｉＮ
を堆積した後、化学的気相法でＷを堆積し、続くエッチ
バック法で表面から順にＷ、ＴｉＮ、Ｔｉを除去する。
これによって、多結晶シリコンゲート６、ソース領域
９、ドレイン領域１０に形成されたそれぞれのコンタク
トホール内に、それぞれ、ゲート電極１２、ソース電極
１３、ドレイン電極１４を形成する。この段階での平面
図を図１０（ｊ）に示し、図１０（ｊ）のＡ−Ａ’線に
おける断面構造を図１１（ｋ）に示し、図１０（ｊ）の
Ｂ−Ｂ’線における断面構造を図１１（ｌ）に示し、図
１０（ｊ）のＣ−Ｃ’線における断面構造を図１１
（ｍ）に示す。このようにして、ソース領域９とｐ型半
導体領域１１の両方に接続されたソース電極１３が形成
される。
面を保護するため、厚さ３００ｎｍ前後の酸化シリコン
膜を常圧の化学的気相成長法を用いて堆積し層間絶縁膜
１５を形成する。続いてソース領域９、ドレイン領域１
０、多結晶シリコンゲート６に外部より所望の電位を与
えるため、層間絶縁膜１５を貫通してソース領域９、ド
レイン領域１０、多結晶シリコンゲート６に至るコンタ
クトホールをレジストをマスクとした異方性エッチング
で開口する。その後、スパッタリング法でＴｉとＴｉＮ
を堆積した後、化学的気相法でＷを堆積し、続くエッチ
バック法で表面から順にＷ、ＴｉＮ、Ｔｉを除去する。
これによって、多結晶シリコンゲート６、ソース領域
９、ドレイン領域１０に形成されたそれぞれのコンタク
トホール内に、それぞれ、ゲート電極１２、ソース電極
１３、ドレイン電極１４を形成する。この段階での平面
図を図１０（ｊ）に示し、図１０（ｊ）のＡ−Ａ’線に
おける断面構造を図１１（ｋ）に示し、図１０（ｊ）の
Ｂ−Ｂ’線における断面構造を図１１（ｌ）に示し、図
１０（ｊ）のＣ−Ｃ’線における断面構造を図１１
（ｍ）に示す。このようにして、ソース領域９とｐ型半
導体領域１１の両方に接続されたソース電極１３が形成
される。
【００６３】次に電極配線としてゲート電極１２、ソー
ス電極１２、ドレイン電極１３に接続するゲート配線１
６、ソース配線１７、ドレイン配線１８を形成し、最後
に４００℃前後の水素と窒素の混合ガス中でアニールを
行い、全製造工程が終了する。この段階での平面構造を
図１２（ｎ）に示す。
ス電極１２、ドレイン電極１３に接続するゲート配線１
６、ソース配線１７、ドレイン配線１８を形成し、最後
に４００℃前後の水素と窒素の混合ガス中でアニールを
行い、全製造工程が終了する。この段階での平面構造を
図１２（ｎ）に示す。
【００６４】上記の本実施形態に係るＭＯＳトランジス
タの製造方法では、半導体層３の厚膜化領域３ａを形成
する領域上に、酸化シリコン膜２１および窒化シリコン
膜２２からなる酸化マスクを形成し、当該酸化マスクを
マスクとして酸化してＬＯＣＯＳ膜３０を形成し、その
後、ＬＯＣＯＳ膜３０を除去することにより、ＬＯＣＯ
Ｓ膜３０の形成領域を薄膜化して、厚膜化領域３ａを形
成している。ここで、ＬＯＣＯＳ法によって形成される
ＬＯＣＯＳ酸化膜３０の膜厚は、酸化処理の温度と時間
で非常に再現性良く制御することができる。従って、Ｌ
ＯＣＯＳ法を応用することにより、例えばＲＩＥ等を用
いて半導体層に膜厚差を設けるのに比べて、半導体層の
厚膜化領域３ａとその他の領域の膜厚差を再現性良く所
望の値に制御することが可能となる。
タの製造方法では、半導体層３の厚膜化領域３ａを形成
する領域上に、酸化シリコン膜２１および窒化シリコン
膜２２からなる酸化マスクを形成し、当該酸化マスクを
マスクとして酸化してＬＯＣＯＳ膜３０を形成し、その
後、ＬＯＣＯＳ膜３０を除去することにより、ＬＯＣＯ
Ｓ膜３０の形成領域を薄膜化して、厚膜化領域３ａを形
成している。ここで、ＬＯＣＯＳ法によって形成される
ＬＯＣＯＳ酸化膜３０の膜厚は、酸化処理の温度と時間
で非常に再現性良く制御することができる。従って、Ｌ
ＯＣＯＳ法を応用することにより、例えばＲＩＥ等を用
いて半導体層に膜厚差を設けるのに比べて、半導体層の
厚膜化領域３ａとその他の領域の膜厚差を再現性良く所
望の値に制御することが可能となる。
【００６５】本発明は、上記の実施形態の説明に限定さ
れない。例えば、本実施形態では、半導体層３が単結晶
シリコンからなるＳＯＩ型ＭＯＳトランジスタに適用し
た例について説明したが、これに限られるものでなく、
半導体層３がポリシリコンやアモルファスシリコンから
なるＴＦＴに適用することもできる。この場合には、半
導体層３をポリシリコンやアモルファスシリコンとし、
単結晶シリコンからなる支持基板１にはトランジスタ等
の素子が形成され、埋め込み絶縁膜２と支持基板１との
間には配線構造等が形成されていてもよい。その他、本
発明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
れない。例えば、本実施形態では、半導体層３が単結晶
シリコンからなるＳＯＩ型ＭＯＳトランジスタに適用し
た例について説明したが、これに限られるものでなく、
半導体層３がポリシリコンやアモルファスシリコンから
なるＴＦＴに適用することもできる。この場合には、半
導体層３をポリシリコンやアモルファスシリコンとし、
単結晶シリコンからなる支持基板１にはトランジスタ等
の素子が形成され、埋め込み絶縁膜２と支持基板１との
間には配線構造等が形成されていてもよい。その他、本
発明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。
【００６６】
【発明の効果】本発明によれば、オン時におけるドレイ
ン電流の増大を確保しつつ、オフリーク電流の増大を抑
制することができる。
ン電流の増大を確保しつつ、オフリーク電流の増大を抑
制することができる。
【図１】本実施形態に係る半導体装置の平面図である。
【図２】図２（ａ）は図１のＡ−Ａ’線における断面
図、図２（ｂ）は図１のＢ−Ｂ’線における断面図、図
２（ｃ）は図１のＣ−Ｃ’線における断面図である。
図、図２（ｂ）は図１のＢ−Ｂ’線における断面図、図
２（ｃ）は図１のＣ−Ｃ’線における断面図である。
【図３】本実施形態に係る半導体装置の動作を説明する
ための断面図である。
ための断面図である。
【図４】比較例としての半導体装置の断面図である。
【図５】本実施形態に係る半導体装置の製造工程におけ
る断面図である。
る断面図である。
【図６】本実施形態に係る半導体装置の製造工程におけ
る断面図である。
る断面図である。
【図７】本実施形態に係る半導体装置の製造工程におけ
る断面図である。
る断面図である。
【図８】本実施形態に係る半導体装置の製造工程におけ
る断面図である。
る断面図である。
【図９】本実施形態に係る半導体装置の製造工程におけ
る平面図である。
る平面図である。
【図１０】本実施形態に係る半導体装置の製造工程にお
ける平面図である。
ける平面図である。
【図１１】図１１（ｋ）は図１０のＡ−Ａ’線における
断面図であり、図１１（ｌ）は図１０のＢ−Ｂ’線にお
ける断面図であり、図１１（ｍ）は図１０のＣ−Ｃ’線
における断面図である。
断面図であり、図１１（ｌ）は図１０のＢ−Ｂ’線にお
ける断面図であり、図１１（ｍ）は図１０のＣ−Ｃ’線
における断面図である。
【図１２】本実施形態に係る半導体装置の製造工程にお
ける平面図である。
ける平面図である。
【図１３】従来例に係るｎチャネルＭＯＳトランジスタ
の構造を示す断面図である。
の構造を示す断面図である。
【図１４】従来例および本発明のｎチャネルＭＯＳトラ
ンジスタが示すドレイン電流とゲート電圧の関係を示す
図である。
ンジスタが示すドレイン電流とゲート電圧の関係を示す
図である。
１…支持基板、２…埋め込み絶縁膜、３…半導体層、３
ａ…厚膜化領域、４…側壁絶縁膜、５…ゲート絶縁膜、
６…多結晶シリコンゲート、８…ボディ領域、９…ソー
ス領域、１０…ドレイン領域、１１…ｐ型半導体領域、
１２…ゲート電極、１３…ソース電極、１４…ドレイン
電極、１５…層間絶縁膜、１６…ゲート配線、１７…ソ
ース配線、１８…ドレイン配線、２１…酸化シリコン
膜、２２…窒化シリコン膜、２３…レジスト、２４…酸
化シリコン膜、２５…レジスト、３０…ＬＯＣＯＳ膜、
１０１…支持基板、１０２…埋め込み絶縁膜、１０３…
半導体層、１０４…ソース領域、１０５…ドレイン領
域、１０６…ボディ領域、１０７…ゲート絶縁膜、１０
８…多結晶シリコンゲート、１０９…ソース電極、１１
０…ドレイン電極、１１１…ゲート電極、１１２…ｐ型
半導体領域。
ａ…厚膜化領域、４…側壁絶縁膜、５…ゲート絶縁膜、
６…多結晶シリコンゲート、８…ボディ領域、９…ソー
ス領域、１０…ドレイン領域、１１…ｐ型半導体領域、
１２…ゲート電極、１３…ソース電極、１４…ドレイン
電極、１５…層間絶縁膜、１６…ゲート配線、１７…ソ
ース配線、１８…ドレイン配線、２１…酸化シリコン
膜、２２…窒化シリコン膜、２３…レジスト、２４…酸
化シリコン膜、２５…レジスト、３０…ＬＯＣＯＳ膜、
１０１…支持基板、１０２…埋め込み絶縁膜、１０３…
半導体層、１０４…ソース領域、１０５…ドレイン領
域、１０６…ボディ領域、１０７…ゲート絶縁膜、１０
８…多結晶シリコンゲート、１０９…ソース電極、１１
０…ドレイン電極、１１１…ゲート電極、１１２…ｐ型
半導体領域。
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5F110 AA05 AA15 CC02 DD05 DD13
EE09 FF02 FF23 GG02 GG12
GG13 GG15 GG22 GG25 GG32
GG34 GG52 GG58 GG60 HJ01
HJ13 HL01 HL04 HL12 HL22
NN04 NN23 NN35 NN62 QQ16
Claims (7)
- 【請求項１】絶縁膜上に形成された半導体層と、前記半
導体層に絶縁した状態で前記半導体層上に形成されたゲ
ート電極と、前記ゲート電極下における前記半導体層に
形成された第１導電型のボディ領域と、前記ボディ領域
を挟んで前記半導体層に形成された第２導電型のソース
領域およびドレイン領域とを有する半導体装置であっ
て、 前記半導体層の一部の領域において、前記ソース領域と
前記絶縁膜との間に形成され、前記ボディ領域に接続す
る第１導電型半導体領域と、 前記ソース領域を貫いて前記第１導電型半導体領域にま
で到達するように形成され、前記ソース領域および前記
第１導電型半導体領域に接続するソース電極とを有し、 前記第１導電型半導体領域が形成された領域における前
記半導体層の膜厚が、他の領域に比して厚膜化されてい
る半導体装置。 - 【請求項２】前記ソース領域および前記ドレイン領域
は、前記他の領域において前記絶縁膜に接するように前
記半導体層に形成されている請求項１記載の半導体装
置。 - 【請求項３】前記第１導電型半導体領域は、前記半導体
層の一部の領域において、前記ソース領域、前記ボディ
領域および前記ドレイン領域と前記絶縁膜との間に形成
されている請求項１記載の半導体装置。 - 【請求項４】前記半導体層の他の領域において形成さ
れ、前記ドレイン領域に接続するドレイン電極をさらに
有する請求項１記載の半導体装置。 - 【請求項５】絶縁膜上に第１導電型の半導体層を形成
し、前記半導体層に絶縁した状態で前記半導体層上にゲ
ート電極を形成し前記ゲート電極下における前記半導体
層の領域をボディ領域とし、前記ボディ領域を挟むよう
に前記半導体層に第２導電型のソース領域およびドレイ
ン領域を形成する半導体装置の製造方法であって、 前記ゲート電極を形成する工程の前に、 少なくとも前記ソース領域の一部の領域における前記半
導体層を保護した状態で、他の領域の前記半導体層を選
択的に酸化する工程と、 酸化により生じた酸化膜を除去することにより、前記一
部の領域が前記他の領域に比して厚膜化された前記半導
体層を形成する工程と、 前記半導体層の厚膜化された領域において、前記絶縁膜
に接する第１導電型半導体領域を形成する工程とを有
し、 前記ソース領域および前記ドレイン領域を形成する工程
の後に、前記ソース領域を貫いて前記第１導電型半導体
領域にまで到達するようにソース電極を形成する工程を
有する半導体装置の製造方法。 - 【請求項６】前記ソース領域および前記ドレイン領域を
形成する工程において、前記他の領域において前記絶縁
膜に接するように前記半導体層に形成する請求項５記載
の半導体装置の製造方法。 - 【請求項７】前記ソース領域および前記ドレイン領域を
形成する工程の後に、前記半導体層の他の領域におい
て、前記ドレイン領域に接続するドレイン電極を形成す
る工程をさらに有する請求項５記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002139548A JP2003332583A (ja) | 2002-05-15 | 2002-05-15 | 半導体装置およびその製造方法 |
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003332583A true JP2003332583A (ja) | 2003-11-21 |
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ID=29700659
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|---|---|---|---|
| JP2002139548A Pending JP2003332583A (ja) | 2002-05-15 | 2002-05-15 | 半導体装置およびその製造方法 |
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-
2002
- 2002-05-15 JP JP2002139548A patent/JP2003332583A/ja active Pending
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