JPH07273340A - Ｓｏｉ型トランジスタ - Google Patents
Ｓｏｉ型トランジスタInfo
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- 238000009792 diffusion process Methods 0.000 claims abstract description 17
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板に形成されたＭＯＳトランジスタ
の基板電位を取る。 【構成】 ＳＯＩ基板上にチャネル領域４ａ、４ｂ及び
ソース／ドレイン拡散層５が形成されており、ゲート電
極９はチャネル領域４ａのみを覆うように形成されてい
る。ゲート電極９によって覆われていないチャネル領域
４ｂは、チャネルコンタクト１２を介して引き出し電極
１３に接続されており、この引き出し電極１３によっ
て、チャネル領域４ａ、４ｂの基板領域にたまった不要
な電荷を引き抜く。
の基板電位を取る。 【構成】 ＳＯＩ基板上にチャネル領域４ａ、４ｂ及び
ソース／ドレイン拡散層５が形成されており、ゲート電
極９はチャネル領域４ａのみを覆うように形成されてい
る。ゲート電極９によって覆われていないチャネル領域
４ｂは、チャネルコンタクト１２を介して引き出し電極
１３に接続されており、この引き出し電極１３によっ
て、チャネル領域４ａ、４ｂの基板領域にたまった不要
な電荷を引き抜く。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On In
sulator)基板上に形成された電界効果型トランジスタ
（「ＳＯＩ型トランジスタ」と称する。）に関する。
sulator)基板上に形成された電界効果型トランジスタ
（「ＳＯＩ型トランジスタ」と称する。）に関する。
【０００２】
【従来の技術】近年、ＳＯＩ型トランジスタは、例えば
特開平３−２０８３７３号公報に記載されているよう
に、３次元集積回路、密着型センサ、平面ディスプレイ
装置の構成要素として注目されている。
特開平３−２０８３７３号公報に記載されているよう
に、３次元集積回路、密着型センサ、平面ディスプレイ
装置の構成要素として注目されている。
【０００３】このＳＯＩ型トランジスタは、半導体ウェ
ハ上に直接形成された従来のバルクＭＯＳトランジスタ
に比べ、寄生接合容量が小さいために回路動作速度を向
上できる、ラッチアップの防止の効果によってソフトエ
ラーに対する耐性を向上できるなどの利点があり、数多
くの研究開発が行われている。
ハ上に直接形成された従来のバルクＭＯＳトランジスタ
に比べ、寄生接合容量が小さいために回路動作速度を向
上できる、ラッチアップの防止の効果によってソフトエ
ラーに対する耐性を向上できるなどの利点があり、数多
くの研究開発が行われている。
【０００４】
【発明が解決しようとする課題】しかしながら、ＳＯＩ
基板上にＭＯＳトランジスタを形成した場合、ＭＯＳト
ランジスタの基板電位を取ることが困難であり、トラン
ジスタの基板部がフローティング状態となる。
基板上にＭＯＳトランジスタを形成した場合、ＭＯＳト
ランジスタの基板電位を取ることが困難であり、トラン
ジスタの基板部がフローティング状態となる。
【０００５】このため、図８に示すように、ドレイン電
流ＩD を増加させていくと、チャネルキャリアのインパ
クトイオン化などによって発生した電子−正孔対のう
ち、ｎＭＯＳトランジスタの場合は正孔が基板部にたま
り、基板部を正にバイアスさせてしきい値電圧を降下さ
せ、図中Ａの部分に示すように、ドレイン電流ＩD が急
に増加するという現象が発生していた。
流ＩD を増加させていくと、チャネルキャリアのインパ
クトイオン化などによって発生した電子−正孔対のう
ち、ｎＭＯＳトランジスタの場合は正孔が基板部にたま
り、基板部を正にバイアスさせてしきい値電圧を降下さ
せ、図中Ａの部分に示すように、ドレイン電流ＩD が急
に増加するという現象が発生していた。
【０００６】このトランジスタ基板部のフローティング
に起因するドレイン電流ＩD の折れ曲がり現象（キンク
現象）は、回路設計に大きな支障をもたらしていた。
に起因するドレイン電流ＩD の折れ曲がり現象（キンク
現象）は、回路設計に大きな支障をもたらしていた。
【０００７】キンク現象を防止するため、エピタキシャ
ル成長などの特別な製造方法を用いて基板電位を取る方
法もあるが、この場合には製造コストの上昇を招いてし
まうという欠点がある。
ル成長などの特別な製造方法を用いて基板電位を取る方
法もあるが、この場合には製造コストの上昇を招いてし
まうという欠点がある。
【０００８】そこで、本発明の目的は、ＳＯＩ基板上に
形成されたＭＯＳトランジスタの基板電位を簡単な方法
で取ることが可能なＳＯＩ型トランジスタを提供するこ
とである。
形成されたＭＯＳトランジスタの基板電位を簡単な方法
で取ることが可能なＳＯＩ型トランジスタを提供するこ
とである。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、シリコン基板上に絶縁層を介して
形成された半導体シリコン層からなる基板部にソース拡
散層、ドレイン拡散層及びそれらの間のチャネル領域が
それぞれ形成されたＳＯＩ型トランジスタにおいて、上
記チャネル領域が、上記ＳＯＩ型トランジスタのゲート
電極に対向しない領域部分を有しており、上記領域部分
において上記チャネル領域が上記ゲート電極とは別の電
極に接続されている。
ために、本発明では、シリコン基板上に絶縁層を介して
形成された半導体シリコン層からなる基板部にソース拡
散層、ドレイン拡散層及びそれらの間のチャネル領域が
それぞれ形成されたＳＯＩ型トランジスタにおいて、上
記チャネル領域が、上記ＳＯＩ型トランジスタのゲート
電極に対向しない領域部分を有しており、上記領域部分
において上記チャネル領域が上記ゲート電極とは別の電
極に接続されている。
【００１０】
【作用】ＭＯＳトランジスタのチャネル領域の一部をゲ
ート電極とは別の電極に接続することにより、その電極
を通じて、トランジスタの基板部にたまった電荷を引き
抜くことができるので、ＳＯＩ型トランジスタにおいて
従来避けることができなかったキンク現象を抑制でき
る。
ート電極とは別の電極に接続することにより、その電極
を通じて、トランジスタの基板部にたまった電荷を引き
抜くことができるので、ＳＯＩ型トランジスタにおいて
従来避けることができなかったキンク現象を抑制でき
る。
【００１１】
【実施例】以下、本発明を実施例につき添付図面を参照
しながら説明する。
しながら説明する。
【００１２】図１は、本発明の一実施例によるＭＯＳト
ランジスタのパターンを示す概略平面図である。また、
図２は、図１に示すＭＯＳトランジスタの概略平面図を
Ａ−Ａ線に沿って切断した概略断面図であり、図３は、
図１に示すＭＯＳトランジスタの概略平面図をＢ−Ｂ線
に沿って切断した概略断面図である。
ランジスタのパターンを示す概略平面図である。また、
図２は、図１に示すＭＯＳトランジスタの概略平面図を
Ａ−Ａ線に沿って切断した概略断面図であり、図３は、
図１に示すＭＯＳトランジスタの概略平面図をＢ−Ｂ線
に沿って切断した概略断面図である。
【００１３】図１〜図３に示すように、素子領域１１内
には、ソース／ドレイン電極６ａによってパターニング
されたチャネル領域４ａ、４ｂを有するＭＯＳトランジ
スタが形成されており、チャネル領域４ａ上にはゲート
酸化膜８を介してゲート電極９が形成され、チャネル領
域４ｂはチャネルコンタクト１２を介して引き出し電極
１３に接続されている。
には、ソース／ドレイン電極６ａによってパターニング
されたチャネル領域４ａ、４ｂを有するＭＯＳトランジ
スタが形成されており、チャネル領域４ａ上にはゲート
酸化膜８を介してゲート電極９が形成され、チャネル領
域４ｂはチャネルコンタクト１２を介して引き出し電極
１３に接続されている。
【００１４】このＭＯＳトランジスタのチャネル領域４
ａの部分の断面構造は、図２に示すように、Ｐ型シリコ
ン基板１上のシリコン酸化膜２上にチャネル領域４ａ及
びソース／ドレイン拡散層５が形成されており、チャネ
ル領域４ａ及びソース／ドレイン拡散層５はシリコン酸
化膜２上に形成された素子分離酸化膜３によって素子分
離されている。このため、チャネル領域４ａはＰ型シリ
コン基板１と完全に絶縁され電気的に浮いた状態となっ
ている。ソース／ドレイン拡散層５上には、ソース／ド
レイン拡散層５に不純物を導入するためのソース／ドレ
イン電極６ａが形成され、層間絶縁膜７内に形成された
ソース／ドレインコンタクト１０を介して図示しないＡ
ｌ配線に接続されている。チャネル領域４ａ上には、ゲ
ート絶縁膜８を介してゲート電極９が形成されている。
ａの部分の断面構造は、図２に示すように、Ｐ型シリコ
ン基板１上のシリコン酸化膜２上にチャネル領域４ａ及
びソース／ドレイン拡散層５が形成されており、チャネ
ル領域４ａ及びソース／ドレイン拡散層５はシリコン酸
化膜２上に形成された素子分離酸化膜３によって素子分
離されている。このため、チャネル領域４ａはＰ型シリ
コン基板１と完全に絶縁され電気的に浮いた状態となっ
ている。ソース／ドレイン拡散層５上には、ソース／ド
レイン拡散層５に不純物を導入するためのソース／ドレ
イン電極６ａが形成され、層間絶縁膜７内に形成された
ソース／ドレインコンタクト１０を介して図示しないＡ
ｌ配線に接続されている。チャネル領域４ａ上には、ゲ
ート絶縁膜８を介してゲート電極９が形成されている。
【００１５】チャネル領域４ｂの部分の断面構造は、図
３に示すように、Ｐ型シリコン基板１上のシリコン酸化
膜２上にチャネル領域４ｂ及びソース／ドレイン拡散層
５が形成されており、チャネル領域４ｂ及びソース／ド
レイン拡散層５はシリコン酸化膜２上に形成された素子
分離酸化膜３によって素子分離されている。このため、
チャネル領域４ｂはＰ型シリコン基板１と完全に絶縁さ
れ電気的に浮いた状態となっている。ソース／ドレイン
拡散層５上には、ソース／ドレイン拡散層５に不純物を
導入するためのソース／ドレイン電極６ａが形成されて
いる。チャネル領域４ｂは、層間絶縁膜７内に形成され
たチャンネルコンタクト１２を介して引き出し電極１３
に接続され、電気的に浮いた状態となっているチャネル
領域４ａ、４ｂの電位を固定できるようになっている。
３に示すように、Ｐ型シリコン基板１上のシリコン酸化
膜２上にチャネル領域４ｂ及びソース／ドレイン拡散層
５が形成されており、チャネル領域４ｂ及びソース／ド
レイン拡散層５はシリコン酸化膜２上に形成された素子
分離酸化膜３によって素子分離されている。このため、
チャネル領域４ｂはＰ型シリコン基板１と完全に絶縁さ
れ電気的に浮いた状態となっている。ソース／ドレイン
拡散層５上には、ソース／ドレイン拡散層５に不純物を
導入するためのソース／ドレイン電極６ａが形成されて
いる。チャネル領域４ｂは、層間絶縁膜７内に形成され
たチャンネルコンタクト１２を介して引き出し電極１３
に接続され、電気的に浮いた状態となっているチャネル
領域４ａ、４ｂの電位を固定できるようになっている。
【００１６】次に、上記ＭＯＳトランジスタの製造方法
を図４〜図７を参照しながら説明する。
を図４〜図７を参照しながら説明する。
【００１７】図４〜図７は、上記ＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【００１８】まず、図４に示すように、厚みが５μｍの
Ｐ型シリコン基板１、厚みが０．５μｍのシリコン酸化
膜２、厚みが０．１μｍのＰ型シリコン層４で構成され
るＳＯＩ基板のＰ型シリコン層４をＬＯＣＯＳ法などの
方法によって選択的に熱酸化することにより、厚みが２
０００Åの素子分離酸化膜３を形成する。そして、砒素
などのＮ型の不純物が高濃度にドープされた多結晶シリ
コン膜６をＣＶＤなどの方法によって全面に堆積する。
多結晶シリコン膜６に不純物を高濃度にドーピングする
方法としては、多結晶シリコン膜６を堆積した後にイオ
ン注入を行う方法がある。
Ｐ型シリコン基板１、厚みが０．５μｍのシリコン酸化
膜２、厚みが０．１μｍのＰ型シリコン層４で構成され
るＳＯＩ基板のＰ型シリコン層４をＬＯＣＯＳ法などの
方法によって選択的に熱酸化することにより、厚みが２
０００Åの素子分離酸化膜３を形成する。そして、砒素
などのＮ型の不純物が高濃度にドープされた多結晶シリ
コン膜６をＣＶＤなどの方法によって全面に堆積する。
多結晶シリコン膜６に不純物を高濃度にドーピングする
方法としては、多結晶シリコン膜６を堆積した後にイオ
ン注入を行う方法がある。
【００１９】次に、図５に示すように、多結晶シリコン
膜６をリソグラフィー技術などによってパターニングす
ることによって、ソース／ドレイン電極６ａを形成す
る。
膜６をリソグラフィー技術などによってパターニングす
ることによって、ソース／ドレイン電極６ａを形成す
る。
【００２０】次に、図６に示すように、熱酸化によっ
て、厚みが１５０Åのゲート絶縁膜８を形成すると同時
に、ソース／ドレイン電極６ａの中のＮ型の不純物をＰ
型シリコン層４に拡散させてソース／ドレイン拡散層５
を形成する。そして、ＣＶＤなどの方法によって、多結
晶シリコン膜を２０００Åの厚みに堆積した後、リソグ
ラフィー技術などによりパターニングして、図１に示す
チャネル領域４ａ、４ｂのうちチャネル領域４ａのみを
覆うようにゲート電極９を形成する。
て、厚みが１５０Åのゲート絶縁膜８を形成すると同時
に、ソース／ドレイン電極６ａの中のＮ型の不純物をＰ
型シリコン層４に拡散させてソース／ドレイン拡散層５
を形成する。そして、ＣＶＤなどの方法によって、多結
晶シリコン膜を２０００Åの厚みに堆積した後、リソグ
ラフィー技術などによりパターニングして、図１に示す
チャネル領域４ａ、４ｂのうちチャネル領域４ａのみを
覆うようにゲート電極９を形成する。
【００２１】次に、図７に示すように、層間絶縁膜７を
全面に形成した後、ソース／ドレインコンタクト１０を
形成すると同時に、図１に示すチャネル領域４ｂ上にチ
ャネルコンタクト１２を形成した後、それぞれＡｌ配線
１４及び引き出し電極１３を形成する。
全面に形成した後、ソース／ドレインコンタクト１０を
形成すると同時に、図１に示すチャネル領域４ｂ上にチ
ャネルコンタクト１２を形成した後、それぞれＡｌ配線
１４及び引き出し電極１３を形成する。
【００２２】以上の製造工程によって、チャネル領域４
ａ、４ｂのうちの一部の領域のみにゲート電極を形成す
ることが可能となり、ゲート電極によって覆われないチ
ャネル領域４ｂに引き出し電極１３を特別の工程を追加
することなく形成できる。
ａ、４ｂのうちの一部の領域のみにゲート電極を形成す
ることが可能となり、ゲート電極によって覆われないチ
ャネル領域４ｂに引き出し電極１３を特別の工程を追加
することなく形成できる。
【００２３】以上の実施例ではＮチャネルＭＯＳトラン
ジスタについて説明したが、ＰチャネルＭＯＳトランジ
スタでも同様に本発明は適用可能である。
ジスタについて説明したが、ＰチャネルＭＯＳトランジ
スタでも同様に本発明は適用可能である。
【００２４】
【発明の効果】本発明によれば、ＳＯＩトランジスタの
チャネル領域の一部をゲート電極とは別の電極に接続す
ることにより、トランジスタの基板領域にたまった電荷
を引き抜くことができるので、ＳＯＩトランジスタにお
いて避けることができなかったキンク現象を抑制でき
る。
チャネル領域の一部をゲート電極とは別の電極に接続す
ることにより、トランジスタの基板領域にたまった電荷
を引き抜くことができるので、ＳＯＩトランジスタにお
いて避けることができなかったキンク現象を抑制でき
る。
【００２５】また、エピタキシャル成長などの特別な製
造技術を用いることなしにチャネル電位を固定できるの
で、トランジスタ特性の向上が可能となる。
造技術を用いることなしにチャネル電位を固定できるの
で、トランジスタ特性の向上が可能となる。
【図１】本発明の一実施例によるＭＯＳトランジスタの
パターンを示す概略平面図である。
パターンを示す概略平面図である。
【図２】図１のＡ−Ａ線に沿った概略断面図である。
【図３】図１のＢ−Ｂ線に沿った概略断面図である。
【図４】本発明の一実施例によるＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図５】本発明の一実施例によるＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図６】本発明の一実施例によるＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図７】本発明の一実施例によるＭＯＳトランジスタの
製造方法を工程順に示す概略断面図である。
製造方法を工程順に示す概略断面図である。
【図８】ゲート電圧ＶG をパラメータとしてドレイン電
圧ＶD とドレイン電流ＩD との関係をプロットしたグラ
フである。
圧ＶD とドレイン電流ＩD との関係をプロットしたグラ
フである。
１ Ｐ型シリコン基板 ２ シリコン酸化膜 ３ 素子分離酸化膜 ４ Ｐ型シリコン層 ４ａ、４ｂ チャネル領域 ５ ソース／ドレイン拡散層 ６ 多結晶シリコン膜 ６ａ ソース／ドレイン電極 ７ 層間絶縁膜 ８ ゲート酸化膜 ９ ゲート電極 １０ ソース／ドレインコンタクト １１ 素子領域 １２ チャネルコンタクト １３ 引き出し電極 １４ Ａｌ配線
Claims (1)
- 【請求項１】 シリコン基板上に絶縁層を介して形成さ
れた半導体シリコン層からなる基板部にソース拡散層、
ドレイン拡散層及びそれらの間のチャネル領域がそれぞ
れ形成されたＳＯＩ型トランジスタにおいて、 上記チャネル領域が、上記ＳＯＩ型トランジスタのゲー
ト電極に対向しない領域部分を有しており、上記領域部
分において上記チャネル領域が上記ゲート電極とは別の
電極に接続されていることを特徴とするＳＯＩ型トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8086594A JPH07273340A (ja) | 1994-03-28 | 1994-03-28 | Ｓｏｉ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8086594A JPH07273340A (ja) | 1994-03-28 | 1994-03-28 | Ｓｏｉ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273340A true JPH07273340A (ja) | 1995-10-20 |
Family
ID=13730243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8086594A Withdrawn JPH07273340A (ja) | 1994-03-28 | 1994-03-28 | Ｓｏｉ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273340A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129884A (ja) * | 1995-10-26 | 1997-05-16 | Nec Corp | Ｓｏｉ型薄膜電界効果トランジスタ及びその製造方法 |
| US6060750A (en) * | 1996-12-26 | 2000-05-09 | Hitachi, Ltd. | Semiconductor device having SOI-MOSFET |
| US7274037B2 (en) * | 2003-04-29 | 2007-09-25 | Samsung Sdi Co., Ltd. | Thin film transistor and display device using the same |
| US8530290B2 (en) | 2007-03-09 | 2013-09-10 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
-
1994
- 1994-03-28 JP JP8086594A patent/JPH07273340A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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