KR100253699B1 - Soi소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 소오스(또는 드레인)전극에 콘택되는 배선이 기판과도 콘택이 이루어지도록 형성하여 고집적화를 달성하는 SOI반도체 소자를 개시한다. 이 SOI소자는 실리콘 기판위에 순차적으로 적층된 소정 두께의 SOI용 절연층과 SOI박막을 구비하고, SOI박막의 예정 영역에는 소자 분리 절연막이 형성되며, 소자 분리 절연막 사이에는 게이트 전극과 소오스/드레인 전극이 형성되어 있고, 전극들을 상호 분리하기 위한 층간 절연막이 예정 영역에 형성되어 있고, 소오스/드레인 전극에 콘택되는 배선이 형성되어 있는 SOI소자에 있어서, 소오스, 드레인 전극중 어느 하나에 접속되는 배선이 실리콘 기판과 동시에 접속되어 있는 것을 특징으로 한다.

Description

SOI소자 및 그 제조방법
제1도는 종래의 실시예에 따라 SOI박막에 트랜지스터가 형성된 SOI소자의 단면도.
제2도는 본 발명의 실시예에 따라 SOI박막에 트랜지스터를 형성하는 과정을 설명하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 100 : SOI용 절연막층
10 : SOI박막 2 : 소자 분리 절연막
3 : 게이트 절연막 4 : 게이트 전극
5A : 드레인 전극 5B : 소오스 전극
6 : 층간 절연막 60 : 감광막(콘택 마스크)
7A,7B : 배선
[발명의 분야]
본 발명은 SOI반도체 소자 및 그 제조방법에 관한 것으로서, 특히 기판과의 콘택을 갖는 SOI반도체 소자및 그 제조방법에 관한 것이다
[종래기술]
일반적으로 반도체 소자가 초고집적화될수록 기생 캐패시턴스에 의한 RC 지연시간과 접합의 누설전류에 의한 전력 소모가 크게 작용하게 되어 반도체 장치의 고속 동작과 낮은 전력 특성에 치명적인 영향을 준다.
반도체 장치에서 가장 많은 부분을 차지하는 트랜지스터의 채널 길이가 0.5마이크론 이하로 됨에 따라 기판의 농도가 증가되고, 이로 인해 트랜지스터의 소오스/드레인 전극의 접합 캐패시턴스와 누설전류가 크게 증가하므로써 접합 캐패시턴스 및 접합의 누설전류가 각각 반도체 장치의 전체 기생 캐패시턴스와 전력소모의 큰 부분을 차지하게 된다.
최근에 이와 같은 접합의 기생 캐패시턴스와 누설전류를 극소화시키므로써 고속, 저전력 특성의 반도체 장치를 구현할 수 있는 SOI(Silicon On Insulator) 기술에 대한 필요성이 크게 강조되고 있고, 현재 실현 가능한 SOI박막을 구현하는 데 많은 노력을 하고 있다.
SOI박막에 형성된 트랜지스터는 소오스/드레인 전극이 하부의 절연막과, 접하게 되므로 접합의 하부에서는 접합 캐패시턴스와 누설전류가 거의 존재하지 않고, 단순히 채널 영역과 접합 부분에서만 접합 캐패시턴스와 누설전류가 발생되어 전체적으로 접합 캐패시턴스와 누설전류가 현저히 감소되며, 또한 이웃한 반도체 소자 사이에는 절연체에 의해 완전히 절연되므로 누설전류가 현저히 감소된다.
[발명이 이루고자 하는 기술적 과제]
그러나, 상기와 같은 매우 우수한 특성을 갖는 SOI소자를 이용하여 반도체 장치를 형성하는데 있어서 종래의 방법은 제1도에 도시한 바와 같이, 각각의 트랜지스터의 소오스전극(5A)(또는 드레인 전극(5B))은 별도의 배선을 통하여 Vss(또는 Vdd)에 연결되고, 상기 Vss(또는 Vdd배선)은 반도체 장치의 고집적화에 따라 배선의 밀도가 커져 고집적화의 장애가 되며, 또한 생산 공정시 높은 배선밀도에 의한 수율감소가 야기된다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로서, SOI소자를 이용하여 반도체 장치를 형성하는데 있어서, 각각의 트랜지스터의 소오스 전극(또는 드레인 전극)을 SOI용 절연막층 하부의 실리콘기판과 연결하고, 상기 실리콘 기판을 Vss(또는 Vdd)로 연결하여 상기 트랜지스터의 소오스 전극(또는 드레인 전극)에 별도의 Vss(또는 Vdd) 배선에 직접적으로 연결하지 않으므로써, Vss(또는 Vdd)배선의 밀도를 최소화 할수 있는 SOI소자 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따르면, SOI소자는 실리콘 기판위에 소정 두께의 SOI용 절연층과 SOI박막을 구비하고, 상기 SOI박막의 예정 영역에는 소자 분리 절연막이 형성되며, 소자 분리 절연막 사이에는 게이트 전극과 소오스/드레인전극이 형성되어 있고, 상기 전극들을 상호 분리하기 위한 층간 절연막이 예정 영역에 형성되어 있고, 상기 소오스/드레인 전극에 콘택되는 배선이 형성되어 있는 소자로서, 상기 소오스, 드레인 전극중 어느 하나에 접속되는 배선이 실리콘 기판과 동시에 접속되어 있는 것을 특징으로 한다.
본 발명에 따르면, SOI소자의 제조방법은 실리콘 기판상에 SOI용 절연막층이 형성되어 있고, 상기 SOI용 절연막층 상부에 SOI 박막이 형성되어 있는 SOI박막의 예정 영역에 소자 분리 절연막을 형성하는 단계; 상기 소자 분리 절연막의 형성으로 특정된 액티브 영역에 게이트 전극, 소오스/드레인 전극을 형성하는 단계; 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 소정 부분에 소오스/드레인 전극과의 콘택을 위한 콘택홀을 형성하되, 어느 일측은 소오스(또는 드레인) 전극뿐만 아니라 기판의 소정부분을 노출시키도록 하는 단계; 노출된 콘택홀에 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
[실시예]
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
제2도의 (a) 내지 (c)는 본 발명의 실시예에 따라 SOI박막에 트랜지스터를 제조하는 과정을 나타낸 단면도이다.
먼저, 제2도의 (a)에 도시한 것처럼, 실리콘 기판(1) 상에 SOI용 절연막층(100)과 SOI 박막(10)을 순차적으로 형성한다.
여기서, 상기 실리콘 기판(1)에 도핑된 불순물과 SOI박막(10)에 도핑된 불순물은 P형 불순물(또는 N형 불순물)이며, 상기 실리콘 기판(1)에 도핑된 P형 불순물은 보론이고, 도핑된 농도는 5E16~5E18원자/cm3이며, N형 불순물이 도핑되는 경우에는 N형 불순물은 인(Phosphorous)이고, 도핑된 농도는 5E15~5E18원자/cm3로 할수 있다.
다음으로, (b)에 도시한 것처럼, 상기 SOI박막(10)의 예정된 영역에 소자 분리 절연막(2)을 공지의 방법으로 형성한다. 상기 소자 분리 절연막(2)의 형성으로 특정된 액티브 영역에는 공지의 방법으로 케이트(4) 및 소오스/드레인 전그(5B/5A)을 형성한다. 그런다음, 감광막을 이용하여 콘택 마스크(60)를 형성하되, 소오스 전극(5B)(또는 드레인 전극)에 형성되는 콘택 마스크(60)는 상기 소오스 전극(5B)(또는 드레인 전극)의 일정 부분과 실리콘 기판(1)이 동시에 노출되도록 한다. 상기와 같이 형성된 콘택에 접속되는 배선(7A,7B)을 형성한다.
[발명의 효과]
이상에서 설명한 바와 같이, 본 발명은 SOI박막에 형성되는 트랜지스터의 소오스 전극(또는 드레인 전극)에 접속되는 배선이 소오스 전극과 실리콘 기판에 동시에 접속되게 하므로써, 상기 실리콘 기판을 통하여 다른 영역에 형성된 트랜지스터의 소오스 전극(또는 드레인 전극)과 연결되어 별도의 Vss(또는 Vdd)배선에 의한 연결이 필요하지 않게 되어 Vss(또는 Vdd) 배선을 최소화하므로써 반도체 장치의 초고집적화를 달성시키고, 생산 수율을 증대시키는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예예 대해서 설명하고 도시 하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 실용신안등록청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (8)

  1. 실리콘 기판위에 순차적로 적층된 소정 두께의 SOI용 절연층과 SOI박막을 구비하고, 상기 SOI박막의 예정 영역에는 소자 분리 절연막이 형성되며, 소자 분리 절연막 사이에는 게이트 전극과 소오스/드레인 전극이 형성되어 있고, 상기 전극들을 상호 분리하기 위한 층간 절연막이 예정 영역에 형성되어 있고, 상기 소오스/드레인 전극에 콘택되는 배선이 형성되어 있는 SOI 소자에 있어서, 상기 소오스, 드레인 전극중 어느 하나에 접속되는 배선이 실리콘 기판과 동시에 접속되어 있는 것을 특징으로 하는 SOI소자.
  2. 제1항에 있어서, 상기 실리콘 기판에 도핑된 불순물과 SOI박막에 도핑된 불순물은 P형인 것을 특징으로 하는 SOI소자.
  3. 제2항에 있어서, 상기 P형 불순물은 붕소이고, 도핑 농도는 5E16∼5E18원자/cm3인 것을 특징으로 하는 SIO소자.
  4. 제1항에 있어서, 상기 실리콘 기판에 도핑된 불순물과 SOI박막에 도핑된 불순물은 N형인 것을 특징으로 하는 SOI소자.
  5. 제4항에 있어서, 상기 N형 불순물은 인이고, 도핑 농도는 5E16∼5E18원자/cm3인 것을 특징으로 하는 SOI소자.
  6. 제1항에 있어서, 상기 배선이 실리콘 기판과 동시에 접속되는 전극은 소오스이며, 상기 배선은 접지단자 Vss로 되는 것을 특징으로 하는 SOI소자.
  7. 제1항에 있어서, 상기 배선이 실리콘 기판과 동시에 접속되는 전극은 드레인이며, 상기 배선은 접지단자 Vdd로 되는 것을 특징으로 하는 SOI소자.
  8. 실리콘 기판상에 SOI용 절연막층이 형성되어 있고, 상기 SOI용 절연막층 상부에 SOI 박막이 형성되어 있는 SOI박막의 예정 영역에 소자 분리 절연막을 형성하는 단계; 상기 소자 분리 절연막의 형성으로 특정된 액티브영역에 게이트 전극, 소오스/드레인 전극을 형성하는 단계; 전면에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 소정 부분에 소오스/드레인 전극과의 콘택을 위한 콘택홀을 형성하되, 어느 일측은 소오스(또는 드레인)전극뿐만 아니라 기판의 소정 부분을 노출시키도록 하는 단계; 노출된 콘택홀에 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 SOI소자의 제조방법.
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