KR20000042673A - 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터 및 그의제조방법 - Google Patents
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Abstract
본 발명은 에스·오·아이 트랜지스터에 관한 것으로, 보다 상세하게는, 더블(Double) 게이트 구조를 갖는 에스·오·아이 소자 및 그의 제조방법에 관한 것이다. 본 발명의 더블 게이트 구조를 갖는 SOI 트랜지스터는, 벌크 실리콘으로 이루어진 지지기판; 상기 지지기판 상에 형성된 산화막; 상기 산화막 상에 형성된 제1도전형의 하부 게이트 전극과 상기 하부 게이트 전극의 양측에 각각 배치된 진성 실리콘층; 상기 하부 게이트 전극 및 진성 실리콘층 상에 형성된 제1산화막; 상기 제1산화막 상에 형성된 제2도전형의 실리콘층; 채널 영역을 형성하기 위하여 상기 진성 실리콘층 상부의 상기 실리콘층 부분에 형성된 제1도전형의 소오스 영역 및 드레인 영역; 상기 소오스 영역과 드레인 영역 사이의 영역 상에 형성된 제2산화막; 및 상기 제2산화막 상에 형성된 제1도전형의 상부 게이트 전극을 포함하여 이루어진다.
Description
본 발명은 에스·오·아이 트랜지스터에 관한 것으로, 보다 상세하게는, 더블(Double) 게이트 구조를 갖는 에스·오·아이 소자 및 그의 제조방법에 관한 것이다.
최근, 휴대가 가능한 무선 전자 시스템 등의 전자 제품의 수요가 급증함에 따라, 고집적화, 고속화, 저전압화 및 저전력화의 반도체 소자에 대한 관심이 급증하고 있으며, 그에 따른 다각적인 기술들이 연구·개발되고 있다.
그 한예로서, 저전압화를 달성하기 위한 방법으로서 모스팻(MOSFET) 소자의 문턱 전압(Threshold Voltage)을 낮추는 방법이 가장 많이 이용되고 있다. 그러나, 이와 같은 방법은 모스팻 소자의 문턱 전압을 낮추는 것에 기인하여, 누설 전류의 증가를 초래하기 때문에, 오히려, 소자의 전기적 특성이 저하되는 문제점이 있다.
따라서, 문턱 전압을 낮추기 위한 여러 가지 방법들이 제안되고 있고, 그 중에서, 두 개의 실리콘 웨이퍼 사이에 매몰산화막이 개재된 구조의 실리콘-온-인슐레이터(Silicon-On-Insulator : 이하, SOI) 웨이퍼를 이용하는 반도체 집적 기술이 주목되고 있다.
이러한 SOI 웨이퍼에 구현된 반도체 소자는 완전한 소자 분리와 낮은 접합 용량(Junction Capacitance)의 특성을 갖고 있기 때문에, 일반적인 실리콘 웨이퍼에 구현된 반도체 소자와 비교해서 낮은 접합 용량에 의한 고속화, 낮은 문턱 전압에 의한 저전압화, 및 완전한 소자분리에 의한 래치-업(Latch-up)의 제거 등의 우수한 장점들이 있다.
도 1은 종래 기술에 따른 SOI 웨이퍼에 MOSFET 소자가 구현된 SOI 트랜지스터를 도시한 단면도로서, 이를 설명하면 다음과 같다.
지지기판(1), 매몰산화막(2), 및 디바이스 기판(3)이 적층된 SOI 웨이퍼(10)가 마련되고, 상기 SOI 웨이퍼(10)의 실리콘층(3)에 소자분리막(4)이 형성된다. 이때, 소자분리막(4)은 매몰산화막(2)과 접하도록 형성된다. SOI 웨이퍼(10)의 실리콘층(3) 상에 공지의 방법에 의해 게이트 산화막(5) 및 게이트 전극(6)이 형성되고, 상기 게이트 전극(6) 양측의 실리콘층(3)에 소오스/드레인 영역(7)이 형성된다.
상기와 같은 구조를 갖는 SOI 트랜지스터는 접합 영역, 즉, 소오스/드레인 영역(7)이 매몰산화막(2)과 접하도록 형성되는 것에 의해 공핍 영역이 제거됨으로써, 낮은 접합 용량을 갖게 되고, 이에 따라, 고속화를 달성할 수 있게 된다. 또한, 소자분리막(4)과 매몰산화막(2)에 의해 완전한 소자 분리가 이루어지기 때문에, 래치-업과 같은 현상은 발생되지 않는다.
그러나, 상기와 같은 SOI 트랜지스터는 종래의 모스 트랜지스터와 비교해서는 낮은 문턱 전압을 갖는 것으로 인해 고속 동작이 가능하지만, SOI 트랜지스터 역시 문턱 전압을 낮추는데, 그 한게가 있다.
따라서, 최근에는 SOI 웨이퍼에 반도체 소자를 구현함과 동시에, 두 개의 게이트 전극을 적층시켜, 각각의 게이트 전극에 인가되는 전압을 조절하는 것에 의해 문턱 전압을 더 낮게 가져갈 수 있는 더블(Double) 게이트 구조의 SOI 트랜지스터에 대한 연구가 진행중이다.
그러나, 더블 게이트 구조를 형성함에 있어서는 상·하부에 배치되는 게이트 전극들간의 정렬이 매우 중요한 변수가 되는데, 종래에는 하부 게이트 전극을 형성한 상태에서, 하부 게이트 전극 상에 소오스/드레인 영역을 포함한 상부 게이트 전극을 형성하기 때문에, 상·하부에 배치된 게이트 전극들간의 오정렬이 발생됨으로써, 이러한 오정렬에 기인하여 게이트 오버랩 용량 성분의 증가가 야기되어, 결과적으로는, 게이트 지연(Delay)와 같은 바람직하지 못한 현상을 초래하게 되는 문제점이 있었다.
따라서, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 자기 정렬 정합(Self Aligned Contact) 방식을 이용하여 형성한 더블 게이트 구조를 갖는 SOI 트랜지스터를 제공하는 데, 그 목적이 있다.
또한, 상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 자기 정렬 정합 방법으로 더블 게이트 구조를 형성함으로써, 게이트 전극들간의 오정렬을 방지할 수 있는 더블 게이트 구조를 갖는 SOI 트랜지스터의 제조방법을 제공하는데, 그 다른 목적이 있다.
도 1은 종래 기술에 따른 에스·오·아이 트랜지스터를 도시한 단면도.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터의 제조방법을 설명하기 위한 공정 단면도.
(도면의 주요 부분에 대한 부호의 설명)
12 : 열산화막 20 : 지지기판
22 : 제1실리콘층 23a : 소오스/드레인 영역
23b : 채널 영역 24 : 제1산화막
26 : 제2실리콘층 27a : 하부 게이트 전극
27b : 진성 실리콘층 28 : 수소 이온층
30 : 디바이스 기판 32 : 제2산화막
34 : 상부 게이트 전극 36 : 레지스트 패턴
상기와 같은 목적을 달성하기 위한 본 발명의 더블 게이트 구조를 갖는 SOI 트랜지스터는, 벌크 실리콘으로 이루어진 지지기판; 상기 지지기판 상에 형성된 산화막; 상기 산화막 상에 형성된 제1도전형의 하부 게이트 전극과 상기 하부 게이트 전극의 양측에 각각 배치된 진성 실리콘층; 상기 하부 게이트 전극 및 진성 실리콘층 상에 형성된 제1산화막; 상기 제1산화막 상에 형성된 제2도전형의 실리콘층; 채널 영역을 형성하기 위하여 상기 진성 실리콘층 상부의 상기 실리콘층 부분에 형성된 제1도전형의 소오스 영역 및 드레인 영역; 상기 소오스 영역과 드레인 영역 사이의 영역 상에 형성된 제2산화막; 및 상기 제2산화막 상에 형성된 제1도전형의 상부 게이트 전극을 포함하여 이루어진다.
또한, 상기와 같은 다른 목적을 달성하기 위한 본 발명의 더블 게이트 구조를 갖는 SOI 트랜지스터의 제조방법은, 벌크 실리콘으로 이루어진 지지기판 및 디바이스 기판을 제공하는 단계; 상기 지지기판의 일측 표면 상에 열산화막을 성장시키는 단계; 상기 디바이스 기판의 일측 표면으로부터 소정 깊이에 산소 이온을 이온주입하여 제1산화막을 형성하고, 상기 제1산화막의 하부에 수소 이온을 이온주입하여 수소 이온층을 형성하는 단계, 여기서, 상기 제1산화막을 경계로 그 하부에는 제1실리콘층으로, 그 상부에는 제2실리콘층으로 구획된다.; 상기 지지기판의 열산화막과 상기 디바이스 기판의 제2실리콘층이 접하도록 상기 지지기판과 디바이스 기판을 본딩하고, 이어서, 열처리하여 제1실리콘층이 노출되도록 상기 수소 이온층 하부의 디바이스 기판 부분을 제거하는 단계; 상기 디바이스 기판의 제2실리콘층에 제1도전형 불순물을 이온주입하는 단계; 상기 제1실리콘층, 제1산화막 및 제2실리콘층을 포함하는 디바이스 기판을 패터닝하는 단계; 상기 제1실리콘층 상에 제2산화막을 형성하는 단계; 상기 제1실리콘층에 제2도전형의 불순물을 이온주입하는 단계; 전체 상부에 제1도전형으로 도핑된 폴리실리콘층을 증착하는 단계; 상기 폴리실리콘층 상에 그 보다 작은 폭을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 식각 베리어로 하는 식각 공정으로 상기 폴리실리콘층 및 제2산화막을 식각하여 상부 게이트 전극을 형성하는 단계; 상기 레지스트 패턴 및 상부 게이트 전극을 베리어로해서 제1도전형의 불순물이 이온주입된 제2실리콘층의 양 측부 각각에 제2도전형의 불순물을 이온주입하여, 상기 제2실리콘층의 양 측부 각각에 진성 실리콘층을 형성하고, 상기 진성 실리콘층 사이에 제1도전형의 하부 게이트 전극을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 노출된 제1실리콘층에 제1도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진다.
본 발명에 따르면, 자기 정렬 정합 방식으로 더블 게이트 구조를 형성하기 때문에, 게이트 전극들간의 오정렬을 방지할 수 있고, 이에 따라, 게이트 전극들간의 오버랩 캐패시턴스를 감소시킴으로써, 저전압 및 고속 동작이 가능한 반도체 소자를 제조할 수 있다.
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2h는 본 발명의 실시예에 따른 더블 게이트 구조를 갖는 SOI 트랜지스터의 제조방법을 설명하기 위한 공정 단면도로서, 이를 설명하면 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 벌크 실리콘으로 이루어지는 지지기판(20)을 마련하고, 그의 일측 표면 상에 열공정을 통해 열산화막(12)을 성장시킨다.
다음으로, 도 2b에 도시된 바와 같이, 벌크 실리콘으로 이루어지는 디바이스 기판(30)을 마련하고, 실리콘층 내에 산소 이온을 이온주입하여 그 내부에 산화막을 형성하는 SIMOX(seperation by implanted oxygen) 기술을 이용해서, 디바이스 기판(30)의 일측 표면으로부터 소정 깊이에 제1산화막(24)을 형성하고, 상기 제1산화막(24)의 하부에 수소 이온을 이온주입하여 수소 이온층(28)을 형성한다.
이때, 제1산화막(24)을 경계로해서 제1실리콘층(22)과 제2실리콘층(26)이 구획되며, 여기서, 제1실리콘층(22)은 제1산화막(24)의 하부에, 그리고, 제2실리콘층(26)은 제1산화막(24)의 상부에 배치된다.
한편, 수소 이온층(28)은 필요없는 디바이스 기판(30) 부분을 제거하는데 이용되는 층이며, 이러한 수소 이온층(28)을 이용해서 불필요한 디바이스 기판(30) 부분을 제거하는 기술은 SOI 웨이퍼의 제조 공정에서 소위 “Smart Cut” 기술로서 알려져 있다.
계속해서, 도 2c에 도시된 바와 같이, 지지기판(20) 상에 형성된 열산화막(12)과 디바이스 기판(30)의 제2실리콘층(26)이 접하도록, 상기 지지기판(20)과 디바이스 기판(30)을 본딩한다. 그런 다음, 기판들(20, 30)간의 결합력이 향상되도록 소정 온도에서 열처리한다. 이때, 디바이스 기판(30)은 수소 이온층(도시안됨)을 경계로해서 절단된다.
다음으로, 도 2d에 도시된 바와 같이, 제2실리콘층(26)에 N+형 불순물, 예컨데, 인(P) 이온을 이온주입한다. 그런 다음, 공지된 사진식각 공정으로 제1실리콘층(22), 제1산화막(24) 및 제2산화막(26)을 패터닝한다. 여기서, 식각 공정은 건식 식각 공정으로 수행한다.
그 다음, 도 2e에 도시된 바와 같이, 제1실리콘층(22) 상에 화학기상증착법으로 제2산화막(32)을 증착하고, 이어서, N형 모스팻 소자의 문턱 전압을 적절하게 조절하기 위하여 상기 제1실리콘층(22) 내에 P형 불순물을 이온주입한다.
다음으로, 도 2f에 도시된 바와 같이, 전체 상부에 N+형 불순물이 도핑된 폴리실리콘층을 증착하고, 그 상부에 레지스트 패턴(36)을 형성한 후에, 상기 레지스트 패턴(34)을 식각 베리어로 하는 식각 공정을 통해 상기 폴리실리콘층 및 게이트 산화막을 식각하여 상부 게이트 전극(34)을 형성한다.
여기서, 폴리실리콘층은 SiH4, Si2H6, SiH2Cl2가스를 이용한 화학기상증착법으로 증착한다. 또한, 레지스트 패턴(36)은, 도시된 바와 같이, 그 하부의 제1실리콘층(22) 보다는 작은 폭을 갖도록 형성함으로써, 후속 공정에서 소오스/드레인 영역이 형성될 제1실리콘층(22)의 양 측부가 노출될 수 있도록 한다.
계속해서, 도 2g에 도시된 바와 같이, 레지스트 패턴(36) 및 제1게이트 전극(34)을 베리어로해서 N+형 불순물이 도핑되어 있는 제2실리콘층에 반대 도전형의 P형 불순물, 예컨데, 보론 이온을 이온주입한다. 이 결과, 제2실리콘층의 양측부에는 진성(Intrinsic) 실리콘층(27b)이 형성되며, 그들 사이에는 N+형 불순물로 도핑된 하부 게이트 전극(27a)이 형성된다.
여기서, 진성 실리콘층(27b)은 P형 불순물이 이온주입되기 전의 N+형 불순물 지역과 이후에 노출된 제1실리콘층(22) 부분에 형성될 소오스/드레인 영역 사이에서 기생 성분, 즉, 기생 캐패시턴스가 발생되는 것을 방지하기 위함이다.
마지막으로, 도 2h에 도시된 바와 같이, 레지스트 패턴을 제거한 상태에서, 노출된 제1실리콘층의 양 측부에 N형 불순물을 이온주입하여, 이 부분에 소오스/드레인 영역(23a)을 형성함으로써, 더블 게이트 구조를 갖는 SOI 트랜지스터를 완성한다. 여기서, 소오스/드레인 영역은 사이는 P형의 채널 영역(23b)이 된다.
상기와 같은 공정을 통해 제조되는 더블 게이트 구조의 SOI 트랜지스터는, 우선, 자기 정렬 정합 방식에 의해 형성하기 때문에, 상·하부에 배치된 게이트 전극들간의 오정렬에 기인된 오버랩 캐패시턴스의 발생을 방지할 수 있다.
또한, 두 개의 게이트 전극이 소오스/드레인 영역이 형성된 제1실리콘층을 통하여 전기적으로 커플(Couple)되어 있기 때문에, 두 개의 게이트 전극에 인가되는 전압을 조절하게 되면, 단채널 효과의 제어를 용이하게 할 수 있음은 물론 누설 전류의 발생을 감소시킬 수 있고, 특히, 낮은 문턱 전압을 갖는 SOI 트랜지스터를 제조할 수 있다. 따라서, 저전압 및 고속동작에 유리한 반도체 소자의 구현이 가능하게 된다.
한편, 본 발명의 실시예에서는 NMOS에 대하여 설명하였지만, PMOS의 경우에도 적용 가능하다.
이상에서와 같이, 본 발명은 자기 정렬 정합 방식을 이용하여 더블 게이트 구조를 형성하기 때문에, 게이트 전극들간의 오정렬을 방지할 수 있고, 이에 따라, 오버랩 캐패시턴스의 발생을 방지할 수 있는 것에 기인하여 게이트 지연과 같은 결함의 발생을 방지할 수 있다.
또한, 더블 게이트 구조로 형성하며, 아울러, 두 개의 게이트 전극이 커플링되어 있는 것에 기인하여, 단채널 효과의 제어가 용이할 뿐만 아니라, 누설 전류의 발생을 최소화시킬 수 있고, 특히, 낮은 문턱 전압을 갖도록 할 수 있기 때문에, 저전력 및 고속 동작이 가능한 반도체 소자를 구현할 수 있다.
한편, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
Claims (6)
- 벌크 실리콘으로 이루어진 지지기판;상기 지지기판 상에 형성된 산화막;상기 산화막 상에 형성된 제1도전형의 하부 게이트 전극과 상기 하부 게이트 전극의 양측에 각각 배치된 진성 실리콘층;상기 하부 게이트 전극 및 진성 실리콘층 상에 형성된 제1산화막;상기 제1산화막 상에 형성된 제2도전형의 실리콘층;채널 영역을 형성하기 위하여 상기 진성 실리콘층 상부의 상기 실리콘층 부분에 형성된 제1도전형의 소오스 영역 및 드레인 영역;상기 소오스 영역과 드레인 영역 사이의 영역 상에 형성된 제2산화막; 및상기 제2산화막 상에 형성된 제1도전형의 상부 게이트 전극을 포함하여 이루어지는 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터.
- 제 1 항에 있어서, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형인 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터.
- 제 1 항에 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형인 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터.
- 벌크 실리콘으로 이루어진 지지기판 및 디바이스 기판을 제공하는 단계;상기 지지기판의 일측 표면 상에 열산화막을 성장시키는 단계;상기 디바이스 기판의 일측 표면으로부터 소정 깊이에 산소 이온을 이온주입하여 제1산화막을 형성하고, 상기 제1산화막의 하부에 수소 이온을 이온주입하여 수소 이온층을 형성하는 단계, 여기서, 상기 제1산화막을 경계로 그 하부에는 제1실리콘층으로, 그 상부에는 제2실리콘층으로 구획된다.;상기 지지기판의 열산화막과 상기 디바이스 기판의 제2실리콘층이 접하도록 상기 지지기판과 디바이스 기판을 본딩하고, 이어서, 열처리하여 제1실리콘층이 노출되도록 상기 수소 이온층 하부의 디바이스 기판 부분을 제거하는 단계;상기 디바이스 기판의 제2실리콘층에 제1도전형 불순물을 이온주입하는 단계;상기 제1실리콘층, 제1산화막 및 제2실리콘층을 포함하는 디바이스 기판을 패터닝하는 단계;상기 제1실리콘층 상에 제2산화막을 형성하는 단계;상기 제1실리콘층에 제2도전형의 불순물을 이온주입하는 단계;전체 상부에 제1도전형으로 도핑된 폴리실리콘층을 증착하는 단계;상기 폴리실리콘층 상에 그 보다 작은 폭을 갖는 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 식각 베리어로 하는 식각 공정으로 상기 폴리실리콘층 및 제2산화막을 식각하여 상부 게이트 전극을 형성하는 단계;상기 레지스트 패턴 및 상부 게이트 전극을 베리어로해서 제1도전형의 불순물이 이온주입된 제2실리콘층의 양 측부 각각에 제2도전형의 불순물을 이온주입하여, 상기 제2실리콘층의 양 측부 각각에 진성 실리콘층을 형성하고, 상기 진성 실리콘층 사이에 제1도전형의 하부 게이트 전극을 형성하는 단계;상기 감광막 패턴을 제거하는 단계; 및상기 노출된 제1실리콘층에 제1도전형의 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제1도전형은 N형이고, 제2도전형은 P형인 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터의 제조방법.
- 제 1 항에 있어서, 상기 제1도전형은 P형이고, 제2도전형은 N형인 것을 특징으로 하는 더블 게이트 구조를 갖는 에스·오·아이 트랜지스터의 제조방법.
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