KR100200881B1 - 고전압 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 고전압 구동에 따른 소자의 특성을 향상시킬 수 있는 새로운 구조의 고전압 반도체 소자 및 그의 제조방법에 관한 것으로, 상부의 소정 영역에 우묵한 형태로 형성된 게이트 산화막 및 게이트 산화막과 같이 우묵한 형태의 게이트가 형성된 제 1 전도형의 최저농도 기판과, 게이트를 중심으로 상기 반도체 기판 표면에 각각 나란히 형성된 제 2 전도형의 제 1 고농도 소오스/드레인영역 및 제 2 고농도 소오스/드레인영역과, 제 1 및 제 2 고농도 드레인영역 하부에 형성된 제 2 전도형 제 1 및 제 2 저농도 드레인영역과, 게이트 산화막 하부의 소정 부분과 접촉함과 더불어 제 1 및 제 2 저농도 드레인영역을 둘러싸고, 제 1 및 제 2 고농도 소오스영역과 소정 부분 접합하는 제 1 전도형의 제 1 및 제 2 저농도 웰영역과, 제 1 및 제 2 고농도 소오스영역과 접합하고 제 1 및 제 2 저농도 웰영역 표면에 형성된 제 1 전도형 제 1 및 제 2 고농도 웰영역과, 제 1 및 제 2 고농도 웰영역과 제 1 및 제 2 고농도 소오스영역 전체를 둘러싸는 제 2 전도형의 최저농도 소오스영역과, 제 1 고농도 웰영역 및 제 1 고농도 소오스영역이 접합된 부분과 제 2 고농도 웰영역과 제 2 고농도 소오스영역이 접합된 부분과 각각 접촉하는 소오스 전극과 제 1 및 제 2 고농도 드레인영역 상부에 각각 형성된 드레인 전극을 포함하는 것을 특징으로 하고, 여기서 고농도와 저농도 및 최저농도의 도핑 레벨은 고농도＞저농도＞최저농도의 순서인 것을 특징으로 한다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 고전압 구동에 따른 소자의 특성을 향상시킬 수 있는 새로운 구조의 고전압 반도체 소자 및 그의 제조방법 에 관한 것이다.
일반적으로 고전압을 사용하는 외부 시스템이 집적 회로에 의해 제어되는 경우, 집적 회로는 내부에 고전압 제어를 위한 소자가 필요하게 되고, 이러한 소자는 높은 브레이크 다운 전압(Breakdown Voltage)을 갖는 구조를 필요로 한다.
즉, 고전압이 직접 인가되는 트랜지스터의 드레인에 있어서는 외부 시스템을 원할하게 동작할 수 있도록 하기 위하여, 드레인과 기판 사이의 펀치 쓰루(punch through) 전압과 상기 드레인과 웰(well) 사이의 브레이크 다운 전압이 상기 고전압보다 커야 한다.
도 1은 상기한 바와 같은 높은 브레이크 다운 전압을 얻기 위하여, 드레인영역 하부에 드레인과 동일 전도형의 저농도층을 갖는 구조로 된 종래의 고전압 트랜지스터를 나타낸 공정 단면도이다.
도 1에 도시된 바와 같이, 종래의 고전압 트랜지스터는 제 1 전도형 웰이 형성된 반도체 기판(1)과, 반도체 기판(1) 상부의 소정 영역에 형성된 게이트 산화막(3)과, 게이트 산화막(4) 상부에 형성된 게이트(4)와, 반도체 기판(1)의 소정 부위에 형성된 제 2 전도형의 고농도 소오스영역(5) 및 공통인 고농도 드레인영역(6)과, 소오스 및 드레인영역(5, 6) 상부에 형성된 소오스 및 드레인 전극(7, 8)과, 드레인영역(6)의 하부에 형성된 제 2 전도형의 저농도 반도체 영역(2)과, 드레인 및 소오스영역(5, 6) 사이의 채널 영역(9)으로 구성되어 있다.
상기한 고전압 트랜지스터는 고전압 구동을 위하여 게이트 산화막의 두께를 800Å 내지 1,000Å의 두께로 형성하게 되는데, 구동 전압의 증가에 따라 상기한 게이트 산화막의 두께는 더 두껍게 형성되어야 하고, 이에 대한 적절한 문턱 전압값을 갖기 위해서는 웰 영역의 도핑 레벨이 감소해야 한다.
그러나, 웰의 도핑 레벨을 낮추어 주게 되면 소오스와 드레인 간의 펀치 쓰루 현상이 발생함으로써 누설전류가 흐르게 될 뿐만 아니라, 래치업을 유발하게 되어 고전압 구동에 따른 소자의 특성이 저하되는 문제가 발생하게 된다.
이에, 본 발명은 상기한 문제점을 감안하여 창출된 것으로서, 게이트 산화막 두께에 따른 래치업 및 펀치 쓰루 현상을 방지하여 고전압 구동에 따른 소자의 특성을 향상시킬 수 있는 새로운 구조의 고전압 반도체 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래의 고전압 트랜지스터를 나타낸 단면도.
도 2a 내지 도 2j는 본 발명의 일 실시예에 따른 고전압 N 채널 모스 트랜지스터의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도.
도 3은 본 발명의 다른 실시예에 따른 고전압 P 채널 모스 트랜지스터를 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : p--반도체 영역 12 : n--소오스영역
13a, 13b : p-웰영역 14a. 14b : n-드레인영역
15 : 패드 산화막 16 : 질화막
17 : 예비 산화막 18 : 필드 산화막
18-1 : 산화막 19 : 게이트 산화막
20 :게이트
21a, 21b : n+소오스영역
22a, 22b : n+드레인영역
23a, 23b : p+웰 영역
24 : 절연막
25 : 소오스 전극
26 : 드레인 전극
상기 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자는 상부의 소정 영역에 우묵한 형태로 형성된 게이트 산화막 및 상기 게이트 산화막과 같이 우묵한 형태의 게이트가 형성된 제 1 전도형의 최저농도 기판과, 상기 게이트를 중심으로 상기 반도체 기판 표면에 각각 나란히 형성된 제 2 전도형의 제 1 고농도 소오스/드레인영역 및 제 2 고농도 소오스/드레인영역과, 상기 제 1 및 제 2 고농도 드레인영역 하부에 형성된 제 2 전도형 제 1 및 제 2 저농도 드레인영역과, 상기 게이트 산화막 하부의 소정 부분과 접촉함과 더불어 상기 제 1 및 제 2 저농도 드레인영역을 둘러싸고, 상기 제 1 및 제 2 고농도 소오스영역과 소정 부분 접합하는 제 1 전도형의 제 1 및 제 2 저농도 웰영역과, 상기 제 1 및 제 2 고농도 소오스영역과 접합하고 상기 제 1 및 제 2 저농도 웰영역 표면에 형성된 제 1 전도형 제 1 및 제 2 고농도 웰영역과, 상기 제 1 및 제 2 고농도 웰영역과 상기 제 1 및 제 2 고농도 소오스영역 전체를 둘러싸는 제 2 전도형의 최저농도 소오스영역과, 상기 제 1 고농도 웰영역 및 제 1 고농도 소오스영역이 접합된 부분과 상기 제 2 고농도 웰영역과 제 2 고농도 소오스영역이 접합된 부분과 각각 접촉하는 소오스 전극과 상기 제 1 및 제 2 고농도 드레인영역 상부에 각각 형성된 드레인 전극을 포함하는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 고전압 반도체 소자의 제조방법은 제 1 전도형의 최저농도층의 기판을 제공하는 단계, 상기 기판에 소정 깊이의 제 2 전도형의 최저농도 소오스영역을 형성하는 단계, 상기 최저농도 소오스영역에 소정 깊이의 제 1 전도형의 제 1 및 제 2 저농도 웰영역을 형성하는 단계, 상기 제 1 및 제 2 저농도 웰영역에 소정 깊이의 제 2 전도형의 제 1 및 제 2 저농도 드레인영역을 형성하는 단계, 상기 제 1 및 제 2 저농도 웰영역과 상기 제 1 및 제 2 저농도 드레인영역과 접촉하도록 상기 최저농도 소오스영역 중앙의 상기 기판 표면에 소정의 우묵한 영역을 형성하는 단계, 상기 기판 상부에 소자간 분리를 위한 필드 산화막을 형성하는 단계, 상기 우묵한 영역의 기판 상부에 상기 우묵한 형태로 게이트 산화막 및 게이트를 형성하는 단계, 상기 우묵한 게이트 양 측의 상기 최저농도 소오스영역 및 상기 제 1 및 제 2 저농도 드레인영역 각각의 표면의 소정 부분에 제 2 전도형의 제 1 고농도 소오스/드레인영역 및 제 2 고농도 소오스/드레인영역을 형성하는 단계, 상기 게이트 양 측의 노출된 제 1 및 제 2 저농도 웰영역 표면의 소정 부분에 상기 제 1 및 제 2 고농도 소오스영역과 접합하도록 제 1 및 제 2 고농도 웰영역을 형성하는 단계 및 상기 제 1 고농도 웰영역과 제 1 고농도 소오스영역이 접합된 부분과 상기 제 2 고농도 웰영역과 제 2 고농도 소오스영역이 접합된 부분과 각각 접촉하는 소오스 전극과, 제 1 및 제 2 고농도 드레인영역과 각각 접촉하는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 고농도와 저농도 및 최저농도의 도핑 레벨은 고농도＞저농도＞최저농도의 순서인 것을 특징으로 한다.
상기 구성으로 된 본 발명에 의하면, 브레이크 다운 전압을 높이기 위하여 종래와 같이 드레인영역을 저농도층으로 형성하고, 최저농도층의 소오스영역이 트랜지스터 전체를 감싸도록 형성함에 따라, 상기 채널 영역에서 핫 캐리어(hot carrier)에 의해 발생되는 홀을 포획하게 되어 래치업 및 펀치 쓰루의 문제를 방지할 수 있게 된다.
한편, 우묵한 형태의 게이트 형성에 의해 게이트 산화막 하부의 채널 영역이 짧아짐에 따라 전류의 양이 증가하게 된다.
[실시예]
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2j는 본 발명의 일 실시예에 따른 고전압 N 모스 트랜지스터를 나타낸 단면도로서, p--기판(11)과, 기판(11) 상의 소정 영역에 우묵한 형태로 형성된 게이트 산화막(19)과, 게이트 산화막(19) 상부에 형성되고, 게이트 산화막(19)과 같이 우묵한 형태의 게이트 전극(20)과, 게이트 전극(20)를 중심으로 기판(11) 표면에 각각 나란히 형성된 제 1 n+소오스/드레인영역(21a, 22a) 및 제 2 n+소오스/드레인영역(21b, 22b)과, 제 1 및 제 2 n+드레인영역(22a, 22b) 하부에 각각 형성된 제 1 및 제 2 n-드레인영역(14a, 14b)과, 게이트 산화막(19) 하부의 소정 부분과 접촉함과 더불어 제 1 및 제 2 n-드레인영역(14a, 14b)을 각각 둘러싸고, 제 1 및 제 2 n+소오스영역(21a, 21b)과 소정 부분 접합하는 제 1 및 제 2 p-웰영역(13a, 13b)과, 제 1 및 제 2 n+소오스영역(21a, 21b)과 각각 접합하고 제 1 및 제 2 p-웰영역(13a, 13b) 표면에 각각 형성된 제 1 및 제 2 p+웰영역(23a, 23b)과, 제 1 및 제 2 p-웰영역(13a, 13b)과 제 1 및 제 2 n+소오스영역(21a, 21b) 전체를 둘러싸는 n--소오스영역(12)과, 제 1 p+웰영역(23a)과 제 1 n+소오스영역(21a)이 접합된 부분과 제 2 p+웰영역(23b)과 제 2 n+소오스영역(21b)이 접합된 부분과 각각 접촉하는 소오스 전극(25)과, 제 1 및 제 2 n+드레인영역(22a, 22b)과 접촉하는 각각의 드레인 전극(26)으로 구성되어 있다.
이때, 제 1 전도형은 보론(B), 갈륨(Ga) 또는 인듐(In) 등의 3가 이온 즉, P형을 의미하고, 제 2 전도형은 인(P), 아세닉(As) 등의 5가 이온 즉, N 형을 의미한다.
또한, 불순물의 도핑 레벨 순서는 고농도＞저농도＞최저농도의 순서로서, 예컨대 제 1 전도형의 도핑 레벨 순서는 p＞ p-＞ p--이고, 제 2 전도형의 도핑 레벨 순서는 n＞ n-＞ n--이다.
이어서, 상기한 구성으로 된 고전압 N 모스 트랜지스터의 제조방법을 살펴본다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 고전압 N 모스 트랜지스터의 제조방법을 설명하기 위하여 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2a에 도시된 바와 같이, p--기판(11) 상부에 통상의 열산화 공정으로 산화막(도시되지 않음)을 성장하고, 이 상부에 공지의 방법으로 질화막(도시되지 않음)을 형성한 후, 상기 질화막 상부에 포토리소그라피로 감광막 패턴(도시되지 않음)을 형성한다. 상기 감광막 패턴을 이용하여 하부의 상기 질화막을 식각하고 상기 감광막 패턴을 제거하여 질화막 이온 주입 마스크를 형성한다.
상기 질화막 마스크를 이용한 이온 주입 공정을 통하여 n--를 기판(11) 상에 선택적으로 주입하고, 어닐링을 실시하여 소정의 깊이를 갖는 n--소오스영역(12)을 형성한 다음, 공지된 방법으로 상기 질화막 마스크를 제거한다.
도 2b에 도시된 바와 같이, n--소오스영역(12)의 소정 부분에 상기와 같은 마스크 공정 및 이온 주입 공정으로 p--보다 도핑 레벨이 높은 p-를 선택적으로 주입하고, 어닐링을 실시하여 소정 깊이의 제 1 및 제 2 p-웰영역(13a, 13b)을 나란히 형성한다.
도 2c에 도시된 바와 같이, 제 1 및 제 2 p-웰영역(13a, 13b)의 소정 부분에 마스크 공정 및 이온 주입 공정으로 상기 n--보다 도핑 레벨이 높은 n-를 주입하고, 어닐링을 실시하여 소정 깊이의 제 1 및 제 2 n-드레인영역(14a, 14b)을 각각 형성한다.
도 2d에 도시된 바와 같이, 반도체 기판(11) 상부에 소정의 패드 산화막(15) 및 질화막(16)을 순차적으로 증착하고, 질화막(16) 상부에 포토리소그라피로 감광막 패턴(도시되지 않음)을 형성한다. 이어서, 상기 감광막을 이용하여 게이트 형성 부위의 질화막(16)을 식각하고, 공지된 방법으로 상기 감광막을 제거한다.
도 2e에 도시된 바와 같이, 고온의 열공정을 통해 질화막(16)이 제거된 부위의 산화막을 성장시켜 기판(11) 내로 우묵한 형태 예컨대, 소정의 필드 산화막과 같은 형태의 예비 산화막(17)을 형성한다.
도 2f에 도시된 바와 같이, 통상의 방법으로 질화막(16)을 제거하고, 패드 산화막(15) 및 예비 산화막(17)을 제거하여, 기판(11) 상의 게이트 형성 부위가 우묵한 형태를 이루도록 한다.
도 2g에 도시된 바와 같이, 공지된 방법으로 기판(11) 상에 소자간 분리를 위한 필드 산화막(18)을 형성한다. 또한, 이러한 필드 산화막(18)의 형성시 제 1 및 제 2 p-웰영역(13a, 13b)과 제 1 및 제 2 n-드레인영역(14a, 14b)이 접합하는 부분에 도시되지는 않았지만 상부 배선과의 절연을 위하여 소정의 산화막(18-1)을 추가적으로 형성한다.
도 2h에 도시된 바와 같이, 상기 우묵한 형태의 기판(11) 상부에 공지된 방법으로 게이트 산화막(19) 및 게이트(20)를 우묵한 형태로 형성한다.
도 2i에 도시된 바와 같이, 마스크 공정 및 이온 주입 공정을 통하여 게이트(20) 양측의 노출된 n--소오스영역(12) 표면과 노출된 제 1 및 제 2 n-드레인영역(14a, 14b) 표면의 소정 부분에 n+를 주입하고 어닐링을 실시하여, 제 1 n+소오스/드레인영역(21a, 22a)과 제 2 소오스/드레인영역(21b, 22b)을 형성한다.
이어서, 상기와 같은 마스크 공정 및 이온 주입 공정을 통하여 게이트(20) 양측의 노출된 제 1 및 제 2 p-웰영역(13a, 13b) 표면의 소정 부분에 제 1 및 제 2 n+소오스영역(21a, 21b)과 각각 접합하도록 p+를 주입하여 p+의 제 1 및 제 2 p+웰영역(23a, 23b)을 형성한다.
도 2j에 도시된 바와 같이, 전체 구조물 상부에 절연막(24)을 형성하고, 포토리소그라피 및 식각 공정을 통하여 제 1 및 제 2 n+드레인영역(22a, 22b)과, 서로 접합된 제 1 및 제 2 n+소오스영역(21a, 21b) 및 제 1 및 제 2 p+웰영역(23a, 23b)과 전기적 결합을 위한 콘택홀(도시되지 않음)을 형성한다.
그런 다음, 상기 콘택홀 및 절연막(21) 상부에 금속을 증착한 후 패터닝하여, 드레인 전극(26) 및 웰 영역과 소오스영역이 접합된 각각의 소오스 전극(25)을 형성한다.
한편, 상기한 방법으로 도 3에 도시된 바와 같이 P 모스 트랜지스터를 제조할 수 있음은 이 분야의 통상의 지식을 가진자는 용이하게 이해할 수 있을 것이다.
상기 실시예에 의한 고전압 N 모스 트랜지스터는, 우묵한 형태의 게이트에 전압이 인가될 때 게이트 산화막 하부에 소오스영역이 형성되고, 게이트를 중심으로 양 쪽의 웰 영역에서 채널이 형성되게 된다.
그리고, 브레이크 다운 전압을 높이기 위하여 종래와 같이 드레인영역을 n-층으로 형성하고, n--층의 소오스영역이 트랜지스터 전체를 감싸도록 형성함에 따라, 상기 채널 영역에서 핫 캐리어(hot carrier)에 의해 발생되는 홀을 포획하게 되어 래치업 및 펀치 쓰루의 문제를 방지할 수 있게 된다.
한편, 우묵한 형태의 게이트 형성에 의해 게이트 산화막 하부의 채널 영역이 짧아짐에 따라 전류의 양이 증가하게 된다.
또한, 본 발명은 상기 실시에에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 고전압 구동에 따른 소자의 특성을 향상시킬 수 있는 새로운 구조의 고전압 반도체 소자 및 그의 제조방법을 실현할 수 있게 된다.
Claims (12)
- 상부의 소정 영역에 우묵한 형태로 형성된 게이트 산화막 및 상기 게이트 산화막과 같이 우묵한 형태의 게이트가 형성된 제 1 전도형의 최저농도 기판과, 상기 게이트를 중심으로 상기 반도체 기판 표면에 각각 나란히 형성된 제 2 전도형의 제 1 고농도 소오스/드레인영역 및 제 2 고농도 소오스/드레인영역과, 상기 제 1 및 제 2 고농도 드레인영역 하부에 형성된 제 2 전도형 제 1 및 제 2 저농도 드레인영역과, 상기 게이트 산화막 하부의 소정 부분과 접촉함과 더불어 상기 제 1 및 제 2 저농도 드레인영역을 둘러싸고, 상기 제 1 및 제 2 고농도 소오스영역과 소정 부분 접합하는 제 1 전도형의 제 1 및 제 2 저농도 웰영역과, 상기 제 1 및 제 2 고농도 소오스영역과 접합하고 상기 제 1 및 제 2 저농도 웰영역 표면에 형성된 제 1 전도형 제 1 및 제 2 고농도 웰영역과, 상기 제 1 및 제 2 고농도 웰영역과 상기 제 1 및 제 2 고농도 소오스영역 전체를 둘러싸는 제 2 전도형의 최저농도 소오스영역과, 상기 제 1 고농도 웰영역 및 제 1 고농도 소오스영역이 접합된 부분과 상기 제 2 고농도 웰영역과 제 2 고농도 소오스영역이 접합된 부분과 각각 접촉하는 소오스 전극 및, 상기 제 1 및 제 2 고농도 드레인영역 상부에 각각 형성된 드레인 전극을 포함하는 것을 특징으로 하는 고전압 반도체 소자.
- 제 1 항에 있어서, 상기 고농도와 저농도 및 최저농도의 도핑 레벨은 고농도＞저농도＞최저농도의 순서인 것을 특징으로 하는 고전압 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 전도형은 P 형이고, 상기 제 2 전도형은 N 형인 것을 특징으로 하는 고전압 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 전도형은 N 형이고, 상기 제 2 전도형은 P 형인 것을 특징으로 하는 고전압 반도체 소자.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서, 상기 고농도＞저농도＞최저농도의 농도레벨 순서는 상기 제 1 또는 제 2 전도형이 P 형인 경우는 p+＞p-＞p--이고, 상기 제 1 또는 제 2 전도형이 N 형인 경우는 n+＞n-＞n--인 것을 특징으로 하는 고전압 반도체 소자.
- 제 1 전도형의 최저농도층의 기판을 제공하는 단계, 상기 기판에 소정 깊이의 제 2 전도형의 최저농도 소오스영역을 형성하는 단계, 상기 최저농도 소오스영역에 소정 깊이의 제 1 전도형의 제 1 및 제 2 저농도 웰영역을 형성하는 단계, 상기 제 1 및 제 2 저농도 웰영역에 소정 깊이의 제 2 전도형의 제 1 및 제 2 저농도 드레인영역을 형성하는 단계, 상기 제 1 및 제 2 저농도 웰영역과 상기 제 1 및 제 2 저농도 드레인영역과 접촉하도록 상기 최저농도 소오스영역 중앙의 상기 기판 표면에 소정의 우묵한 영역을 형성하는 단계, 상기 기판 상부에 소자간 분리를 위한 필드 산화막을 형성하는 단계, 상기 우묵한 영역의 기판 상부에 상기 우묵한 형태로 게이트 산화막 및 게이트를 형성하는 단계, 상기 우묵한 게이트 양 측의 상기 최저농도 소오스영역 및 상기 제 1 및 제 2 저농도 드레인영역 각각의 표면의 소정 부분에 제 2 전도형의 제 1 고농도 소오스/드레인영역 및 제 2 고농도 소오스/드레인영역을 형성하는 단계, 상기 게이트 양 측의 노출된 제 1 및 제 2 저농도 웰영역 표면의 소정 부분에 상기 제 1 및 제 2 고농도 소오스영역과 접합하도록 제 1 및 제 2 고농도 웰영역을 형성하는 단계 및 상기 제 1 고농도 웰영역과 제 1 고농도 소오스영역이 접합된 부분과 상기 제 2 고농도 웰영역과 제 2 고농도 소오스영역이 접합된 부분과 각각 접촉하는 소오스 전극과, 제 1 및 제 2 고농도 드레인영역과 각각 접촉하는 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 고농도와 저농도 및 최저농도의 도핑 레벨은 고농도＞저농도＞최저농도의 순서인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 제 1 전도형은 P 형이고, 상기 제 2 전도형은 N 형인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 제 1 전도형은 N 형이고, 상기 제 2 전도형은 P 형인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항 내지 제 9 항 중 어느 한 항에 있어서, 상기 고농도＞저농도＞최저농도의 농도레벨 순서는 상기 제 1 또는 제 2 전도형이 P 형인 경우는 p+＞p-＞p--이고, 상기 제 1 또는 제 2 전도형이 N 형인 경우는 n+＞n-＞n--인 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 우묵한 영역을 형성하는 단계는 상기 반도체 기판 상부에 패드 산화막 및 질화막을 순차적으로 형성하는 단계, 상기 질화막을 식각하는 단계, 상기 질화막이 식각된 부위의 상기 산화막을 상기 반도체 기판 상에서 성장시키는 단계, 상기 질화막 및 패드 산화막을 제거하는 단계 및 상기 성장된 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 필드 산화막을 형성하는 단계에서 상기 제 1 및 제 2 웰영역과 상기 제 1 및 제 2 드레인영역이 접합하는 부분에 소정의 절연막을 추가적으로 형성하는 것을 특징으로 하는 고전압 반도체 소자의 제조방법.
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1996
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