JPH0786596A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0786596A JPH0786596A JP23275293A JP23275293A JPH0786596A JP H0786596 A JPH0786596 A JP H0786596A JP 23275293 A JP23275293 A JP 23275293A JP 23275293 A JP23275293 A JP 23275293A JP H0786596 A JPH0786596 A JP H0786596A
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- gate electrode
- back gate
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Abstract
(57)【要約】 （修正有）
【目的】 SOI/MOS FET に関し，高速で低電圧動作を実
現する。バックゲートとソース・ドレイン(S/D) 間のオ
ーバラップをなくして遮断周波数を改善する。 【構成】 １）フロントゲート(FG)9 とバックゲート(B
G)4 とが互いに異なる導電型の半導体層からなる，２）
S/D の形成に，BG4 をマスクにしてイオン注入を行う工
程と，FGG をマスクにしてイオン注入を行う工程とを有
する，３）BGに側壁を形成してイオン注入する工程と，
FGに薄い側壁を形成して，または形成しないでイオン注
入する，４）エネルギーあるいはドーズ量が，BGをマス
クにした注入の方が，FGをマスクにした注入より小さ
い，５）上下のゲート長を異ならせ，ゲート長の長い方
のゲートをマスクにして注入するドーズ量より，ゲート
長の短い方のゲートをマスクにして注入するドーズ量が
少ない。
現する。バックゲートとソース・ドレイン(S/D) 間のオ
ーバラップをなくして遮断周波数を改善する。 【構成】 １）フロントゲート(FG)9 とバックゲート(B
G)4 とが互いに異なる導電型の半導体層からなる，２）
S/D の形成に，BG4 をマスクにしてイオン注入を行う工
程と，FGG をマスクにしてイオン注入を行う工程とを有
する，３）BGに側壁を形成してイオン注入する工程と，
FGに薄い側壁を形成して，または形成しないでイオン注
入する，４）エネルギーあるいはドーズ量が，BGをマス
クにした注入の方が，FGをマスクにした注入より小さ
い，５）上下のゲート長を異ならせ，ゲート長の長い方
のゲートをマスクにして注入するドーズ量より，ゲート
長の短い方のゲートをマスクにして注入するドーズ量が
少ない。
Description
【０００１】
【産業上の利用分野】本発明はダブルゲートのSOI 型半
導体装置とその製造方法に関する。SOI 構造のダブルゲ
ートMOS FET は短チャネル効果の抑制ができ, あるいは
キャリアの移動度が高い等の優れた特性を有している。
導体装置とその製造方法に関する。SOI 構造のダブルゲ
ートMOS FET は短チャネル効果の抑制ができ, あるいは
キャリアの移動度が高い等の優れた特性を有している。
【０００２】ダブルゲートSOI/MOS FET はシングルゲー
トSOI/MOS FET よりもシリコン層内のキャリアが２つの
ゲートにより強く支配されるので，良好なスイッチン
グ特性，短チャネル効果の抑制効果がある等の特徴を
持っている。また，通常のバルクMOS FET に比べても素
子領域が薄く完全分離されているため高エネルギー粒子
が素子内に浸入したときの発生電荷量が少なく，耐放射
線素子としても期待されている。
トSOI/MOS FET よりもシリコン層内のキャリアが２つの
ゲートにより強く支配されるので，良好なスイッチン
グ特性，短チャネル効果の抑制効果がある等の特徴を
持っている。また，通常のバルクMOS FET に比べても素
子領域が薄く完全分離されているため高エネルギー粒子
が素子内に浸入したときの発生電荷量が少なく，耐放射
線素子としても期待されている。
【０００３】
【従来の技術】以下の説明においては，(1) ：は請求項
１に対応し，(2) ：は請求項２〜５に対応する。
１に対応し，(2) ：は請求項２〜５に対応する。
【０００４】(1) ：ダブルゲートSOI/MOS FET において
は，通常のバルクMOS FET で行われているようにしきい
値制御のためにチャネル層にイオン注入を行ってチャネ
ル層の濃度を高くしても, チャネルのポテンシャルは殆
ど変化せず，しきい値制御が非常に難しかった。そのた
めに，ゲート長を縮小したときの電源電圧の低下に伴う
しきい値の低下を実現できず，短チャネル化ができても
電源電圧としきい値の設定ができず，回路が動かないと
いう問題が生じた。
は，通常のバルクMOS FET で行われているようにしきい
値制御のためにチャネル層にイオン注入を行ってチャネ
ル層の濃度を高くしても, チャネルのポテンシャルは殆
ど変化せず，しきい値制御が非常に難しかった。そのた
めに，ゲート長を縮小したときの電源電圧の低下に伴う
しきい値の低下を実現できず，短チャネル化ができても
電源電圧としきい値の設定ができず，回路が動かないと
いう問題が生じた。
【０００５】(2) ：従来のプロセスは，通常の工程でシ
リコン基板上にMOS FET 〔このFET のゲートは下部ゲー
ト（バックゲート）となる〕を形成した後に，その上に
絶縁膜を成長し平坦化し，この絶縁膜上に支持基板を貼
り合わせ，シリコン基板を研磨して素子形成層となるシ
リコン層作成し，この上に上部ゲート（フロントゲー
ト）を作成して，上部ゲートをマスクにして不純物を導
入してソースドレインを注入し，不純物の活性化アニー
ルを行っていた（例えば，図２参照）。
リコン基板上にMOS FET 〔このFET のゲートは下部ゲー
ト（バックゲート）となる〕を形成した後に，その上に
絶縁膜を成長し平坦化し，この絶縁膜上に支持基板を貼
り合わせ，シリコン基板を研磨して素子形成層となるシ
リコン層作成し，この上に上部ゲート（フロントゲー
ト）を作成して，上部ゲートをマスクにして不純物を導
入してソースドレインを注入し，不純物の活性化アニー
ルを行っていた（例えば，図２参照）。
【０００６】
【発明が解決しようとする課題】(1) ：いま, ｎチャネ
ルMOS FET の場合について説明すると，通常のダブルゲ
ート構造では２つのゲート電極は同導電型のポリシリコ
ン膜で形成されているので，例えば n+ 型ポリシリコン
ではしきい値は負になってしまい常に電流が流れて消費
電力が大きくなる。反対に p+ 型ポリシリコンではしき
い値は0.8 V 程度と大きくなり, 電源電圧を 3 V以下に
して動作させることができなくなり，従って素子の高速
化はできない。
ルMOS FET の場合について説明すると，通常のダブルゲ
ート構造では２つのゲート電極は同導電型のポリシリコ
ン膜で形成されているので，例えば n+ 型ポリシリコン
ではしきい値は負になってしまい常に電流が流れて消費
電力が大きくなる。反対に p+ 型ポリシリコンではしき
い値は0.8 V 程度と大きくなり, 電源電圧を 3 V以下に
して動作させることができなくなり，従って素子の高速
化はできない。
【０００７】(2) ：従来のプロセスでは，バックゲート
を先に作成して，基板を貼り合わせてからフロントゲー
トを作成するため，必ず両方のゲートの位置合わせずれ
を生じてしまう。従って，２つのゲート長を等しくする
と位置ずれのためチャネルが一部形成されなくなる。そ
こで，バックゲート長を長くして合わせ余裕を持たせて
いるが，この場合はバックゲートとソース・ドレイン間
の静電容量が増え遮断周波数ｆt が低下する。
を先に作成して，基板を貼り合わせてからフロントゲー
トを作成するため，必ず両方のゲートの位置合わせずれ
を生じてしまう。従って，２つのゲート長を等しくする
と位置ずれのためチャネルが一部形成されなくなる。そ
こで，バックゲート長を長くして合わせ余裕を持たせて
いるが，この場合はバックゲートとソース・ドレイン間
の静電容量が増え遮断周波数ｆt が低下する。
【０００８】本発明は，以下のことを目的とする。(1)
：SOI 構造のシリコン層を低濃度にしてキャリア移動
度を高く維持したままで，しきい値の制御を可能にして
低電圧動作を実現する。
：SOI 構造のシリコン層を低濃度にしてキャリア移動
度を高く維持したままで，しきい値の制御を可能にして
低電圧動作を実現する。
【０００９】(2) ：位置合わせ余裕を必要とせずにバッ
クゲート長をフロントゲート長に等しく形成できるよう
にし，且つバックゲートとソース・ドレイン間のオーバ
ラップをなくして遮断周波数を改善する。
クゲート長をフロントゲート長に等しく形成できるよう
にし，且つバックゲートとソース・ドレイン間のオーバ
ラップをなくして遮断周波数を改善する。
【００１０】
【課題を解決するための手段】上記課題の解決は（図１
参照）， (1) ：１）半導体層 1の上下にそれぞれゲート絶縁膜を
介してフロントゲート電極 9とバックゲート電極 4を有
し，これらのゲート電極の両側の該半導体層にソース・
ドレイン領域10,11 が形成された半導体装置であって，
該フロントゲート電極と該バックゲート電極とが互いに
異なる導電型の半導体層からなる半導体装置，あるいは (2) ：２）半導体層 1の上下にそれぞれゲート絶縁膜を
介してフロントゲート電極 9とバックゲート電極 4を有
し，これらのゲート電極の両側の該半導体層にソース・
ドレイン10,11 が形成された半導体装置の製造方法であ
って，ソース・ドレインの形成に，該バックゲート電極
をマスクにしてイオン注入を行う工程と，該フロントゲ
ート電極をマスクにしてイオン注入を行う工程とを有す
る半導体装置の製造方法, あるいは３）前記バックゲー
ト電極をマスクにしてイオン注入する際には，該バック
ゲート電極の側面に絶縁膜からなる側壁を形成して該側
壁とバックゲート電極とをマスクにしてイオン注入する
工程と，前記フロントゲート電極をマスクにしてイオン
注入する際には，該フロントゲート電極の側面に側壁を
形成しないでイオン注入するか，あるいは該バックゲー
ト電極の側壁より厚さの薄い側壁を形成してイオン注入
する工程とを有する前記２）記載の半導体装置の製造方
法，あるいは４）前記イオン注入の打ち込みエネルギー
あるいはドーズ量が，バックゲート電極をマスクにした
注入の方が，フロントゲート電極をマスクにした注入よ
り小さい前記２）記載の半導体装置の製造方法，あるい
は５）前記バックゲートと前記フロントゲートのゲート
長を異ならせ，ゲート長の長い方のゲートをマスクにし
て注入するドーズ量より，ゲート長の短い方のゲートを
マスクにして注入するドーズ量が少ない前記２）記載の
半導体装置の製造方法により達成される。
参照）， (1) ：１）半導体層 1の上下にそれぞれゲート絶縁膜を
介してフロントゲート電極 9とバックゲート電極 4を有
し，これらのゲート電極の両側の該半導体層にソース・
ドレイン領域10,11 が形成された半導体装置であって，
該フロントゲート電極と該バックゲート電極とが互いに
異なる導電型の半導体層からなる半導体装置，あるいは (2) ：２）半導体層 1の上下にそれぞれゲート絶縁膜を
介してフロントゲート電極 9とバックゲート電極 4を有
し，これらのゲート電極の両側の該半導体層にソース・
ドレイン10,11 が形成された半導体装置の製造方法であ
って，ソース・ドレインの形成に，該バックゲート電極
をマスクにしてイオン注入を行う工程と，該フロントゲ
ート電極をマスクにしてイオン注入を行う工程とを有す
る半導体装置の製造方法, あるいは３）前記バックゲー
ト電極をマスクにしてイオン注入する際には，該バック
ゲート電極の側面に絶縁膜からなる側壁を形成して該側
壁とバックゲート電極とをマスクにしてイオン注入する
工程と，前記フロントゲート電極をマスクにしてイオン
注入する際には，該フロントゲート電極の側面に側壁を
形成しないでイオン注入するか，あるいは該バックゲー
ト電極の側壁より厚さの薄い側壁を形成してイオン注入
する工程とを有する前記２）記載の半導体装置の製造方
法，あるいは４）前記イオン注入の打ち込みエネルギー
あるいはドーズ量が，バックゲート電極をマスクにした
注入の方が，フロントゲート電極をマスクにした注入よ
り小さい前記２）記載の半導体装置の製造方法，あるい
は５）前記バックゲートと前記フロントゲートのゲート
長を異ならせ，ゲート長の長い方のゲートをマスクにし
て注入するドーズ量より，ゲート長の短い方のゲートを
マスクにして注入するドーズ量が少ない前記２）記載の
半導体装置の製造方法により達成される。
【００１１】
【作用】(1) ：図１(A),(B) は本発明の原理説明図であ
る。
る。
【００１２】図１(A) は断面図, 図１(B) は平面図であ
る。図において, 1はSOI 構造の素子形成層 (シリコン
層), 2はトランジスタ領域を画定するフィールド酸化
膜, 3はバックゲート酸化膜, 4はバックゲート（下部
ゲート）電極, 5, 6は絶縁膜, 7はSOI 構造の支持基板
(シリコン基板), 8はフロントゲート酸化膜, 9はフロ
ントゲート（上部ゲート）電極, 10はソース,11はドレ
インである。
る。図において, 1はSOI 構造の素子形成層 (シリコン
層), 2はトランジスタ領域を画定するフィールド酸化
膜, 3はバックゲート酸化膜, 4はバックゲート（下部
ゲート）電極, 5, 6は絶縁膜, 7はSOI 構造の支持基板
(シリコン基板), 8はフロントゲート酸化膜, 9はフロ
ントゲート（上部ゲート）電極, 10はソース,11はドレ
インである。
【００１３】図示のように,SOI型のダブルゲートMOS FE
T は, シリコン層 1に形成されているMOS FET の下部に
存在する絶縁膜の中にもう１つのゲート電極 3が埋め込
まれた構造となっている。
T は, シリコン層 1に形成されているMOS FET の下部に
存在する絶縁膜の中にもう１つのゲート電極 3が埋め込
まれた構造となっている。
【００１４】このような構造において，上記のｎチャネ
ルMOS FET の場合に，例えば上部ゲートを n+ 型ポリシ
リコン膜で形成し，下部ゲートを p+ 型ポリシリコン膜
で形成すると, ビルトインポテンシャルによりFET に負
のバックバイアスが印加された状態となり，その分しき
い値は低下して0.2 V 程度となり，低電源電圧化に対応
できるようになる。上下のゲートの導電型を逆にしても
同様にFET に負のバックバイアスが印加された状態とな
るため，この場合も同様の効果がある。
ルMOS FET の場合に，例えば上部ゲートを n+ 型ポリシ
リコン膜で形成し，下部ゲートを p+ 型ポリシリコン膜
で形成すると, ビルトインポテンシャルによりFET に負
のバックバイアスが印加された状態となり，その分しき
い値は低下して0.2 V 程度となり，低電源電圧化に対応
できるようになる。上下のゲートの導電型を逆にしても
同様にFET に負のバックバイアスが印加された状態とな
るため，この場合も同様の効果がある。
【００１５】(2) ：本発明では，ソース・ドレイン形成
に，バックゲートをマスクにしてイオン注入し，さらに
フロントゲートをマスクにしてイオン注入することによ
り，バックゲートに合わせ余裕を持たせる必要がなくな
り（図４参照），バックゲート長をフロントゲート長と
同じになるまで短くでき，かつバックゲートとソース・
ドレイン間の重なりもなくなり遮断周波数が改善され
る。
に，バックゲートをマスクにしてイオン注入し，さらに
フロントゲートをマスクにしてイオン注入することによ
り，バックゲートに合わせ余裕を持たせる必要がなくな
り（図４参照），バックゲート長をフロントゲート長と
同じになるまで短くでき，かつバックゲートとソース・
ドレイン間の重なりもなくなり遮断周波数が改善され
る。
【００１６】本発明によれば上記理由により，バックゲ
ートとフロントゲートのゲート長を等しくできるが，一
般的にはフロントゲートとバックゲートのゲート長の比
を，両方のゲートに印加される電圧，すなわち両方のゲ
ートのしきい値電圧の逆比にするとよい。
ートとフロントゲートのゲート長を等しくできるが，一
般的にはフロントゲートとバックゲートのゲート長の比
を，両方のゲートに印加される電圧，すなわち両方のゲ
ートのしきい値電圧の逆比にするとよい。
【００１７】
【実施例】(1) ：図２(A) 〜(F) は本発明の実施例の説
明図である。
明図である。
【００１８】この例では, 貼り合わせ技術を用いたダブ
ルゲートMOS FET をそのプロセスの概要とともに説明す
る。図２(A) において，シリコン(Si)基板 1の素子分離
領域にフィールド酸化膜 2を形成し，通常のゲート形成
法を用いてバックゲート酸化膜 3とバックゲート電極 4
を形成する。この際, バックゲート電極 4は気相成長(C
VD) 法を用いて, 不純物濃度が通常の1E20cm-3程度のｎ
型ポリシリコン膜で形成する。
ルゲートMOS FET をそのプロセスの概要とともに説明す
る。図２(A) において，シリコン(Si)基板 1の素子分離
領域にフィールド酸化膜 2を形成し，通常のゲート形成
法を用いてバックゲート酸化膜 3とバックゲート電極 4
を形成する。この際, バックゲート電極 4は気相成長(C
VD) 法を用いて, 不純物濃度が通常の1E20cm-3程度のｎ
型ポリシリコン膜で形成する。
【００１９】図２(B) において，基板上に気相成長によ
る酸化膜 (CVD SiO2膜) 5 を形成する。図２(C) におい
て，CVD SiO2膜 5を研磨し，バックゲート電極によって
生じた段差を平坦化する。
る酸化膜 (CVD SiO2膜) 5 を形成する。図２(C) におい
て，CVD SiO2膜 5を研磨し，バックゲート電極によって
生じた段差を平坦化する。
【００２０】図２(D) において，バックゲートを形成し
た基板 1と, 表面にボロンドープのりん珪酸ガラス(BPS
G)膜 6を成長した支持基板（ベース基板） 7を, CVD Si
O2膜5とBPSG膜 6を対向させてパルス静電接着法により
貼り合わせる。あるいは,BPSG膜 6を研磨し通常の加熱
による貼り合わせも可能である。また，BPSG膜 6を用い
ないで貼り合わせることも可能である。
た基板 1と, 表面にボロンドープのりん珪酸ガラス(BPS
G)膜 6を成長した支持基板（ベース基板） 7を, CVD Si
O2膜5とBPSG膜 6を対向させてパルス静電接着法により
貼り合わせる。あるいは,BPSG膜 6を研磨し通常の加熱
による貼り合わせも可能である。また，BPSG膜 6を用い
ないで貼り合わせることも可能である。
【００２１】図２(E) において，フィールド酸化膜 2を
ストッパとしてSi基板 1の研削と選択研磨を行う。図２
(F) において，通常のプロセスによりSi基板 1上にフロ
ントゲート酸化膜8とフロントゲート電極 9を形成す
る。この際, フロントゲート電極 9はCVD 法を用いて,
不純物濃度が通常の1E20cm-3程度のｐ型ポリシリコン膜
で形成する。次いで, フロントゲート電極をマスクにし
て不純物を導入してソース10, ドレイン11を形成する。
ストッパとしてSi基板 1の研削と選択研磨を行う。図２
(F) において，通常のプロセスによりSi基板 1上にフロ
ントゲート酸化膜8とフロントゲート電極 9を形成す
る。この際, フロントゲート電極 9はCVD 法を用いて,
不純物濃度が通常の1E20cm-3程度のｐ型ポリシリコン膜
で形成する。次いで, フロントゲート電極をマスクにし
て不純物を導入してソース10, ドレイン11を形成する。
【００２２】図３は本発明の効果説明図である。図は，
ｎチャネルMOS FET のゲート電圧に対するドレイン電流
の関係を示し，(1) は両方のゲートが n+ 型ポリシリコ
ンの場合，(2) は両方のゲートが p+ 型ポリシリコンの
場合，(3）は本発明の場合で，上部ゲートは n+ 型ポリ
シリコン膜で，下部ゲートは p+ 型ポリシリコン，ある
いはその逆である。
ｎチャネルMOS FET のゲート電圧に対するドレイン電流
の関係を示し，(1) は両方のゲートが n+ 型ポリシリコ
ンの場合，(2) は両方のゲートが p+ 型ポリシリコンの
場合，(3）は本発明の場合で，上部ゲートは n+ 型ポリ
シリコン膜で，下部ゲートは p+ 型ポリシリコン，ある
いはその逆である。
【００２３】ここで，本発明の曲線(3）の位置は, 回路
条件によりずらし得るが曲線(1) と曲線(2) の中間の位
置, すなわちしきい値電圧の絶対値を(1) , (2) より低
い位置に調整できる。
条件によりずらし得るが曲線(1) と曲線(2) の中間の位
置, すなわちしきい値電圧の絶対値を(1) , (2) より低
い位置に調整できる。
【００２４】(2) ： 以下に図２を用いて，ｎチャネルMOS FET で説明す
るが，ｐチャネルMOSFET でも同様である。また，シン
グルドレイン構造で説明するが，LDD(LightlyDoped Dra
in)構造でも同様である。
るが，ｐチャネルMOSFET でも同様である。また，シン
グルドレイン構造で説明するが，LDD(LightlyDoped Dra
in)構造でも同様である。
【００２５】図２(A) において，シリコン(Si)基板 1の
素子分離領域に厚さ 70 nmのフィールド酸化膜 2を形成
し，通常のゲート形成法を用いて厚さ 10 nmのバックゲ
ート酸化膜 3と厚さ 100 nm のバックゲート電極 4を形
成する。バックゲート電極はポリシリコン膜を用い, り
んイオン(P+ ) をエネルギー 40 KeV,ドーズ量4E15cm-2
で注入しｎ型にした後パターニングして形成する。
素子分離領域に厚さ 70 nmのフィールド酸化膜 2を形成
し，通常のゲート形成法を用いて厚さ 10 nmのバックゲ
ート酸化膜 3と厚さ 100 nm のバックゲート電極 4を形
成する。バックゲート電極はポリシリコン膜を用い, り
んイオン(P+ ) をエネルギー 40 KeV,ドーズ量4E15cm-2
で注入しｎ型にした後パターニングして形成する。
【００２６】次いで, バックゲート電極 4をマスクにし
てソース・ドレイン形成のための１回目のイオン注入を
行う。注入条件はイオン種砒素イオン (As+ ) ，エネル
ギー10 KeV,ドーズ量1E15cm-2である。この際, ほぼ 15
nmの深さまでイオンが注入される。
てソース・ドレイン形成のための１回目のイオン注入を
行う。注入条件はイオン種砒素イオン (As+ ) ，エネル
ギー10 KeV,ドーズ量1E15cm-2である。この際, ほぼ 15
nmの深さまでイオンが注入される。
【００２７】図２(B) において，基板上に気相成長によ
る厚さ 200 nm の酸化膜 (CVD SiO2膜) 5 を形成する。
図２(C) において，CVD SiO2膜 5を研磨し，バックゲー
ト電極によって生じた段差を平坦化する。
る厚さ 200 nm の酸化膜 (CVD SiO2膜) 5 を形成する。
図２(C) において，CVD SiO2膜 5を研磨し，バックゲー
ト電極によって生じた段差を平坦化する。
【００２８】図２(D) において，バックゲートを形成し
た基板 1と, 表面にボロンドープのりん珪酸ガラス(BPS
G)膜 6を成長した支持基板 7を, CVD SiO2膜 5とBPSG膜
6を対向させてパルス静電接着法により貼り合わせる。
あるいは, BPSG膜 6を研磨し通常の加熱による貼り合わ
せも可能である。
た基板 1と, 表面にボロンドープのりん珪酸ガラス(BPS
G)膜 6を成長した支持基板 7を, CVD SiO2膜 5とBPSG膜
6を対向させてパルス静電接着法により貼り合わせる。
あるいは, BPSG膜 6を研磨し通常の加熱による貼り合わ
せも可能である。
【００２９】図２(E) において，フィールド酸化膜 2を
ストッパとしてSi基板 1の研削と選択研磨を行い，素子
領域のシリコン層厚が 35 nmになるようにする。図２
(F) において，通常のプロセスによりSi基板 1上に厚さ
10 nmのフロントゲート酸化膜 8と厚さ 100 nm のフロ
ントゲート電極 9を形成する。フロントゲート電極はポ
リシリコン膜を用い, P+ をエネルギー 40 KeV,ドーズ
量4E15cm-2で注入しｎ型にした後パターニングして形成
する。
ストッパとしてSi基板 1の研削と選択研磨を行い，素子
領域のシリコン層厚が 35 nmになるようにする。図２
(F) において，通常のプロセスによりSi基板 1上に厚さ
10 nmのフロントゲート酸化膜 8と厚さ 100 nm のフロ
ントゲート電極 9を形成する。フロントゲート電極はポ
リシリコン膜を用い, P+ をエネルギー 40 KeV,ドーズ
量4E15cm-2で注入しｎ型にした後パターニングして形成
する。
【００３０】次いで, フロント電極 4をマスクにして２
回目のイオン注入を行う。注入条件はイオン種As+ ，エ
ネルギー 10 KeV,ドーズ量1E15cm-2である。次いで，注
入された不純物の活性化アニールを行いソース10, ドレ
イン11を形成する。アニールは 900℃, 30秒のランプを
用いたRTA(Rapid Thermal Anneal)による。
回目のイオン注入を行う。注入条件はイオン種As+ ，エ
ネルギー 10 KeV,ドーズ量1E15cm-2である。次いで，注
入された不純物の活性化アニールを行いソース10, ドレ
イン11を形成する。アニールは 900℃, 30秒のランプを
用いたRTA(Rapid Thermal Anneal)による。
【００３１】この後図示しないが, 通常の工程によりフ
ロントゲートを覆って基板上に厚さ300 nm のPSG 膜を
成膜し，パターニングしてアルミニウム(Al)配線を行
う。このプロセスによるシリコン層の断面を図４に示
す。
ロントゲートを覆って基板上に厚さ300 nm のPSG 膜を
成膜し，パターニングしてアルミニウム(Al)配線を行
う。このプロセスによるシリコン層の断面を図４に示
す。
【００３２】図４に示されるように，上下のゲートの位
置が多少ずれても，シリコン層中ではソース・ドレイン
が各ゲートにセルフアラインで形成されている。 １回目のソース・ドレインのイオン注入を行ってか
ら，２回目のイオン注入を行うまでに何回も熱工程がは
いり砒素 (As) が拡散するので，バックゲートの側面に
厚さ 50 nmのSiO2からなる側壁を形成してから１回目の
ソース・ドレインのイオン注入を行うと，フロントゲー
トとバックゲートとのAsのゲート下への回り込みの長さ
が等しくなる。
置が多少ずれても，シリコン層中ではソース・ドレイン
が各ゲートにセルフアラインで形成されている。 １回目のソース・ドレインのイオン注入を行ってか
ら，２回目のイオン注入を行うまでに何回も熱工程がは
いり砒素 (As) が拡散するので，バックゲートの側面に
厚さ 50 nmのSiO2からなる側壁を形成してから１回目の
ソース・ドレインのイオン注入を行うと，フロントゲー
トとバックゲートとのAsのゲート下への回り込みの長さ
が等しくなる。
【００３３】また，フロントゲートに側壁をつけてイオ
ン注入を行う場合は，バックゲートにつける側壁の厚さ
を厚くすればよい。あるいは，バックゲートのイオン注
入時の打ち込みエネルギーを小さくするか，ドーズ量を
小さくしてもよい。
ン注入を行う場合は，バックゲートにつける側壁の厚さ
を厚くすればよい。あるいは，バックゲートのイオン注
入時の打ち込みエネルギーを小さくするか，ドーズ量を
小さくしてもよい。
【００３４】 上記のの条件でSOI/MOS FET を形成
する。この際，フロントゲート長とバックゲート長を異
ならせると，2 入力で入力電圧比が異なるOR回路が作成
できる （図５参照）。
する。この際，フロントゲート長とバックゲート長を異
ならせると，2 入力で入力電圧比が異なるOR回路が作成
できる （図５参照）。
【００３５】通常のOR回路では，入力の電圧比が１：１
であるが，BiCMOS等でOR回路を構成するとき, 入力の電
圧比が１：１でない場合がある。 ゲート長 0.15 μｍのバックゲートを形成した後,
As+ をエネルギー 20KeV,ドーズ量2E15cm-2で注入して
n+ 型にする。次にゲート長0.1 μｍのフロントゲート
を形成し，As+ をエネルギー 20 KeV,ドーズ量3E13cm-2
で注入して n-型にする。このようにすると, 側壁を形
成することなしにLDD 構造が形成できる（図６参照）。
であるが，BiCMOS等でOR回路を構成するとき, 入力の電
圧比が１：１でない場合がある。 ゲート長 0.15 μｍのバックゲートを形成した後,
As+ をエネルギー 20KeV,ドーズ量2E15cm-2で注入して
n+ 型にする。次にゲート長0.1 μｍのフロントゲート
を形成し，As+ をエネルギー 20 KeV,ドーズ量3E13cm-2
で注入して n-型にする。このようにすると, 側壁を形
成することなしにLDD 構造が形成できる（図６参照）。
【００３６】図７は本発明の効果を表すシミュレーショ
ン結果を示す図である。図は，バックゲートの合わせ余
裕ΔL をパラメータにとって，ゲート電圧Ｖgに対する
遮断周波数ｆt の関係を示すシミュレーション結果1)で
ある。
ン結果を示す図である。図は，バックゲートの合わせ余
裕ΔL をパラメータにとって，ゲート電圧Ｖgに対する
遮断周波数ｆt の関係を示すシミュレーション結果1)で
ある。
【００３７】バックゲートの合わせ余裕ΔL が 100 nm
とするとΔL ＝０のときに比べると遮断周波数ｆt が半
分になってしまう。なお，このシミュレーションは図８
の構造を用いて，表１の条件で行った。
とするとΔL ＝０のときに比べると遮断周波数ｆt が半
分になってしまう。なお，このシミュレーションは図８
の構造を用いて，表１の条件で行った。
【００３８】
【表１】 パラメータ 設定値 電源電圧 1 V しきい値 0.2 V 実効チャネル長(Leff ) 0.1μｍ 実効チャネル幅(Weff ) 1.0μｍ, 1.8μｍ ソース／ドレイン電極面積 0.1× Weff μｍ2 シリコン層膜厚 30 nm チャネル不純物濃度 1E15 cm-3 ; ｎ型 ソース／ドレイン不純物濃度 1E20 cm-3 ; 階段接合 ゲート材料 金属（仕事関数任意） ゲート膜厚(Tgate) Lsg 0 と置く ゲート・S/D 間距離(Lsg) 0.1 μｍ ゲート酸化膜厚(Tox) 10 nm バックゲート合わせ余裕 (ΔL) 0, 50, 100 nm 1) 田中 徹 他,'ダブルゲートSOI-MOSFETのデバイス
／回路シミュレーション' ,信学技報 SDM 92-142
／回路シミュレーション' ,信学技報 SDM 92-142
【００３９】
【発明の効果】本発明によれば， (1) ：SOI 構造のシリコン層を低濃度にしてキャリア移
動度を高く維持したままで，しきい値の制御を可能にし
て低電圧動作を実現でき, この結果, ゲート長を微細化
でき素子の動作速度が向上した。
動度を高く維持したままで，しきい値の制御を可能にし
て低電圧動作を実現でき, この結果, ゲート長を微細化
でき素子の動作速度が向上した。
【００４０】(2) ：位置合わせ余裕を必要とせずにバッ
クゲート長をフロントゲート長に等しく形成でき，バッ
クゲートとソース・ドレイン間のオーバラップをなくし
て遮断周波数を改善することができた。
クゲート長をフロントゲート長に等しく形成でき，バッ
クゲートとソース・ドレイン間のオーバラップをなくし
て遮断周波数を改善することができた。
【図１】 本発明の原理説明図
【図２】 本発明の実施例の説明図
【図３】 本発明の効果説明図
【図４】 ２回注入プロセスによるシリコン層の断面図
【図５】 上下のゲート長を異ならせた断面図
【図６】 側壁を形成することなしに作成したLDD 構造
【図７】 本発明の効果を表すシミュレーション結果を
示す図
示す図
【図８】 シミュレーションに使用した素子の構造図
1 SOI 構造の素子形成層 (シリコン層) 2 トランジスタ領域を画定するフィールド酸化膜 3 バックゲート酸化膜 4 バックゲート (下部ゲート) 電極 5 絶縁膜でCVD SiO2膜 6 絶縁膜でBPSG膜 7 SOI 構造の支持基板 (シリコン基板) 8 フロントゲート酸化膜 9 フロントゲート (上部ゲート) 電極 10 ソース 11 ドレイン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 今井 雅彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 藁科 卓 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (5)
- 【請求項１】 半導体層(1) の上下にそれぞれゲート絶
縁膜を介してフロントゲート電極(9) とバックゲート電
極(4）を有し，これらのゲート電極の両側の該半導体層
にソース・ドレイン領域(10),(11) が形成された半導体
装置であって，該フロントゲート電極と該バックゲート
電極とが互いに異なる導電型の半導体層からなることを
特徴とする半導体装置。 - 【請求項２】 半導体層(1) の上下にそれぞれゲート絶
縁膜を介してフロントゲート電極(9) とバックゲート電
極(4）を有し，これらのゲート電極の両側の該半導体層
にソース・ドレイン(10),(11) が形成された半導体装置
の製造方法であって，ソース・ドレインの形成に，該バ
ックゲート電極をマスクにしてイオン注入を行う工程
と，該フロントゲート電極をマスクにしてイオン注入を
行う工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項３】 前記バックゲート電極をマスクにしてイ
オン注入する際には，該バックゲート電極の側面に絶縁
膜からなる側壁を形成して該側壁とバックゲート電極と
をマスクにしてイオン注入する工程と，前記フロントゲ
ート電極をマスクにしてイオン注入する際には，該フロ
ントゲート電極の側面に側壁を形成しないでイオン注入
するか，あるいは該バックゲート電極の側壁より厚さの
薄い側壁を形成してイオン注入する工程とを有すること
を特徴とする請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入の打ち込みエネルギーあ
るいはドーズ量が，バックゲート電極をマスクにした注
入の方が，フロントゲート電極をマスクにした注入より
小さいことを特徴とする請求項２記載の半導体装置の製
造方法。 - 【請求項５】 前記バックゲートと前記フロントゲート
のゲート長を異ならせ，ゲート長の長い方のゲートをマ
スクにして注入するドーズ量より，ゲート長の短い方の
ゲートをマスクにして注入するドーズ量が少ないことを
特徴とする請求項２記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23275293A JPH0786596A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23275293A JPH0786596A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786596A true JPH0786596A (ja) | 1995-03-31 |
Family
ID=16944206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23275293A Withdrawn JPH0786596A (ja) | 1993-09-20 | 1993-09-20 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786596A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6166412A (en) * | 1998-12-26 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | SOI device with double gate and method for fabricating the same |
| KR100322216B1 (ko) * | 1995-06-05 | 2002-06-22 | 아끼구사 나오유끼 | 반도체 기억 장치 및 그 제조 방법 |
| US6831322B2 (en) | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US10483392B2 (en) | 2017-12-15 | 2019-11-19 | Qualcomm Incorporated | Capacitive tuning using backside gate |
-
1993
- 1993-09-20 JP JP23275293A patent/JPH0786596A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100322216B1 (ko) * | 1995-06-05 | 2002-06-22 | 아끼구사 나오유끼 | 반도체 기억 장치 및 그 제조 방법 |
| US6831322B2 (en) | 1995-06-05 | 2004-12-14 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US7199054B2 (en) | 1995-06-05 | 2007-04-03 | Fujitsu Limited | Semiconductor memory device and method for fabricating the same |
| US6166412A (en) * | 1998-12-26 | 2000-12-26 | Hyundai Electronics Industries Co., Ltd. | SOI device with double gate and method for fabricating the same |
| US10483392B2 (en) | 2017-12-15 | 2019-11-19 | Qualcomm Incorporated | Capacitive tuning using backside gate |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |