KR100244258B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 공정단계를 단순화시켜 소자의 특성 및 수율을 향상시키기 위한 것으로, 반도체 기판에 N형과 P형의 웰을 형성하고 그 웰들 및 그 웰 영역의 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과, 상기 소자 격리층을 포함하는 반도체 기판의 전면에 게이트 절연막을 형성하고 각 소자의 채널 영역상에 게이트 전극층을 패터닝하는 공정과, 상기 패터닝된 게이트 전극층을 포함하는 전면에 질화막층, 산화막층을 차례로 형성하는 공정과, 상기의 산화막층을 에치백하여 게이트 전극층의 측면에 형성하고 그를 마스크로 하여 노출된 질화막층을 제거하는 공정과, 상기의 측벽을 제거하고 전면에 포토레지스트를 도포하는 N형 웰 영역상에만 남도록 패터닝한후 그를 마스크로하여 P형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정과, 마스크로 사용된 포토레지스트를 제거하고 전면에 다시 포토 레지스트를 도포하고 P형 웰 영역상에만 남도록 패터닝한 후 그를 마스크로하여 N형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정을 포함하여 이루어진다.

Description

반도체 소자의 제조 방법
본 발명은 반도체 소자에 관한 것으로, 특히 공정단게를 단순화시켜 소자의 특성 및 수율을 향상시키는데 적당하도록한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로 반도체 집적소자(IC)의 제조 공정에 있어서는 회로 동작의 좋은 성능과 높은 집적도를 얻기 위하여 IC의 제조기술이 서브미크론 단위로 스케일 다운 되었다.
반도체 소자의 스케일 다운은 수평 디멘션(Horizontal Dimension)의 축소와 그에 비례하는 수직 디멘션(Vertical Dimension)의 축소가 동시에 진행되어야 소자 특성과의 균형을 이룰 수 있다.
그점을 고려하지 않은 상태에서 소자의 크기를 줄이게 되면 소오스와 드레인간의 채널 길이가 줄어들게 되어 원치않는 소자의 특성 변화가 나타나게 된다.
그 대표적인 변화가 숏 채널 효과(Short Channel Effect)의 발생이다.
상기의 숏 채널 효과를 해결하려면 수평 스케일 다운(Horizontal Scale Down)(게이트 길이(Gate Length)의 축소)과 동시에 수직 스케일 다운(Vertical Scale Down)(게이트 절연막의 두께, 접합 깊이의 줄임)을 하여야 한다.
또한 그에 따라 인가 전원 (Applied Voltage)을 낮추고 기판 도핑 농도(Substrate Doping Concentration)를 높이며, 특히 채널 영역의 도핑 프로파일을 컨트롤하여야 한다.
그러나 반도체 소자의 사이즈는 줄어들고 있으나 전자 제품에서 요구하는 동작 전원은 아직 낮아진 상태가 아니기 때문에 스케일 다운된 반도체 소자 특히, NMOS TR에 있어서는 소오스에서 주입되는 전자가 드레인의 높은 전위 기울기(Potential gradient)하에서 심하게 가속되어 나타나는 핫 캐리어 발생의 취약한 구조가 된다.
상기와 같은 핫 캐리어에 취약한 NMOS 소자를 개선한 LDD구조가 제안되었다.
LDD 구조의 트랜지스터의 특징은 다음과 같다.
LDD구조의 트랜지스터 N 영역이 채널과 N+소오스/드레인 사이에 위치하며 이 N-영역이 드레인 접합 주변에서 높은 드레인 전압을 완충시켜 급격한 전위 변동이 발생되지 않게 하므로써 핫 캐리어의 발생을 억제하는 것이다.
1M DRAM급 이상의 집적도를 갖는 소자 제조 기술이 연구되면서 LDD MOS FET를 제조하는 여러 기술이 제안되었다.
그 중 게이트 전극의 측벽에 사이드 월 스페이서(Side Wall Spacer)를 이용하는 LDD 제조 방법이 가장 전형적인 방법이며 이 기술이 현재까지 대부분의 양산 기술로 사용되고 있다.
이하, 첨부된 도면을 참고하여 종래기술의 모스 트랜지스터의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
제1a도내지 제1g도는 일반적인 모스 트랜지스터의 공정 단면도이고, 제2a도 내지 제21도는 종래기술의 듀얼 게이트 CMOS 의 공정 단면도이다.
일반적인 LDD 구조의 모스 트랜지스터는 먼저, 제1a도에서와 같이, 실리콘 기판(1)상에 게이트 절연을 위한 게이트 절연막(2)을 형성한다.
그리고 제1b도에서와 같이, 상기 게이트 절연막(2)상에 다결정 실리콘층(3), 제1CVD산화막(4a)을 차례로 형성한다.
이어, 제1c도에서와 같이, 상기 제1CVD산화막(4a)의 전면에 포토레지스트(5)를 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 상기의 제1CVD산화막(4a), 다결정 실리콘층(3)을 선택적으로 제거하여 게이트 전극을 형성한다.
그리고 제1d도에서와 같이, 상기의 패터닝되어진 게이트 전극을 마스크로하여 N-형 불순물을 이온 주입하여 저농도의 소오스/드레인 영역을 형성한다.
이어, 제1e도에서와 같이, 상기 패터닝되어진 게이트 전극을 포함하는 전면에 제1 CVD산화막(4b)을 증착한다.
그리고 제1f도에서와 같이, 반응성 이온 에칭 공정으로 상기의 제2 CVD 산화막(4b)을 식각하여 상기 게이트 전극의 측면에 CVD 산화막 측벽(5)을 형성한다.
이어, 상기의 CVD 산화막 측벽(5)을 갖는 게이트 전극을 마스크로 하여 N+형 불순물을 이온 주입을 하여 고농도의 소오스/드레인 영역을 형성한다.
상기의 N+형 불순물의 이온 주입 공정에서는 CVD 산화막 측벽(5)이 마스크 역할을 하게되므로 게이트 채널과 소오스/드레인 사이에 N-LDD영역을 만들 수 있게 된다.
상기와 같은 일반적인 LDD 구조의 모스 트랜지스터는 상기의 저농도 소오스/드레인 영역이 드레인 접합의 주변에서 드레인 전압을 완충시켜 급격한 전위의 변동이 발생하지 않도록하여 핫 캐리어의 발생을 억제하게 된다.
그러나 상기와 같은 일반적인 LDD 구조의 모스 트랜지스터는 고집적/고성능을 요구하는 현재의 추세에따라 그를 적용시키기에는 다음과 같은 문제점이 있다.
먼저, LDD 구조를 형성하기 위하여 CVD 산화막을 증착하고 에치백 공정을 하여 CVD산화막 측벽을 형성해야 하는데, 상기의 CVD 산화막의 에치백 공정에서 실리콘 기판이 노출되어 기판이 손상되고 손상되는 양이 웨이퍼의 위치 및 패턴에 따라 서로 다른 양상으로 나타난다.
따라서 트랜지스터의 전기적 특성이 그에따라 불균일하게 나타난다.
그리고 또다른 문제점으로는 CVD 산화막 측벽이 기판에 거의 수직하게 형성되기 때문에 기판과 만나는 엣지에 스트레스가 집중되어 측벽 엣지 부분에서 기판의 벌크 방향으로 결정결함을 발생시킨다.
즉, 측벽의 각도에 따라 약간 다르기는 하지만 기판에 인가되는 스트레스가 2.7~5.4*109dyne/cm가 되며 이 스트레스가 측벽의 엣지 영역에 집중되어 결정결함(Dislocation)을 발생시킨다.
생성된 결정 결함은 접합 누설의 증대 원인이 되며 소자의 신뢰성을 저하시킨다고 알려져 있다.
그리고 CMOS회로가 고집적화되면서 각각의 단일 모스 트랜지스터의 크기가 줄어들게 되는데, 이에따른 소자의 전기적 특성(숏 채널 효과, 핫 캐리어 특성 등의)의 저하는 LDD 구조를 채택하여 개선하는 것이 가능하였으나 P MOSFET의 경우에는 그렇지 못하다.
즉, P MOSFET의 경우에는 게이트 전극이 N MOSFET와 동일한 N형의 불순물이 도핑되어 있기 때문에 소오스와 드레인간의 전류의 이동 채널이 표면 아닌 벌크내에 형성되어 다음과 같은 트랜지스터의 특성 저하를 가져온다.
즉, 소오스와 드레인간의 낮은 브레이크 다운전압으로 인하여 발생하는 펀치드로우 현상이다.
이와같은 문제를 해결하기 위하여 제시된 것이 게이트 전극이 P형 불순물로 도핑된 LDD구조의 트랜지스터를 갖는 CMOS 회로 즉, 듀얼 게이트 CMOS 회로이다.
듀얼 게이트 CMOS 회로는 동일 기판에 서로 다른 도전형의 게이트 전극(NMOS 영역: N+폴리 실리콘 전극, PMOS 영역: P+폴리 실리콘 전극)을 형성해야 하므로 그에 따른 새로운 공정 단계와 추가와 이를 집적화하는데에 따르는 문제를 해결해야 한다.
종래 기술의 듀얼 게이트 CMOS 소자의 제조 공정에 관하여 설명하면 다음과 같다.
먼저, 제1a도에서와 같이, N형 웰(20)과 P형 웰(21)의 트윈 웰(Tiwn Well)이 형성된 반도체 기판에 단일 조간의 전기적인 격리를 위한 소자 격리층(22)을 형성하고 전면에 열산화 공정으로 80Å의 두께를 갖는 게이트 절연막(23)을 형성한다.
그리고 제2b도에서와 같이, 상기의 게인트 절연막(23)상에 불순물이 도핑되지 않은 다결정 실리콘층(24)(또는 비정질 실리콘)을 2000Å의 두께로 적층한다.
이어, 게이트 전극에 불순물을 주입하기 위한 방법으로 제2c도에서와 같이, 전면에 포토레지스트(25)를 도포하고 N형 웰(20)상에만 남도록 패터닝한다.
그리고 상기의 패터닝되어진 포토레지스터(25)를 마스크로하여 P형 웰(21)상의 다결정 실리콘층(24)에 N+의 불순물을 도핑한다.
이때의 불순물 주입은 As+를 5.0* 10E15/cm2~ 5.0* 10E16/cm2그리고 100~ 300KeV의 조건으로 실시하거나 P이온을 같은 조건에서 가속 에너지만을 30 ~ 60KeV로 변경하여 실시한다.
이어, 제2d도에서와 같이, 상기의 불순물 이온 주입 공정에서 마스크로 사용된 포토레지스트(25)를 제거하고 전면에 다시 포토레지스트(26)을 도포하고 P형 웰 (21)상에만 남도록 패터닝하여 그를 마스크로 하여 상기 N형 웰(20)상의 다결정 실리콘층(24)에 P+의 불순물을 도핑한다.
이때의 불순물 주입은 B+를 5.0*10E15/cm2~ 5.0*10E16/cm2그리고 20 ~40KeV의 조건으로 실시하거나 BF2+를 같은 조건에서 가속 에너지만을 60 ~ 160KeV로 변경하여 이온 주입한다.
이어, 제2e도에서와 같이, 상기 불순물 주입 공정에서 마스크로 사용된 포토 레지스트(26)를 제거하고 전면에 다시 포토레지스트(27)를 도포하고 채널 영역상에만 남도록 패터닝한다.
그리고 상기의 패터닝되어진 포토레지스트(27)를 마스크로하여 상기의 다결정 실리콘층(24)을 선택적으로 식각하고 제2f도에서와 같이 마스크로 사용된 상기의 포토레지스트(27)를 제거한다.
이어, 제2g도에서와 같이, 상기의 패터닝되어진 다결정 실리콘층(24)을 포함하는 전면에 포토레지스트(28)를 증착하고 N형 웰(20)영역의 상측에만 남도록 패터닝한다. 그리고 상기의 P형 웰(21)영역상의 패터닝되어진 다결정 실리콘층(24)을 마스크로하여 P형 웰(21)영역에 N-의 불순물을 이온 주입한다.
이때의 이온 주입은 P이온을 2.3*10E13/cm2그리고 30KeV의 조건으로 실시한다.
이어, 제2h도에서와 같이, 상기의 N형 웰(20)영역상의 포토레지스트(28)를 제거하고 전면에 다시 포토레지스트(29)를 도포하고 P형 웰(21)영역상에만 남도록 패터닝한다.
그리고 N형 웰(20)영역상에 패터닝되어진 다결정 실리콘층(24)을 마스크로하여 N형 웰 (20)영역에 P-의 불순물을 이온 주입한다.
이때의 이온 주입은 보론 및 BF2+의 이온을 2.3*10E13/cm2그리고 30KeV의 조건으로 실시한다.
그리고 제2i도에서와 같이, 상기의 마스크로 사용된 포토레지스트(29)를 제거하고 LPCVD공정으로 CVD 산화막(30a)을 1500Å정도의 두께로 전면에 적층한다.
이어, 제2j도에서와 같이, CF4/CHF3가스의 플라즈마를 이용하여 에치백을 진행하여 패터닝되어진 다결정 실리콘층(24)의 측면에 CVD 산화막 측벽(30b)을 형성한다.
그리고 제2k도에서와 같이, N+소오스/드레인 영역을 형성하기 위하여 전면에 포트레지스트(31)를 도포하고 N형 웰(20)영역상에만 남도록 패터닝한다.
이어, P형 웰(21)영역상에 패터닝되어진 다결정 실리콘층(24)을 마스크로하여 P형 웰(21)영역에 As+를 3.0 ~ 7.0*10E15/cm2그리고 30 ~ 40KeV의 조건으로 이온 주입한다.
그리고 제2l도에서와 같이, 상기의 포토레지스트(31)를 제거하고 전면에 다시 포토레지스트(32)를 도포하고 P형 웰(21)영역상에만 남도록 패터닝한다.
이어, N형 웰(20)영역상에 패터닝되어진 다결정 실리콘층(24)을 마스크로하여 N형 웰(20)영역에 BF+ 2를 1.5*10E15/cm2그리고 30 ~ 40KeV의 조건으로 이온 주입한다.
그리고 이온 주입한 불순물의 전기적인 활성화를 위해 확사로에서 850℃의 온도에서 질소가스 분위기로 30분동안 열처리 공정을 실시한다.
이어, 도면에 도시하지 않았지만, 절연층을 기판 전면에 적층하고 각각의 단일 소자들의 전기적인 배선을 위한 콘택홀의 형성과 금속 배선 형성 공정을 실시한다.
상기와 같은 종래 기술의 듀얼 게이트 CMOS 소자는 동일한 기판에 서로 다른 도전성의 게이트 전극을 갖고 있어 각각의 단일 소자에서 소오스와 드레인간의 낮은 펀치 드로우 브레이크다운 전압의 문제를 해결하게 된다
종래 기술의 듀얼 게이트 CMOS 소자는 단일 CVD 산화막의 증착 및 에치백에 의한 LDD 구조의 형성 공정과 단일 사이드 웰 스페이서를 갖는 LDD 구조는 공정적 측면에서 다음과 같은 문제점이 있다.
먼저, 두꺼운 CVD 산화막을 증착하고 한 번에 에치백을 진행하여야 하므로 식각 공정에서 기판이 노출되어 기판이 심하게 손상되고 손상된 양이 웨이퍼의 위치 및 패턴에 따라 서로 다른 양상으로 나타나고, 산화막 에칭 가스의 플라즈마원(Plasma Species)에 의한 기판의 오염, 수직 방향으로 형성되는 사이드 월 스페이서의 프로파일에 따른 결정 결함의 발생 등으로 인하여 트랜지스터의 전기적 특성에 그에 따라 심하게 불균일해진다.
그리고 CMOS회로의 구성 측면에서 NMOS에는 N+게이트를 형성하고 PMOS에는 P+게이트를 형성함에 따라 부가적으로 추가되는 공정 단계와 그에따른 공정의 복잡성으로 다음과 같은 문제점이 있다.
즉, 게이트 전도층의 개별적인 불순물 도핑과 게이트 패턴 형성시 서로 다른 불순물의 주입에 따른 식각비의 상이함으로 인하여 형성되는 패턴이 불균일(N+Poly와 P+Poly를 동시에 에칭하여야 함)해져 소자의 특성을 저하시킨다. 이는 수율 측면에서 매우 불리한 요소로 작용한다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출한 것으로, 공정 단계를 단순화시켜 소자의 특성 및 수율을 향상시키는데 적당하도록 한 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
제1a도 내지 제1g도는 일반적인 LDD MOS 트랜지스터의 공정 단면도.
제2a도 내지 제2l도는 종래 기술의 듀얼 게이트 CMOS의 공정 단면도.
제3a도 내지 제3j도는 본 발명에 따른 듀얼 게이트 COMS의 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
30 : N형 웰 31 : P형 웰
32 : 소자 격리층 33 : 게이트 절연막
34 : 다결정 실리콘층 35,38,39 : 포토레지스트
36 : 질화막 37a : 산화막
37b : 측벽 40a,40b : 소오스/드레인 영역
공정 단게를 단순화시키고 수율을 향상시키는데 적당하도록 한 본 발명의 반도체 소자의 제조 방법은 반도체 기판에 N형과 P형의 웰을 형성하고 그 웰들 및 그 웰 영역의 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과, 상기 소자 격리층을 포함하는 반도체 기판의 전면에 게이트 절연막을 형성하고 각 소자의 채널 영역상에 게이트 전극층을 패터닝하는 공정과, 상기 패터닝된 게이트 전극층을 포함하는 전면에 질화막층, 산화막층을 차례로 형성하는 공정과, 상기의 산화막층을 에치백하여 게이트 전극층의 측면에 측벽을 형성하고 그를 마스크로 하여 노출된 질화막층을 제거하는 공정과, 상기의 측벽을 제거하고 전면에 포토레지스트를 도포하고 N형 웰 영역상에만 남도록 패터닝하는 공정과, 상기의 패터닝되어진 포토레지스트를 마스크로하여 P형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정과, 마스크로 사용된 포토레지스트를 제거하고 전면에 다시 포토레지스트를 도포하고 P형 웰 영역사에만 남도록 패터닝하는 공정과, 상기의 패터닝되어진 포토레지스트를 마스크로하여 N형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 제조 공정에 관하여 상세히 설명하면 다음과 같다.
제3a도 내지 제3j도는 본 발명에 따른 듀얼 게이트 CMOS의 공정 단면도이다.
본 발명은 반도체 CMOS소자에 관한 것으로 듀얼 게이트(N+/P+게이트가 공존하는)제조 공정과 LDD TR의 제조 공정에서 공정 단계의 축소 및 LDD 구조에서 발생하는 문제점을 해결하기 위한 것이다.
본 발명의 듀얼 게이트 CMOS 소자는 먼저, 제3a도에서와 같이, 실리콘 기판에 서로 다른 도전형 N형 웰(30)과 P형 웰(31)을 형성하고 단일 소자간의 격리를 위한 소자 격리층(32)을 형성한다.
이어, 상기 소자 격리층(32)이 형성된 실리콘 기판의 전면에 열산화 공정으로 80Å의 두께로 갖는 게이트 절연막(33)을 형성한다.
그리고 제3b도에서와 같이, 불순물이 도핑되지 않은 다결정 실리콘층(34)(또는 비정질 실리콘층)을 2000Å의 두께로 적층 형성한다.
이어, 제3c도에서와 같이, 상기의 다결정 실리콘층(34)상에 포토레지스트(35)를 도포하고 채널 영역상에만 남도록 패터닝하여 그를 마스크로하여 상기의 다결정 실리콘층(34)을 선택적으로 제거하여 게이트 전극층을 패터닝한다.
그리고 제3d도에서와 같이, 상기의 게이트 전극층의 패터닝 공정에서 마스크로 사용된 포토레지스트(35)를 제거하고 제3e도에서와 같이, 상기의 패터닝된 게이트 전극층을 포함하는 전면에 LPCVD 공정으로 질화막(36)을 500Å의 두께로 적층 형성한다.
이어, 상기의 질화막(36)상에 LPCVD 공정으로 산화막(37a)을 1000Å의 두께로 적층 형성한다.
그리고 제3f도에서와 같이, 상기의 산화막(37a)을 CF4/CHF3가스의 플라즈마를 이용한 에치백 공정으로 상기의 패터닝되어진 게이트 전극층의 측면에 측벽(37b)을 형성한다. (이때, 게이트 전극층상에는 질화막(36)이 형성되어 있어 에치백 공정에서 에치스토퍼 사용된다).
이어, 제3g도에서와 같이, 상기의 에치스토퍼로 사용된 질화막(36)을 제거하여 실리콘 기판을 노출시킨다.
이때, 패터닝되어진 게이트 전극층의 상부도 노출된다.
그리고 제3h도에서와 같이, H2O : HF의 비율이 50 :1 인 용액에 웨이퍼를 담궈 상기의 측벽(37b)을 제거한다.
이어, 제3i도에서와 같이, N+소오스/드레인과 P+소오스/드레인을 형성하기 위하여 전면에 포토레지스트(38)를 도포하고 N형 웰(30)영역상에만 남도록 패터닝하고 그를 마스크로하여 N MOSFET영역에는 As+를 3.0~7.0*10E15/cm2그리고 30~40KeV의 조건으로 이온 주입을 실시한다.
이때, 상기의 게이트 전극층의 측면과 그에 인접하는 실리콘 기판의 일부 표면에는 질화막(36)이 잔류되어 이온 주입 공정을 한 번에 하여도 소오스/드레인 영역이 LDD구조로 형성된다.
그리고 제3j도에서와 같이, 상기의 이온 주입 공정에서 마스크로 사용된 포토레지스트(38)를 제고하고 전면에 다시 포토레지스트(39)를 도포하여 P형 웰(31)영역상에만 남도록 패터닝한다.
이어, 상기의 패터닝되어진 포토레지스트(39)를 마스크로하여 P MOSFET영역에 BF2 +를 1.5*10E15그리고 30~40KeV의 조건으로 이온주입한다.
그리고 이온주입된 불순물의 전기적인 활성화를 위한 열처리를 확산로에서 850℃의 온도 그리고 질소 가스 분위기로 30분동안 실시하여 N MOSFET와 P MOSFET영역에 각각 소오스/드레인 영역(40a)(40b)을 형성한다.
도면에 도시되지 않았지만 후공정으로 각각의 단일 소자들의 전기적인 배선을 위한 콘택홀의 형성과 금속 배선 형성공정을 실시한다.
상기와 같은 본 발명의 듀얼 게이트 CMOS 소자는 각각의 N+와 P+의 게이트 전극을 형성하는 공정이 소오스/드레인 영역(40a)(40b)을 형성하기 위한 이온 주입 공정과 동시에 이루어진다.
그리고 실리콘 기판에 잔류하는 질화막에 의해 한 번의 이온 주입 공정으로 LDD구조가 형성된다.
이와같은 본 발명의 반도체 소자의 제조 공정은 게이트 전극에 불순물을 주입할때에 별도의 공정 단게로 진행하지 않고, 소오스/드레인을 도핑할때에 동시에 진행하고 LDD구조 역시 실리콘 기판의 표면에 잔류하는 질화막에 의해 한 번의 이온 주입공정으로 형성할 수 있으므로 이온 주입 공정 단계를 줄이는 효과가 있다.
LDD구조를 형성하기 위하여 측벽을 이용하지 않으므로 기판의 수직 방향으로 미치는 스트레스(측벽이 그대로 존재하여 가해지는)를 최소화하는 효과가 있다.
그러므로 본 발명의 반도체 소자의 제조 방법은 기판의 불균일한 손상, 측벽을 형성하기 위한 플라즈마 에칭시에 사용하는 플라즈마원에 의한 기판의 오염 그리고 측벽 프로파일에 의한 결정 결함 발생 등의 문제를 해결하여 반도체 소자의 특성 및 수율을 향상시키는 효과가 있다.

Claims (8)

  1. 반도체 기판에 N형과 P형의 웰을 형성하고 그 웰들 및 그 웰 영역의 소자들을 격리하기 위한 소자 격리층을 형성하는 공정과, 상기 소자 격리층을 포함하는 반도체 기판의 전면에 게이트 절연막을 형성하고 각 소자의 채널 영역상에 게이트 전극층을 패터닝하는 공정과, 상기 패터닝되 게이트 전극층을 포함하는 전면에 질화막층, 산화막층을 차례로 형성하는 공정과, 상기의 산화막층을 에치백하여 게이트 전극층의 측면에 측벽을 형성하고 그를 마스크로 하여 노출된 질화막층을 제거하는 공정과, 상기의 측벽을 제거하고 전면에 포토레지스트를 도포하고 N형 웰 영역상에만 남도록 패터닝하는 공정과, 상기의 패터닝되어진 포토레지스트를 마스크로하여 P형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정과, 마스크로 사용된 포토레지스트를 제거하고 전면에 다시 포토레지스트를 도포하고 P형 웰 영역상에만 남도록 패터닝하는 공정과, 상기의 패터닝되어진 포토레지스트를 마스크로하여 N형 웰 영역에 그와 반대 도전형의 불순물을 주입하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 질화막층은 LPCVD 공정으로 500Å(±50Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 산화막층은 LPCVD 공정으로 1000Å(±50Å)의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 산화막층의 에치백 공정은 CF4/CHF3가스의 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 측벽 제거 공정은 H20 : HF 의 비율의 50 :1인 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,P형 웰 영역의 이온 주입 공정은 As+를 3.0~7.0*10E15/cm2그리고 30~40KeV의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, N형 웰 영역의 이온 주입 공정은 BF2 +4.5*10E15 그리고 30~40 KeV의 조건으로 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 이온주입된 불순물의 전기적인 활성화를 위해 확산로에서 850℃의 온도 그리고 질소 가스 분위기로 30분동안 열처리하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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