KR20020094392A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 소자의 전기적 특성을 향상시키는데 적당한 반도체 소자의 제조방법에 관한 것으로, 소자 격리막을 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 일측에 형성된 제 1 감광막 패턴을 이용하여 반도체 기판의 타측에 제 1 도전형 불순물을 이온주입하여 제 1 도전형 웰을 형성하는 단계; 상기 제 1 도전형 웰에 제 2 도전형 불순물을 이온주입하는 단계; 상기 게이트 산화막의 타측에 형성된 제 2 감광막 패턴을 이용하여 반도체 기판의 일측에 제 2 도전형 불순물을 이온주입하여 제 2 도전형 웰을 형성하는 단계; 상기 제 2 도전형 웰에 제 1 도전형 불순물을 이온주입하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 전기적 특성을 향상시키는데 적당한 트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 고집적화에 따라 디자인 룰(Design Rule)은 더욱 감소하고 있는데, 트랜지스터의 크기에 대한 디자인 룰은 소자의 특성을 좌우하기 때문에 신중하게 결정되어야 한다.
특히, 셀 어레이의 트랜지스터는 집적도가 1세대 당 4배씩 증가하기 때문에 트랜지스터의 크기는 그 만큼 작아지게 되었고, 이에 따라 서브 스레쉬홀드(Subthreshold) 누설전류와 문턱전압의 변화 등 숏채널 효과(Short channel effect)가 발생하므로 이에 대한 마진이 필요하게 된다.
이러한 숏채널 효과를 극복하고자 트랜지스터의 문턱전압을 조절하기 위한 이온주입을 실시하여 트랜지스터의 채널 영역의 도핑 농도를 증가시키고 있다.
그러나, 채널 영역의 도핑 농도가 증가할수록 트랜지스터의 항복전압(Breakdown voltage) 마진은 감소하고, 게이트 길이에 대한 문턱전압 변화도 증가하게 된다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 종래의 트랜지스터의 제조방법은 반도체 기판(1) 상에 감광막을 도포하고 노광 및 현상공정을 통해 소자 격리영역상의 감광막을 패터닝하여 감광막 패턴(도시하지 않음)을 형성한다.
그리고, 상기 감광막 패턴(도시하지 않음)을 마스크로 이용하여 반도체 기판(1)을 반응성 이온식각 공정으로 제거하여 트렌치(Trench)를 형성한다.
이어, 상기 감광막 패턴을 제거하고, 트렌치를 포함하는 반도체 기판(1) 상에 절연물질을 증착하고, 화학 기계적 연마법(Chemical Machanical Polishing ; CMP)으로 상기 반도체 기판(1)이 드러나도록 전면을 평탄화하여 활성영역을 한정하는 소자 격리막(2)을 형성한다.
또한, 상기 소자 격리막(2)은 국부산화(LOCOS) 공정 또는 얕은 트렌치 소자분리(STI ; Shallow Trench Isolation) 공정을 통해 형성할 수도 있다.
도 1b에 도시한 바와 같이, 상기 소자 격리막(2)을 포함하는 반도체 기판(1) 상에 감광막을 도포한 후, 반도체 기판(1) 상의 일측이 노출되도록 노광 및 현상하여 반도체 기판(1) 상의 타측에 제 1 감광막 패턴(3)을 형성한다.
그리고, 상기 제 1 감광막 패턴(3)을 마스크로 사용하여 반도체 기판(1)의 일측에 N형 불순물을 이온주입하고 어닐링(Annealing) 또는 드라이브-인(Drive-in)하여 N웰(도시하지 않음)을 형성한다.
도 1c에 도시한 바와 같이, 제 1 감광막 패턴(3)을 제거한 후, 반도체 기판(1) 상의 일측에 제 1 감광막 패턴(3)을 형성하는 방법과 동일한 방법으로 제 2 감광막 패턴(4)을 형성한다.
그리고, 상기 제 2 감광막 패턴(4)을 마스크로 사용하여 반도체 기판(1)의 타측에 P형 불순물을 이온주입하고 어닐링 또는 드라이브-인하여 P웰(도시하지 않음)을 형성한다.
도 1d에 도시한 바와 같이, 소자 격리막(2)을 포함하는 반도체 기판(1) 전면에 게이트 산화막(5)을 형성하고, 상기 게이트 산화막(5)의 소정영역 상에 게이트 전극(6)을 형성한다.
이때, 상기 게이트 전극(6)의 상측에는 고융점 금속(8) 및 캡게이트 산화막(도시하지 않음)이 형성되어 있다.
그리고, 상기 게이트 전극(6)을 마스크로 이용한 이온주입 공정으로 상기 게이트 전극(6) 양측 하부에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(7)을 형성한다.
이어, 도 1e에 도시한 바와 같이, 상기 캡게이트 산화막(도시하지 않음), 고융점 금속(8), 게이트 전극(6)의 측면에 측벽 스페이서(9)를 형성한다.
그리고, 상기 게이트 전극(6) 및 측벽 스페이서(9)를 마스크로 이용하여 상기 측벽 스페이서(9) 양측 하부의 반도체 기판(1)에 고농도 불순물 이온을 주입하여 소오스/드레인(10)(10a)을 형성한다.
상기와 같은 종래 반도체 소자의 제조방법은 이온주입 후 열처리 공정을 거치면서 불순물이 표면에 몰리게 되어 숏채널 효과와 같이 파생적으로 발생하는 문제점이 있다.
이를 해결하기 위해서 표면의 농도를 낮추며 기존의 문턱전압을 유지할 수 있는 개선 방법이 필요한데, 현재는 붕소(Boron) 대신 인듐(Indium)을, 인(P) 또는 비소(As) 대신 안티몬(Sb) 등을 사용하여 좀더 높은 질량과 낮은 확산율을 갖는 이온으로 대체하여 이를 해결하려고 노력하고 있다.
그러나, 이들 이온은 기존의 장비사용 시 이온들 간의 오염 문제가 제기되어 이를 해결하기 위해서 추가적인 클리닝 공정을 진행하거나 상기 이온만의 단독 장비를 사용해야 하는 문제점을 안고 있다.
또한, 특히 인듐의 경우에는 높은 활성화 에너지(Activation Energy)를 갖기에 활성화 효율이 기존 불순물들에 비해 매우 떨어지는 문제점을 갖고 있어 불순물 사용용도에 대한 한계를 갖고 있다.
상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
이온주입 후 열처리 공정에서 불순물이 웰의 표면에 집중되어 작은 소자 구현 시에 숏채널 효과와 같이 파생적으로 발생하는 문제점이 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 웰에 이온주입 후 추가로 반대 타입의 불순물을 낮은 에너지로 이온주입하여 표면의 이온농도를 제어할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 격리막
23 : 제 1 감광막 패턴 24 : 제 2 감광막 패턴
25 : 게이트 산화막 26 : 게이트 전극
27 : LDD 영역 28 : 금속막
29 : 측벽 스페이서 30,30a : 소오스, 드레인
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 소자 격리막을 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막의 일측에 형성된 제 1 감광막 패턴을 이용하여 반도체 기판의 타측에 제 1 도전형 불순물을 이온주입하여 제 1 도전형 웰을 형성하는 단계; 상기 제 1 도전형 웰에 제 2 도전형 불순물을 이온주입하는 단계; 상기 게이트 산화막의 타측에 형성된 제 2 감광막 패턴을 이용하여 반도체 기판의 일측에 제 2 도전형 불순물을 이온주입하여 제 2 도전형 웰을 형성하는 단계; 상기 제 2 도전형 웰에 제 1 도전형 불순물을 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 반도체 기판(21) 상에 감광막을 도포하고 노광및 현상공정을 통해 소자 격리영역상의 감광막을 패터닝하여 감광막 패턴(도시하지 않음)을 형성한다.
그리고, 상기 감광막 패턴(도시하지 않음)을 마스크로 이용하여 반도체 기판(21)을 반응성 이온식각 공정으로 제거하여 트렌치(Trench)를 형성한다.
이어, 상기 감광막 패턴을 제거하고, 트렌치를 포함하는 반도체 기판(21) 상에 절연물질을 증착하고, 화학 기계적 연마법(Chemical Machanical Polishing ; CMP)으로 상기 반도체 기판(21)이 드러나도록 전면을 평탄화하여 활성영역을 한정하는 소자 격리막(22)을 형성한다.
또한, 상기 소자 격리막(22)은 국부산화(LOCOS) 공정 또는 얕은 트렌치 소자분리(STI ; Shallow Trench Isolation) 공정을 통해 형성할 수도 있다.
그리고, 퍼니스(Furnace) 또는 RTP(Rapid Thermal Processing) 장비를 이용한 산화 공정을 통해 반도체 기판(21)의 표면에 게이트 산화막(25)을 형성한다.
여기서, 후속의 이온주입 후 열처리에 따른 이온의 증발을 막기 위해 상기 게이트 산화막(25)을 50∼150Å 범위의 두께로 형성한다.
도 2b에 도시한 바와 같이, 상기 소자 격리막(22) 및 게이트 산화막(25) 상에 감광막을 도포한 후, 게이트 산화막(25) 상의 일측이 노출되도록 노광 및 현상하여 게이트 산화막(25) 상의 타측에 제 1 감광막 패턴(23)을 형성한다.
그리고, 상기 제 1 감광막 패턴(23)을 마스크로 사용하여 반도체 기판(21)의 일측에 N형 불순물을 이온주입하여 N웰(도시하지 않음)을 형성한다.
이때, N웰을 형성하기 위한 이온주입은 웰의 깊이를 결정하는 이온주입, 두 소자간의 전기적 고립을 위한 이온주입, 소오스/드레인간의 전기적 고립을 위한 이온주입, 소자의 문턱전압을 조절하는 이온주입의 4가지 이온주입 공정을 통해 이루어지며, 에너지가 큰 이온주입 조건부터 진행한다.
여기서, 소자의 문턱전압을 조절하는 이온주입 공정은 인 또는 비소 이온을 이용하여 5∼100 KeV의 에너지와 1E12∼5E13 atoms/cm2의 도즈량으로 진행한다.
이어, 도 2c에 도시한 바와 같이, 추가로 특정 영역의 캐리어(Carrier) 농도를 조절하기 위해 상기의 이온주입 공정의 불순물과 반대되는 타입의 불순물, 예컨대 B, BF2등의 3족 원소를 이용하여 50 KeV이하의 낮은 에너지, 1E10∼1E13 atoms/cm2의 도즈량으로 진행하고, 틸트(Tilt)는 0∼60°, 트위스트(Twist)는 0∼360°의 범위로 한다.
따라서, 약 200∼300Å 정도 깊이에 존재하는 전자 및 홀등의 캐리어의 농도를 줄여줄 수 있어, 기존에 사용하던 불순물만으로도 웰의 프로파일의 마진을 얻을 수 있으며 이에 따라 소자의 성능개선이 가능하다.
그리고, 이온주입 후 제 1 감광막 패턴(23)을 제거하기 위해 솔루션을 이용한 습식방법으로 표면에 손상이 가해지지 않도록 제거하고, NH4OH와 HCl용액을 이용하여 소자를 세정한다.
도 2d에 도시한 바와 같이, 반도체 기판(21) 상의 일측에 제 1 감광막 패턴(23)을 형성하는 방법과 동일한 방법으로 제 2 감광막 패턴(24)을 형성한다.
그리고, 상기 제 2 감광막 패턴(24)을 마스크로 사용하여 반도체 기판(21)의 타측에 P형 불순물을 이온주입하고 어닐링 또는 드라이브-인하여 P웰을 형성한다.
이때, N웰과 마찬가지로 4가지 이온주입 공정을 통해 이루어지며, 에너지가 큰 이온주입 조건부터 진행한다.
여기서, 문턱전압을 조절하는 이온주입 공정은 B, BF2등의 이온을 이용하여 5∼100 KeV의 에너지와 1E12∼5E13 atoms/cm2의 도즈량으로 진행한다.
이어, 도 2e에 도시한 바와 같이, 상기의 이온주입 공정의 불순물과 반대되는 타입의 불순물, 예컨대 인 또는 비소 등의 5족 원소를 이용하여 50 KeV이하의 낮은 에너지, 1E10∼1E13 atoms/cm2의 도즈량으로 진행하고, 틸트(Tilt)는 0∼60°, 트위스트(Twist)는 0∼360°의 범위로 한다.
그리고, RTP 장비를 이용하여 800∼1100℃의 온도로 10∼60초동안 열처리를 진행하는데, 이때 열처리 온도 증가 속도는 150℃/sec이하이며, 열처리 진행 후 온도 감소 속도는 100℃/sec이하로 이루어진다.
이어, 이온주입 후 제 2 감광막 패턴(24)을 제거하기 위해 솔루션을 이용한 습식방법으로 표면에 손상이 가해지지 않도록 제거하고, NH4OH와 HCl용액을 이용하여 소자를 세정한다.
도 2f에 도시한 바와 같이, 소자 격리막(22)을 포함하는 반도체 기판(21) 전면에 게이트 산화막(25)을 형성하고, 상기 게이트 산화막(25)의 소정영역 상에 게이트 전극(26)을 형성한다.
이때, 상기 게이트 전극(26)의 상측에는 캡게이트 산화막(도시하지 않음)이 형성되어 있다.
그리고, 상기 게이트 전극(26)을 마스크로 이용한 이온주입 공정으로 상기 게이트 전극(26) 양측 하부에 저농도 불순물 이온을 주입하여 LDD(Lightly Doped Drain) 영역(27)을 형성한다.
이어, 도 2g에 도시한 바와 같이, 상기 캡게이트 산화막(도시하지 않음), 게이트 전극(26)의 측면에 측벽 스페이서(29)를 형성한다.
그리고, 상기 게이트 전극(26) 및 측벽 스페이서(29)를 마스크로 이용하여 상기 측벽 스페이서(29) 양측 하부의 반도체 기판(21)에 고농도 불순물 이온을 주입하여 소오스/드레인(30)(30a)을 형성한다.
또한, 전면에 코발트 또는 티탄늄 등의 금속을 증착하고, 열처리 공정을 통해 게이트 전극(26), 소오스/드레인(30)(30a) 상에서 실리콘과의 반응을 유도한다.
이때, 상기 게이트 전극(26), 소오스/드레인(30)(30a)을 제외한 영역상의 미반응된 잔유물을 제거하고 다시 열처리하여 게이트 전극(26)과 소오스/드레인(30)(30a)상에 안정화된 금속막(28)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 웰 표면의 이온 농도를 조절함으로써 숏채널 효과와 같은 소자 작동의 어려움과 소자 성능 감소를 방지할 수 있다.
둘째, 채널 프로파일을 SSR(Super Steep Retrograde) 웰 구조로 변경함으로써 소자 성능을 개선할 수 있다.
셋째, 장비의 오염문제로 인한 단독 장비사용 및 낮은 효율의 불순물 사용에따른 소자 성능의 감소 등의 문제점을 해결할수 있다.
이는 장비혼용 사용에 따른 투자 절감 및 소자특성의 향상을 통한 수율 향상의 효과가 있다.
Claims (6)
- 소자 격리막을 포함하는 반도체 기판 상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막의 일측에 형성된 제 1 감광막 패턴을 이용하여 반도체 기판의 타측에 제 1 도전형 불순물을 이온주입하여 제 1 도전형 웰을 형성하는 단계;상기 제 1 도전형 웰에 제 2 도전형 불순물을 이온주입하는 단계;상기 게이트 산화막의 타측에 형성된 제 2 감광막 패턴을 이용하여 반도체 기판의 일측에 제 2 도전형 불순물을 이온주입하여 제 2 도전형 웰을 형성하는 단계;상기 제 2 도전형 웰에 제 1 도전형 불순물을 이온주입하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 불순물로 P 또는 As 등의 5족 원소를 이용하고, 상기 제 2 도전형 불순물로 B 또는 BF2등의 3족 원소를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1 도전형 웰에 제 2 도전형 불순물을 이온주입하는 단계와 상기 제 2 도전형 웰에 제 1 도전형 불순물을 이온주입하는 단계는 50 KeV이하의 낮은 에너지와, 1E10∼1E13 atoms/cm2의 도즈량으로 이온주입 하는 것을특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, RTP 장비를 이용하여 800∼1100℃의 온도로 10∼60초 동안 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, LDD 영역, 게이트 전극, 소오스/드레인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 제 1, 2 도전형 웰을 형성하는 단계는 5∼100 KeV의 에너지와, 1E12∼5E13 atoms/cm2의 도즈량으로 이온주입 하는 것을 특징으로 하는 반도체 소자의 제조방법.
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- 2001-06-11 KR KR1020010032525A patent/KR20020094392A/ko not_active Application Discontinuation
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