KR20040001792A - 반도체 소자의 제조 방법 - Google Patents
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Classifications
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Abstract
본 발명은 후속 공정인 열처리에 대한 안정성이 높은 실리사이드를 형성하기 위하여 금속 증착 방법 대신 실리사이드 형성에 필요한 코발트 이온을 실리사이드 형성지역에 이온 주입시켜 실리콘 기판을 비정질화시키고 코발트 이온과 실리콘 기판의 실리콘 간에 믹싱 효과를 나타내어 후속 열처리에 대해 균일한 에피텍셜 실리사이드를 형성함으로써 열처리에 대해 균일한 두께로 실리사이드를 형성하여 후속 열처리에 의한 열화 특성을 방지하기 위한 반도체 소자의 제조 방법을 제공하는 것이다.
Description
본 발명은 로직 소자를 제작하는 반도체 공정 중 게이트 및 소오스/드레인 정션 상부에 선택적으로 실리사이드를 형성시키는 것으로 소자의 고집적화에 따라 소자 작동에 어려움 및 소자의 성능 감소의 문제점을 해결하기 위한 반도체 소자의 제조 방법에 관한 것이다.
도1 내지 도1f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도1a를 참조하면, 실리콘 기판(10) 상에 STI(Shallow Trench Isolation)을 형성한 후 소자 분리를 위해 STI 내부에 필드 산화막(11)을 형성한다.
도1b를 참조하면, 포토레지스트 패턴(12)을 형성한 후 웰(미도시함)을 형성하기 위한 이온 주입 공정을 진행한다.
도1c를 참조하면, 게이트 산화막(13) 및 폴리실리콘(14)을 증착한 후 패터닝하여 게이트를 형성한 다음, 게이트 에지 근방에 저농도의 불순물 이온 주입을 통해 LDD 영역(15)을 형성하고, 할로겐 이온 주입층(16)을 형성한다.
도1d를 참조하면, 게이트에 버퍼 산화막(17) 및 게이트 스페이서(18)를 형성한 후 게이트 영역 사이에 전기가 흐를 수 있도록 하기 위해 소오스/드레인 영역(19)을 형성한다.
도1e를 참조하면, 이후의 금속층과 접촉될 수 있는 부분의 접촉 저항을 감소시키기 위한 실리사이드층으로 미리 실리콘 기판(10)내의 실리콘 원자와 반응할 수 있도록 금속층(20)을 형성한다.
도1f를 참조하면, 1~2 차례의 열처리를 통해 실리콘 기판(10)과 게이트 폴리실리콘막(14)에 실리사이드층(20)을 형성한다.
이때, 상기 실리사이드층(20)을 형성하기 위해 증착되는 물질은 기판의 상태에 따라 실리콘 원자의 반응 및 소모량에 따라 달라진다.
현재 0.18㎛ 이하에서는 티타늄 대신 코발트를 사용하는데 이는 티타늄 증착에 의해 형성된 TiSi2물질에 비해 코발트 증착을 통해 형성된 CoSi2물질이 패턴 형성시 라인 폭이 작아져 쉬트 저항이 증가되는 단점이 없기 때문이다.
그러나, 코발트는 티타늄에 비해 실리콘 소모가 약 1.5배 정도 크며 실리사이드 형성후 후속 열처리에 따른 안정성이 떨어지는 특성을 갖고 있다. 특히 현재 Logic과 DRAM을 하나의 칩에 구현하는 MDL Technology 에서는 실리사이드 형성 이후 과다 후속 열처리 진행에 따라 열화되는 문제점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 후속 공정인 열처리에 대한 안정성이 높은 실리사이드를 형성하기 위하여 금속 증착 방법 대신 실리사이드 형성에 필요한 코발트 이온을 실리사이드 형성지역에 이온 주입시켜 실리콘 기판을비정질화시키고 코발트 이온과 실리콘 기판의 실리콘 간에 믹싱 효과를 나타내어 후속 열처리에 대해 균일한 에피텍셜 실리사이드를 형성함으로써 열처리에 대해 균일한 두께로 실리사이드를 형성하여 후속 열처리에 의한 열화 특성을 방지하기 위한 반도체 소자의 제조 방법을 제공하는 것이다.
도1 내지 도1f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
- 도면의 주요부분에 대한 부호의 설명 -
200 : 실리콘 기판 201 : 필드산화막
202 : 웰 203 : 게이트 산화막
204 : 폴리실리콘막 205 : LDD영역
206 : 할로겐 이온 주입 영역 207 : 버퍼 산화막
208 : 스페이서 209 : 소오스/드레인
210 : 실리사이드
상기와 같은 목적을 실현하기 위한 본 발명은 실리콘 기판 상에 소자간 전기적으로 분리시키기 위해 STI를 형성한 후 필드산화막을 형성하는 단계와, 상기 필드산화막이 형성된 결과물 상에 포토레지스트 패턴을 형성한 후 이온 주입 공정을 통해 웰을 형성하는 단계와, 상기 웰이 형성된 결과물 상에 게이트 산화막 및 폴리실리콘막을 증착한 후 패터닝을 통해 게이트를 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 저농도의 불순물 이온 주입을 통해 LDD 영역을 형성한 후 할로겐 이온 주입을 통해 할로겐 이온 주입층을 형성하는 단계와, 상기 게이트에 버퍼 산화막 및 스페이서를 형성한 후 이온 주입 공정을 통해 소오스/드레인 영역을 형성하는 단계와, 상기 소오스/드레인이 형성된 결과물 상에 코발트 이온 주입 공정을 진행하는 단계와, 상기 코발트 이온이 주입된 결과물에 1,2차 열처리 공정을 진행하여 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법에 관한 것이다.
이때, 상기 코발트 이온 주입 공정 전에 HF 용액(HF :H2O=1:99, 23±0.5℃)으로 60~180 초간 전세 공정을 실시하는 것을 특징으로 한다.
상기 코발트 이온 주입시 5~40KeV의 에너지와 5.0E16~2.0E17 atoms/㎠의 도즈량으로 주입하는 것을 특징으로 한다.
상기 코발트 이온 주입 공정은 틸트(Tilt) 각도 0~60°와 트위스트(Twist) 각도 0~360°로 이온 주입을 실시하는 것을 특징으로 한다.
상기 1차 및 2차 열처리시 RTP 장비를 사용하여 상기 1차 열처리는500~600℃의 온도에서 60~240초 동안 실시하며, 2차 열처리는 750~1000℃의 온도에서 30~120초 동안 진행하는 것을 특징으로 한다.
상기 1차 및 2차 열처리 공정시 승온 속도는 30~50℃/sec의 범위로 진행하는 것을 특징으로 하며, 상기 1차 및 2차 열처리 공정은 100% N2분위기에서 실시하는 것을 특징으로 한다.
상기 1차 및 2차 열처리 공정 진행후 750~850℃의 온도로 10~30분 동안 N2분위기에서 퍼니스 열처리 공정을 추가로 진행하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도2a 내지 도2f는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도2a를 참조하면, 실리콘 기판(200) 상에 소자간 전기적으로 분리시키기 위해 STI를 형성한 후 산화막을 증착하고 CMP 평탄화를 통해 필드산화막(201)을 형성한다.
도2b를 참조하면, 포토레지스트 패턴(202)을 형성한 후 이온 주입 공정을 통해 웰(미도시함)을 형성한다.
이때, N-MOSFET을 형성할 경우 보론 이온을 주입하여 P-웰을 형성하고, P-MOSFET을 형성하기 위해서는 포스포러스(Phosphorus) 및 아세니스(Arsenis)를 이용한 이온 주입을 통해 N-웰을 형성하게 된다.
도2c를 참조하면, 게이트 산화막(203) 및 폴리실리콘막(204)을 증착한 후 패터닝을 통해 게이트를 형성하고, 포토레지스트 패턴(202)을 마스크로 저농도의 불순물 이온 주입을 통해 LDD 영역(205)을 형성한 후 할로겐 이온 주입을 통해 할로겐 이온 주입층(206)을 형성한다.
이때, LDD(Light Doped Drain) 이온 주입을 실시함에 따라 소오스/드레인 간에 흐르는 케리어들의 전기장을 조절하게 되는데, 이는 소자 크기 감소로 인해 소자의 동작 전압이 작아지지 못하여 채널 드레인쪽 일부분에 매우 높은 전기장이 집중되는 형상 때문에 원치 않는 캐리어의 흐름이 형성되어 소자의 작동에 어려움을 갖게되는 현상을 최소화할 수 있다.
도2d를 참조하면, 게이트에 버퍼 산화막(207) 및 스페이서(208)을 형성한 후 전기적으로 통전이 가능하도록 이온 주입 공정을 통해 소오스/드레인 영역(209)을 형성한다.
도2e를 참조하면, 실리사이드를 형성하기 위하여 코발트 이온 주입 공정을진행한다.
이때, 이온 주입전 HF 용액(HF :H2O=1:99, 23±0.5℃)으로 60~180 초간 전세 공정을 실시한다.
또한, 이온 주입시 5~40KeV의 에너지와, 5.0E16~2.0E17 atoms/㎠의 도즈량을 틸트(Tilt) 각도 0~60°와 트위스트(Twist) 각도 0~360°로 이온 주입을 실시한다.
도2f를 참조하면, 상기 코발트 이온이 주입된 결과물에 1,2차 열처리 공정을 진행하여 실리사이드층(210)을 형성한 후 1차 및 2차 열처리 공정 진행후 미반응된 코발트의 완전 반응과 이온 주입시 생성된 데미지를 제거하기 위해 퍼니스 열처리 공정을 추가로 진행한다.
이때, 상기 1차 및 2차 열처리시 RTP 장비를 사용하며, 1차 열처리는500~600℃의 온도에서 60~240초 동안 실시하며, 2차 열처리는 750~1000℃의 온도에서 30~120초 동안 진행한다
또한, 1차 및 2차 열처리는 100% N2분위기에서 승온 속도를 30~50℃/sec로 진행하며, 퍼니스 열처리는 750~850℃의 온도에서 10~30분 동안 N2분위기에서 진행한다.
상기한 바와 같이 본 발명은 실리사이드를 형성하기 위해 금속층을 증착하는 대신 코발트 이온을 실리사이드가 형성될 영역에 주입하여 실리콘 기판을 비정질화시킴으로써 코발트 이온과 실리콘 기판의 실리콘간의 믹싱 효과를 나타내어 후속 열처리에 따른 균일한 에피텍셜 실리사이드를 형성시킬 수 있다.
또한, 열처리후 균일한 비정질화 층으로 인해 균일한 두께의 실리사이드를 형성함으로써 후속 열처리 공정에 의해 나타나는 열화 현상을 방지하여 얕은 접합 형성 및 금속층과의 접촉 저항을 감소시켜 쇼트 채널 마진을 증대시킬 수 있는 효과가 있다.
Claims (11)
- 실리콘 기판 상에 소자간 전기적으로 분리시키기 위해 STI를 형성한 후 필드산화막을 형성하는 단계와,상기 필드산화막이 형성된 결과물 상에 포토레지스트 패턴을 형성한 후 이온 주입 공정을 통해 웰을 형성한다.상기 웰이 형성된 결과물 상에 게이트 산화막 및 폴리실리콘막을 증착한 후 패터닝을 통해 게이트를 형성하는 단계와,상기 포토레지스트 패턴을 마스크로 저농도의 불순물 이온 주입을 통해 LDD 영역을 형성한 후 할로겐 이온 주입을 통해 할로겐 이온 주입층을 형성하는 단계와,상기 게이트에 버퍼 산화막 및 스페이서를 형성한 후 이온 주입 공정을 통해 소오스/드레인 영역을 형성하는 단계와,상기 소오스/드레인이 형성된 결과물 상에 코발트 이온 주입 공정을 진행하는 단계와,상기 코발트 이온이 주입된 결과물에 1,2차 열처리 공정을 진행하여 실리사이드층을 형성하는 단계를포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1항에 있어서, 상기 코발트 이온 주입 공정 전에 HF 용액(HF :H2O=1:99, 23±0.5℃)으로 60~180 초간 전세 공정을 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
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| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J501 | Disposition of invalidation of trial |