KR940007664B1 - 반도체 장치의 살리사이드 형성방법 - Google Patents
반도체 장치의 살리사이드 형성방법 Download PDFInfo
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Abstract
내용 없음.
Description
제1a도 내지 제1d도는 종래 방법에 의해 게이트 전극 및 액티브영역의 표층 계면에 살리사이드를 형성하는 방법을 도시한 공정순서 단면도이고,
제2a도 내지 제2d도는 본 발명에 의한 일실시예로 바람직한 살리사이드 형성방법의 공정단면형상을 순서적으로 도시하고 있다.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 게이트 전극 및 액티브영역의 표층계면을 선택적으로 동시에 살리사이드화시키는 방법에 관한 것이다.
최근, 초고집적 반도체 장치에 있어서 금속배선은 미래의 가장 필요한 기술분야의 하나로 되고 있으며 특히, 반도체 소자가 초고집적화됨에 따라 액티브(드레인/소스)영역의 크기가 축소되고 게이트 선폭이 하프미크론(half-micron) 이하로 되면서 게이트전극 및 액티브단자 접촉 저항이 증가되어 일반적인 전극 배선물질로 불순물이 확산된 단결정 실리콘이나 고농도의 폴리실리콘을 사용하는데 큰 제약이 따르고 있다.
따라서 상기 문제점의 해결을 위해 고전도도의 물질을 사용하여 폴리실리콘 게이트 및 액티브 영역의 면저항 및 접촉저항을 줄일 수 있는 공정개발이 요구되었다.
상기한 고전도도의 물질로는 MoSi2, WSi2, TaSi2및 TiSi2등과 같은 고융점 금속 살리사이드(refractory metal silicide)가 널리알려져 있으며, 이 고전도도의 물질을 이용하면 게이트폴리실리콘과 액티브 영역을 선택적으로 동시에 살리사이드화하여 단자의 접촉저항을 줄일수 있는 살리사이드(salicide ; self aligned silicide) 공정개발이 가능하다.
첨부된 도면중 제1a도 내지 제1d도에는 스페이서로 이용한 이중확산 구조의 활성영역을 갖는 반도체장치에 있어서 종래 방법에 의한 살리사이드 형성공정 단면이 순서적으로 도시되어 있으며, 상기 도면을 참조하여 살리사이드 형성방법과 종래기술의 문제점을 살펴보기로 한다.
먼저, 반도체 기판(100)상에 게이트 산화막(11) 및 폴리실리콘층(12)을 적층형성하여 사진식각공정에 의해 게이트전극(1G)을 패턴형성한 다음, 식각 공정시 폴리실리콘층 엣지 부위에 발생되는 손상을 GPOX(gate polysilicon oxidation)-1공정을 통해 보상(curing)시킨다. 이어서, 액티브(드레인/소스)영역에 저농도(n-) 불순물을 이온주입(13) 한다음, 계속해서 게이트전극(1G)측벽에 스페이서(14)를 형성시킨다(제1a도).
그다음, 이방성식각에 의한 상기 스페이서(14) 형성시 액티브영역에 발생되는 방사(radiation) 손상을 제거하고 고농도(n+) 이온주입 버퍼층을 형성하기 위하여 GPOX-2공정을 거치게 되면 액티브영역에 약 70Å정도 두께의 산화막(15')이 성장하는 동안 게이트폴리실리콘층(12)위에는 약 200Å정도 두께의 산화막(15')이 성장한다. 이어서, 상기 버퍼산화막(15')을 이용하여 고농도(n+) 불순물을 이온주입한다(제2b도). 그다음, 상기 게이트전극(1G)과 액티브영역상에 접촉저항을 줄이기 위한 고전도도의 살리사이드를 형성하기 위해서는 상기한 GPOX산화막(15, 15')을 제거해야 하는데, 이때 게이트 폴리실리콘층(12)상의 산화막(15)을 전부 제거하려면 100 : 1로 순수에 희석된 불산(HF) 용액에 대략 6분정도 담가야 하는데 상기한 식각과정에서 산화막(15)이 전부제거되는 시간동안 스페이서(14)의 과도식각이 이루어진다(제1c도). 그러나 액티브영역의 크기가 축소됨에 따라 두께가 1,500Å 정도 이하로 제한되어 있는 상기 스페이서(14) 산화막이 더욱 과도식각 되어 고융점금속인 티타늄(Ti)을 침적하여 살리사이드화하게 되면 게이트전극(1G)과 액티브영역상의 고융점금속살리사이드층(17)이 단략될 수 있다(제1d도).
상기한 종래기술에 의하면 GPOX-2공정동안에 액티브영역의 버퍼산화막(15')에 비해 약 3배정도 두꺼운 산화막(15)이 상기 게이트 폴리실리콘층(12) 상부에 성장되어 살리사이드공정수행을 위한 상기 산화막(15)제거과정에서 상기한 문제가 노출되고 있다.
따라서 본 발명은 살리사이드 공정에 있어서 질화막(SiN)을 이용하여 GPOX-2공정에 의해 게이트폴리실리콘층의 상단이 산화되지 않도록 하는 방법을 제공하는데 그 목적이 있다.
상기한 본 발명의 목적을 이루기 위한 살리사이드 형성공정방법의 바람직한 일실시예는 반도체 기판상에 게이트산화막, 폴리실리콘층, 박막의 산화막 및 질화막을 순차로 적층형성하고 패터닝하여 게이트 전극을 형성하는 공정 ; 식각에 의한 상기 패턴의 손상을 보수하는 GPOX-1공정 ; 이어서 저농도 불순물을 액티브영역에 이온주입하는 공정 ; 상기 게이트전극측벽에 스페이서를 형성시키는 공정 ; 스페이서 형성시 식각으로 인해 손상된 액티브영역을 보수하는 GPOX-2공정 ; 이어서 게이트 전극상의 상기 질화막을 제거하고 고농도불순물을 액티브영역에 이온주입하는 공정 ; GPOX-2공정에 의한 버퍼산화막 및 상기 박막의 폴리산화막을 제거하는 공정 ; 및 고융점금속을 침적한 다음 상기 금속을 2차에 걸쳐 살리사이드화시키는 공정을 구비하여 이루어진다.
따라서 상기한 본 발명의 바람직한 공정구성에 의하면 게이트전극 상단에 질화막이 캡핑(capping)되어 있어서 GPOX-2공정에 의해 게이트 폴리실리콘층이 산화되어 두꺼운 산화막이 성장되는 종래의 문제점을 해결한다. 또한, 상기한 본 발명에 의하면 GPOX-2공정에 의해 얇은 버퍼산화막만이 형성되므로 살리사이드 형성공정을 위한 상기 버퍼산화막 제거공정시간이 짧아 스페이서의 과도식각이 거의 일어나지 않는다.
이와 같은 본 발명의 반도체 제조방법에 의하면 게이트전극과 액티브영역상의 살리사이드가 서로 단락되는 불량모드가 제거되므로 신뢰성있는 반도체 장치가 실현될 수 있다.
이하 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
제2a도 내지 제2d도는 스페이서를 이용할 이중확산구조의 액티브 영역을 갖는 반도체장치에 있어서 게이트전극 및 액티브영역에 살리사이드를 형성하는 방법을 도시한 공정순서 단면도로 먼저, 제2a도를 참조하면, 반도체기판(200)상에 게이트 산화막(21), 폴리실리콘(2), 박막의 산화막(23) 및 질화막(24)을 순차적으로 적층형성한 다음, 사진식각공정에 의해 게이트전극(2G)을 패턴형성한다. 이때 상기 박막의 폴리산화막(23)은 상기 폴리실리콘층(22)을 산화하여 그 두께를 100Å정도 이하로 하고 또, 상기 한 박막의 질화막(24) 두께는 300Å정도 이하로 형성시킨다. 그다음 상기 게이트전극(2G) 패턴형성을 위한 식각 과정에서 폴리실리콘 게이트층(22) 및 게이트산화막(21) 엣지부위가 손상된 것을 보상하기 위해 GPOX-1공정(도면에서는 표시되지 않음)을 거친 다음, 저농도를 불순물을 액티브영역에 이온주입하여 N+영역(25)을 형성하고 이어서, 상기 구조물전면에 스페이서 형성용 물질로 예컨대, 고온산화막(HTO)등을 침적한 다음, 이방성식각을 실시하여 상기 게이트 전극(2G) 측벽에 스페이서(26)를 형성시킨다.
그다음 제2b도에서는 상기 스페이서(26) 형성시 이방성식각에 의한 반도체기판(200)의 액티브영역손상을 보수하기 위해 GPOX-2공정을 수행하면 이때 액티브영역위에 버퍼산화막(27)이 형성되나 게이트전극위는 질화막(24)으로 인해 폴리실리콘(22)이 산화되지 못한다. 이어서, 제2c도에서 처럼 상기한 박막의 질화막(24)을 인산용액으로 제거시킨 다음, 상기의 스페이서(26)와 버퍼산화막을 이용하여 고농도불순물을 액티브영역에 이온주입시켜 N+영역(28)을 형성한다. 이와 같이하여 이중확산구조의 액티브영역을 갖는 반도체 장치가 구성된다. 이어서, 제2d도를 참조하면, 살리사이드형성공정을 위해 상기의 박막의 산화막(23)과 버퍼산화막(27)을 순수와 100 : 1로 혼합된 불산(HF) 용액에 담가 제거하게 된다. 이때, GPOX-2공정에 의한 종래의 두꺼운 폴리산화막이 없어 불산용역에서의 식각시간을 짧게 할 수 있으므로 스페이서(26)가 과도식각되지 않도록 할 수 있다. 계속해서, 상기 식각 공정에 이어 티타늄(Ti)을 상기 구조물 전면에 침적시킨후, 저온(RTP ; 650℃, 로(furnace ; 550℃)에서 1차 살리사이드공정을 실시한 다음 스페이서(26) 및 필드산화막(도면에서는 표시되지 않음)위의 미반응 티타늄을 선택적으로 식각시킨다. 그 다음 또 다시 고온(RTP ; 850℃, 로 ; 750℃)에서 2차 살리사이드공정을 거치게 되면 도면(제2d도)에서와 같이 게이트폴리실리콘층(22)과 액티브영역 계면에만 선택적으로 티타늄 살리사이드(29)가 형성된다.
이상과 같은 본 발명의 공정구성에 의하면 게이트전극상단에 질화막이 캡핑되어 있어서 GPOX-2공정에 의해 게이트폴리실리콘층에 두꺼운 산화막이 형성되는 것을 방지하고 이에 따라 살리사이드형성공정을 위해 상기 GPOX-2공정으로 형성된 산화막을 제거하는 시간이 줄어들어 게이트전극측벽 스페이서의 과도식각현상이 거의 방지되므로 게이트전극과 액티브영역상의 살리사이드가 서로 단락되는 불량모드를 제거하여 반도체장치의 고신뢰성을 실현한다.
Claims (9)
- 게이트전극 측벽의 스페이서를 이용한 이중확산구조의 액티브영역이 구비된 반도체장치에 있어서, 게이트전극과 액티브영역의 표층계면을 동시에 살리사이드화하기 위하여 반도체기판상에 게이트산화막, 폴리실리콘층, 박막의 산화막 및 질화막을 순차로 적층형성하고 패터닝하여 게이트전극을 형성하는 공정 ; 식각에 의한 상기 패턴의 손상을 보수하는 GPOX-1공정 ; 이어서 저농도 불순물을 액티브영역에 이온주입하는 공정 ; 상기 게이트전극측벽에 스페이서를 형성시키는 공정 ; 스페이서 형성시 식각으로 인해 손상된 액티브영역을 보수하는 GPOX-2공정 ; 이어서 게이트 전극상의 상기 질화막을 제거하고 고농도불순물을 액티브영역에 이온주입하는 공정 ; GPOX-2공정에 의한 버퍼산화막 및 상기 폴리실리콘위의 산화막을 제거하는 공정 ; 및 고융점금속을 침적한 다음 상기 금속을 2차에 걸쳐 살리사이드화시키는 공정이 구비된 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항에 있어서, 게이트전극의 적층막인 상기 박막의 산화막은 상기 폴리실리콘층을 산화하여 두 두께를 100Å 이하의 박막으로 형성하는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항에 있어서, 상기한 질화막은 폴리실리콘층상단을 캡핑하여 300Å 이하의 박막인 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항에 있어서, 상기 GPOX-2공정에 의하면 상기 게이트전극상단은 캡핑질화막으로 인해 산화되지 않고 액티브영역상에만 버퍼산화막이 형성되는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항 및 제 4 항에 있어서, 상기의 박막의 폴리실리콘위의 산화막과 GPOX-2 공정에 의한 버퍼산화막은 순수와 100 : 1 혼합된 불산용액에서 제거시키는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항에 있어서, 상기 고융점금속으로 티타늄이 이용되는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 1 항에 있어서, 티타늄을 살리사이드하는 공정은 제 1 차 저온 살리사이드화공정, 스페이서 및 필드산화막상의 미반응티타늄을 선택적으로 제거하는 공정 및 제 2 차고온살리사이드화공정이 구비된 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 7 항에 있어서, 상기 제 1 차 저온공정은 RTP(Rapid Thermal Process) ; 650℃, 로(furnace) ; 550℃의 온도조건에서 실시되는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
- 제 7 항에 있어서, 상기 제 2 차 고온공정은 RTP ; 850℃, 로 ; 750℃의 온도조건으로 실시되는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.
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Cited By (1)
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