JP3395740B2 - 半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳ型半導体装
置及びその製造方法に関し、特に、サイドウォールを有
する半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】近年、デバイスの微細化及び高集積化に
伴い、各種不純物が拡散された層を浅接合化する（接合
面の深さを浅くする）ことが必須となっている。しか
し、これらの浅い不純物導入層を形成した場合、不純物
拡散層と配線とのコンタクトを形成する際に多くの問題
が生じている。

【０００３】図３（ａ）及び（ｂ）は従来の半導体装置
の製造方法をその工程順に示す断面図である。図３
（ａ）に示すように、先ず、シリコン基板１０１表面に
ＬＯＣＯＳ法（Local oxidation of silicon）により素
子分離領域１０２を形成した後、素子分離領域１０２に
囲まれたシリコン基板１０１上にゲート酸化膜１０３を
形成し、その上にポリシリコン膜を堆積する。そして、
リソグラフィ技術を使用してレジストをゲート電極の形
状に露光した後、このレジストをマスクにポリシリコン
膜をエッチングしてゲート電極１０４を形成する。この
ときエッチングガスにはＨＢｒ及びＣｌ₂からなる混合
ガスを使用し、シリコンとシリコン酸化膜とのエッチン
グ速度が大きく異なる高選択比のリアクティブイオンエ
ッチングを行う。このエッチングは、Ｓｉに対するシリ
コン酸化膜のエッチング速度が極めて遅いため、ポリシ
リコンをエッチングする際、ゲート酸化膜１０３は僅か
にエッチングされるのみでエッチングを停止することが
できる。次に、サイドウォールを形成するためのシリコ
ン酸化膜１０７をＣＶＤ（Chemical Vapor Depositio
n）法により堆積し、その後、シリコン酸化膜１０７の
エッチバックを行って、サイドウォール１０７ａを形成
する。このシリコン酸化膜１０７のドライエッチングに
おいて、一般的に、シリコン酸化膜１０７のエッチング
不足による不良発生を防ぐためにドライエッチング量を
シリコン酸化膜１０７がちょうどエッチングされる条件
よりもオーバーエッチングする。このとき、ＳｉＯ₂の
Ｓｉに対するエッチングの選択比が小さいことから、図
３（ｂ）に示すように、ゲート電極１０４及びサイドウ
ォール１０７ａ周辺のシリコン基板１０１の表面は、サ
イドウォール形成用のシリコン酸化膜１０７のエッチバ
ックによりエッチングされる。これにより、拡散層領域
が損傷を受けたり、素子分離領域端がエッチングされた
りすることにより、形状異常又は欠陥の導入に伴うデバ
イス特性異常又は信頼性の低下が生じる可能性が高いと
いう問題点があった。

【０００４】そこで、これらの問題を改善しつつ、デバ
イスの微細化及び高集積化を図るため、ゲート電極形成
後に必要に応じて、酸化膜を薄く堆積した後、ＳｉＮ膜
を堆積し、次いでサイドウォール形成用のシリコン酸化
膜をＣＶＤにより堆積し、エッチバックする方法が提案
されている（例えば特開昭６２−５４４６８号公報等：
従来例１）。この技術によると、シリコン酸化膜は、Ｓ
ｉＮ膜に対してエッチングの選択比が高くとれるため、
サイドウォール形成の際、一旦、ＳｉＮ膜でエッチング
を停止させ、次いでＳｉＮ膜又はＳｉＮ膜及び酸化膜を
エッチングするものである。最後に行うＳｉＮ膜又はＳ
ｉＮ膜及び酸化膜のエッチングはその膜厚がサイドウォ
ール全体に比べて薄いため、エッチング残りが生じない
ようにオーバーエッチしても、従来に比べ、デバイスの
形状変化を小さくする特徴を有している。

【０００５】また、エッチングによる基板のダメージ及
び汚染を防止するためにサイドウォール形成前にエッチ
ングストッパとして多結晶シリコン膜又はアモルファス
シリコン膜を形成する半導体装置の製造方法がある（特
開平４−１０６９３６号公報：従来例２及び特開平４−
１７９２３８号公報：従来例３）。図４（ａ）及び
（ｂ）並びに図５（ａ）乃至（ｃ）は、従来例２に記載
の半導体装置の製造方法をその工程順に示す断面図であ
る。図４（ａ）に示すように、シリコン基板１０１の表
面にフィールド酸化膜（図示せず）を形成した後、シリ
コン基板１０１を全面酸化し、フィールド酸化膜に囲ま
れた素子領域上にゲート酸化膜１０３を形成し、このゲ
ート酸化膜１０３上の所定の領域に多結晶シリコン又は
ポリサイドからなるゲート電極１０４を形成する。そし
て、このゲート電極１０４をマスクとしてシリコン基板
１０１の表面に不純物イオンを注入することによってラ
イトドープ領域１０８ａを形成した後、スパッタリング
により、全面にアモルファスシリコン膜１０９を形成す
る。

【０００６】そして、図４（ｂ）に示すように、アモル
ファスシリコン膜１０９の上にＣＶＤ法によりシリコン
酸化膜１０７を形成する。

【０００７】次に、図５（ａ）に示すように、アモルフ
ァスシリコン膜１０９をエッチングストッパとして、サ
イドウォール形成用のシリコン酸化膜１０７を異方性エ
ッチングする。

【０００８】その後、図５（ｂ）に示すように、残った
アモルファスシリコン膜１０９を酸化してシリコン酸化
膜１０９ａとし、各ゲート電極間が電気的に接続されな
いようにする。

【０００９】最後に、図５（ｃ）に示すように、ゲート
電極１０４及びサイドウォール１０７ａをマスクとして
不純物イオンを注入することによりソース・ドレイン領
域１０８を形成する。

【００１０】また、従来例３に記載の半導体装置の製造
方法は、従来例２と同様の方法によりシリコン基板上に
ゲート電極を形成した後、リンをドーピングした多結晶
シリコン膜を全面に形成し、リンドープ多結晶シリコン
膜とゲート電極とを電気的に接続させる。その後、この
多結晶シリコン膜を通してリンをイオン注入し、シリコ
ン基板表面にＮ型低濃度領域を形成した後、ＣＶＤ法に
より、全面にシリコン酸化膜を形成する。そして、多結
晶シリコン酸化膜をエッチングストッパとして、異方性
エッチングによりシリコン酸化膜をエッチバックしてゲ
ート電極側面にサイドウォールを形成する。その後、サ
イドウォールをマスクとして多結晶シリコン膜を通し
て、シリコン基板にヒ素をイオン注入してＮ型高濃度領
域を形成した後、露出した多結晶シリコン膜を除去す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、従来例
１に記載のＳｉＮを使用した場合は、ホットキャリア耐
性が劣化し、ＳｉＮ膜によるシリコン基板とゲート酸化
膜との界面及びゲート電極端のサイドウォール下部のシ
リコン基板と酸化膜との界面において、未結合手の水素
パッシベーション不足を招き、ゲート酸化膜の信頼性の
低下及びデバイス特性の劣化を招くという問題点があ
る。

【００１２】また、従来例２の技術においては、サイド
ウォール形成後にゲートとアモルファスシリコンを酸化
して酸化膜にし、ゲート電極とソース・ドレイン領域と
の短絡を防ぐ等の処理を行う必要があり工程数が増加す
る。また、酸化をすると、ＬＤＤ（lightly doped drai
n）領域にイオン注入した不純物が拡散してしまうこ
と、更に酸化時にゲート電極とゲート酸化膜との界面か
ら酸化が進み、バーズビークのように絶縁膜が周辺部に
広がった領域が形成され、微細なトランジスタを作成す
ることが不可能となるという問題点がある。

【００１３】更に、従来例３の技術においては、エッチ
ングのストッパーとして使用している多結晶シリコンは
ドーピングされており、見かけよりもゲート長くなって
しまうという問題点がある。

【００１４】本発明はかかる問題点に鑑みてなされたも
のであって、半導体基板への損傷及び酸化膜のエッチン
グ時に生じる素子分離領域と拡散層との境界部の段差等
の形状異常を防ぎ、かつゲート絶縁膜信頼性が高く、デ
バイス性能の劣化を防止する半導体装置及びその製造方
法を提供することを目的とする。

【００１５】

【課題を解決するための手段】本発明に係る半導体装置
は、素子領域の半導体基板表面に形成されたソース・ド
レイン拡散層と、素子領域の前記半導体基板上に形成さ
れたゲート絶縁膜と、前記拡散層に挟まれた領域の前記
ゲート絶縁膜上に形成されたゲート電極と、前記ゲート
電極の側面に形成された第１の絶縁膜からなるサイドウ
ォールと、前記ゲート電極と前記サイドウォールとの
間、及び前記ゲート絶縁膜と前記サイドウォールとの間
に、前記サイドウォールに接して形成された酸素を含む
半絶縁性多結晶シリコン膜と、を有することを特徴とす
る。

【００１６】また、前記ゲート電極と前記半絶縁性多結
晶シリコン膜との間に第２の絶縁膜が形成されていても
よい。

【００１７】更に、前記半絶縁性多結晶シリコン膜は１
０⁶乃至１０⁷Ωｍの抵抗率を有することができる。

【００１８】本発明に係る半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上の所定の領域にゲート電極を形成する工程
と、前記ゲート電極をマスクにして前記半導体基板に不
純物イオンを注入して低濃度不純物領域を形成する工程
と、全面に酸素を含む半絶縁性多結晶シリコン膜を形成
する工程と、前記半絶縁性多結晶シリコン膜上に第１の
絶縁膜を形成する工程と、前記半絶縁性多結晶シリコン
膜をエッチングストッパとして前記第１の絶縁膜を異方
性エッチングすることにより前記ゲート電極の側面にサ
イドウォールを形成する工程と、前記ゲート電極及び前
記サイドウォールをマスクにして前記半導体基板に不純
物イオンを注入して高濃度不純物領域を形成する工程
と、を有することを特徴とする。

【００１９】本発明においては、半絶縁性多結晶シリコ
ン膜を形成した後、サイドウォールを形成するための第
１の絶縁膜を形成し、この第１の絶縁膜をエッチバック
すると、第１の絶縁膜の下に形成されている半絶縁性多
結晶シリコン膜が異方性エッチングのストッパーとして
働くため、この半絶縁性多結晶シリコン膜でエッチング
を停止でき、半絶縁性多結晶シリコン膜の下に形成され
ているゲート絶縁膜及び半導体基板がエッチングされる
か又は損傷を受けることを防止して、サイドウォールを
形成してもゲート絶縁膜の信頼性が高く、デバイスの性
能を劣化させない。

【００２０】また、前記ゲート電極を形成する工程と前
記低濃度不純物領域を形成する工程との間に、前記ゲー
ト電極を覆う第２の絶縁膜を形成する工程を有してもよ
い。

【００２１】更に、前記高濃度不純物領域を形成する工
程の後に、前記半絶縁性多結晶シリコン膜の下層のゲー
ト絶縁膜又は第２の絶縁膜をエッチングストッパとして
前記半絶縁性多結晶シリコン膜を異方性エッチングする
工程を有してもよい。

【００２２】

【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例について具体的に説明する。図１（ａ）乃至
（ｃ）は本発明の第１の実施例に係る半導体装置の製造
方法をその工程順に示す断面図である。

【００２３】図１（ａ）に示すように、半導体基板とし
て、例えばシリコン基板１を使用し、このシリコン基板
１の表面に、例えばＬＯＣＯＳ法により素子分離領域２
を形成する。次に、例えば基板全面を酸化して膜厚が例
えば８ｎｍとなるようゲート酸化膜３を形成し、その
後、全面にゲート電極を形成するため、例えばポリシリ
コン膜を膜厚が例えば２０ｎｍとなるよう堆積する。そ
して、リソグラフィ技術を使用し、レジストをゲート電
極の形状に露光した後、このレジストをマスクにしてポ
リシリコン膜をドライエッチングし、ゲート電極４を形
成する。ポリシリコン膜のエッチングにはＨＢｒ及びＣ
ｌ₂からなる混合ガスを使用するため、シリコン酸化膜
に対する選択比を高くとることができる。従って、ゲー
ト酸化膜３がエッチングストッパとなるため、ゲート酸
化膜３は僅かしかエッチングされず、シリコン基板１上
のゲート酸化膜３でエッチングを停止させ、ゲート酸化
膜３を残すことができる。次に、ゲート電極４の表面を
覆う酸化膜を形成するため、ウェット雰囲気において、
酸化温度が例えば８５０℃で、膜厚が例えば８ｎｍ程度
の酸化膜５を形成する。次に、ゲート電極４をマスクと
して不純物イオンを打ち込むことにより、低濃度不純物
領域８ａを形成する。その後、ウェハ全面に、例えば、
ＬＰＣＶＤ（low pressure ＣＶＤ）装置により、原料
ガスにＳｉＨ₄及びＮ₂Ｏからなる混合ガスを使用し、成
膜温度が６５０℃で、半絶縁性多結晶シリコン膜である
ＳＩＰＯＳ（semi-insulating polysilicon）膜６を膜
厚が例えば５０ｎｍになるように堆積する。更に、サイ
ドウォール形成用の絶縁膜として、例えばシリコン酸化
膜７をＣＶＤ法により膜厚が例えば１５０ｎｍとなるよ
うに堆積し、その後、このサイドウォール形成用のシリ
コン酸化膜７のエッチバックをする。

【００２４】一般的には、ＳｉＯ₂のドライエッチング
におけるＳｉに対する選択比は、Ｓｉのドライエッチン
グにおけるＳｉＯ₂に対する選択比より小さいこと及び
ＳｉＯ₂のエッチング不足による切れ不良を防ぐためド
ライエッチング量をジャストエッチ条件よりもオーバー
エッチすることにより、ウェハ面内の一部の拡散層領域
が損傷を受けたり、ＬＯＣＯＳ法により形成した素子分
離領域の端部等がエッチングされたりすることにより、
素子分離領域と拡散層との境界部で、素子分離領域のＬ
ＯＣＯＳ酸化膜がオーバーエッチされた段差等の形状異
常を生じる。

【００２５】一方、本実施例においては、図１（ｂ）に
示すように、サイドウォール形成用シリコン酸化膜７を
異方性ドライエッチングによりエッチバックする際に、
サイドウォール形成用のシリコン酸化膜７の下にはＳＩ
ＰＯＳ膜６が形成されており、このＳＩＰＯＳ膜６がシ
リコン酸化膜７のエッチングに対するエッチングストッ
パとなり、ＳＩＰＯＳ膜６中でエッチングを停止させる
ことができる。従って、サイドウォール７ａを形成して
も、上述のように、シリコン基板１上のゲート酸化膜３
又はシリコン基板１の表面が損傷を受けるか又はエッチ
ングされる等の不具合を防止することができる。その
後、ゲート電極４及びサイドウォール７ａをマスクに不
純物イオンを注入し、ソース・ドレイン領域８を形成す
る。

【００２６】最後に、図１（ｃ）に示すように、露出し
たＳＩＰＯＳ膜６をＳｉ系のドライエッチングにより酸
化膜５と共に除去する。Ｓｉ系のドライエッチングは酸
化膜系のドライッチングのＳｉに対する選択比に比べて
ＳｉＯ₂に対する選択比が高くとれるため、ゲート酸化
膜３中でエッチングを停止できる。即ち、ゲート絶縁膜
３をエッチングストッパとしてＳＩＰＯＳ膜６をエッチ
ングするため、シリコン基板１までオーバーエッチされ
ることなくデバイスを形成することができる。

【００２７】本発明において、エッチングストッパとし
て使用するＳＩＰＯＳ膜は、ＳｉとＳｉＯ₂との中間的
性質を有し、ＳｉのＳＩＰＯＳ膜に対するエッチング選
択比及びＳＩＰＯＳ膜のＳｉＯ₂に対するエッチング選
択比のいずれについても必要な選択比を確保することが
できる。従って、サイドウォール形成用のシリコン酸化
膜をエッチングする際にはエッチングストッパとして使
用でき、ＳＩＰＯＳ膜をエッチングする際には、シリコ
ン酸化膜をエッチングストッパとし、シリコン酸化膜中
でエッチングを停止して、その酸化膜を残すことができ
る。更に、抵抗率が１０⁶Ωｍ以上と極めて高抵抗のた
め、デバイスの絶縁膜として熱処理等の処理をせずその
まま使用することができる。なお、ＳＩＰＯＳ膜に対す
るエッチングの選択比が高くとることができればシリコ
ン酸化膜以外の膜をサイドウォール形成用絶縁膜として
使用してもよい。

【００２８】本実施例によれば、サイドウォール形成用
のシリコン酸化膜７の形成前にＳＩＰＯＳ膜６を形成す
ることにより、シリコン酸化膜７をエッチバックする際
に、ＳＩＰＯＳ膜６がエッチングストッパとして働くた
め、エッチングをＳＩＰＯＳ膜６中で停止することがで
き、その下に形成されている絶縁膜、ゲート酸化膜３及
びシリコン基板１等に損傷を与えない。また、このよう
にＳＩＰＯＳ膜６をエッチングストッパに使用すれば、
ＳｉＮ膜をエッチングストッパとして使用したときに生
じる水素拡散の遮断によるトランジスタ特性の劣化又は
ゲート酸化膜３のホットキャリア耐性の劣化が生じない
と共に、ＳＩＰＯＳ膜６はノンドープ状態で極めて抵抗
が高く、アモルファスシリコンと比べると、約１乃至２
桁以上高い１０⁶乃至１０⁷Ωｍ程度の抵抗率を有してい
るため、ＳＩＰＯＳ膜６の横方向のリーク電流は無視す
ることができ、ゲート電極４とソース・ドレイン領域８
との間のリークの問題が生じず、ゲート電極４上にＳＩ
ＰＯＳ膜６を形成しても酸化することなくそのままデバ
イスとして使用することができる。

【００２９】なお、ＳＩＰＯＳ膜のＳｉＯ₂に対するド
ライエッチングの選択比はＳＩＰＯＳ膜中の酸素濃度と
関係があり、ＳＩＰＯＳ膜中の酸素濃度が低い方が選択
比は高くなるが、本発明のようにデバイスとしてそのま
ま使用するために必要な絶縁性となる程度のＯ₂が含ま
れていても、ＳＩＰＯＳ層のＳｉＯ₂に対するドライエ
ッチングの選択比は多結晶シリコン膜のＳｉＯ₂に対す
るドライエッチングの選択比と比べてそれほど大きくは
劣化せず、サイドウォールを形成する際のエッチングの
バラツキを十分吸収し、その下のゲート酸化膜及びシリ
コン基板に損傷を与えない。

【００３０】次に、本発明の第２の実施例について説明
する。図２は本実施例の半導体装置の製造方法をその工
程順に示す断面図である。なお、図２に示す第２の実施
例において、図１に示す第１の実施例と同一の構成要素
には同一の符号を付してその詳細な説明は省略する。本
実施例においては、ゲート電極４上に直接ＳＩＰＯＳ膜
６を形成する。

【００３１】先ず、図２（ａ）に示すうように、シリコ
ン基板１表面に、例えばＬＯＣＯＳ法により素子分離領
域２を形成し、素子分離領域２に囲まれた素子領域にゲ
ート酸化膜３を例えば８ｎｍ形成した後、ポリシリコン
膜を堆積する。その後、リソグラフィ技術を使用して、
ポリシリコン膜上にゲート電極の形状のレジストを形成
し、これをマスクにしてドライエッチングによりゲート
電極４を形成する。ゲート電極４を形成するときのポリ
シリコン膜のエッチングでは、酸化膜に対する選択比を
高くとれるため、ゲート酸化膜３は僅かしかエッチング
されずにシリコン基板１上のゲート酸化膜３の表面でエ
ッチングを停止することができる。次に、このゲート電
極４をマスクにシリコン基板１表面に不純物イオンを注
入して低濃度不純物領域８ａを形成する。その後、ウェ
ハ全面に、例えばＬＰＣＶＤ装置により、原料ガスにＳ
ｉＨ₄及びＮ₂Ｏからなる混合ガスを使用し、成膜温度６
５０℃でＳＩＰＯＳ膜６を例えば膜厚が５０ｎｍとなる
ように堆積する。更に、サイドウォール形成用の絶縁膜
として、例えばシリコン酸化膜７をＣＶＤ法により堆積
し、その後、ＳｉＯ₂系の異方性エッチングによりエッ
チバックを行う。このとき、一般的にはＳｉＯ₂のドラ
イエッチングでは、ＳｉのＳｉＯ₂に対する選択比と比
べて、Ｓｉに対する選択比が小さいこと及び酸化膜のエ
ッチングの切れ不良を防ぐためにドライエッチング量を
ジャストエッチ条件よりもオーバーエッチする。これに
より、ウェハ面内の一部では図２（ｂ）に示すようにサ
イドウォール形成用のシリコン酸化膜７のエッチバック
によりＳＩＰＯＳ膜６がエッチングされるが、ＳＩＰＯ
Ｓ膜６はＳｉＯ₂に対して必要なエッチング選択比を有
するため、エッチングはＳＩＰＯＳ膜６中で停止する。
即ち、ＳＩＰＯＳ膜６がエッチングストッパとなり、シ
リコン酸化膜７のエッチングのバラツキに対しても、そ
の下のゲート酸化膜３及びシリコン基板１のソース・ド
レイン領域８がエッチングされるか又は損傷を受けるこ
とはない。従って、素子分離領域２であるＬＯＣＯＳ酸
化膜の端部等がエッチングされることにより、ＬＯＣＯ
Ｓ酸化膜とソース・ドレイン領域８との境界部でＬＯＣ
ＯＳ酸化膜がオーバーエッチされる段差等の形状異常を
生じることはない。その後、形成したサイドウォール７
ａ及びゲート電極４をマスクにイオン注入して、ソース
・ドレイン領域８を形成する。

【００３２】次に、図２（ｃ）に示すように、エッチバ
ック後に、例えば５乃至１０ｎｍ程度薄く残っているＳ
ＩＰＯＳ膜６にシリコン基板１及び素子分離領域２に対
し、Ｓｉ系のエッチングを行う。この場合は低レートで
エッチングを行うことで、ウェハ面内を一定膜厚、例え
ば１５ｎｍ程度をエッチングする。ＳＩＰＯＳ膜６のＳ
ｉＯ₂に対するエッチングの選択比は１０乃至２０程度
とれるため、素子分離領域２及びサイドウォール７ａの
酸化膜は１．５ｎｍ程度以下しかエッチングされず、形
状劣化を最小限に抑えられる。またＳＩＰＯＳ膜６はそ
の抵抗率が１０ ⁶Ωｍ以上と極めて高抵抗であるため、
ＳＩＰＯＳ膜６の横方向のリーク電流は無視することが
でき、ゲート電極４とソース・ドレイン領域８との間の
リークの問題が生じない。また、ＳＩＰＯＳ膜６は上述
した従来例１のＳｉＮ膜のような水素拡散の遮断による
トランジスタ特性の劣化及びゲート酸化膜３のホットキ
ャリア耐性の劣化を生じない。

【００３３】

【発明の効果】以上詳述したように、本発明によれば、
サイドウォール形成時にはサイドウォール形成用の絶縁
膜の下に、この絶縁膜と必要なエッチング選択比を有し
てエッチングストッパとなるＳＩＰＯＳ膜が形成されて
いるため、ＳＩＰＯＳ膜中でエッチングを停止すること
ができ、従って、サイドウォール形成時の絶縁膜のエッ
チングによるゲート絶縁膜及び半導体基板への損傷及び
素子分離領域と拡散層との境界部の段差等の形状異常を
防止し、ゲート絶縁膜の信頼性を向上させ、デバイス性
能を劣化させることなくサイドウォールを形成すること
ができる。

【図面の簡単な説明】

【図１】（ａ）乃至（ｃ）は、本発明の第１の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図２】（ａ）乃至（ｃ）は、本発明の第２の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。

【図３】（ａ）及び（ｂ）は、従来例１の半導体装置の
製造方法をその工程順に示す断面図である。

【図４】（ａ）及び（ｂ）は、従来例２に記載の半導体
装置の製造方法をその工程順に示す断面図である。

【図５】（ａ）乃至（ｃ）は、同じく、従来例２に記載
の半導体装置の製造方法であって、図４（ａ）及び
（ｂ）に示す工程の次の工程をその工程順に示す断面図
である。

【符号の説明】

１、１０１；シリコン基板 ２、１０２；素子分離領域 ３、１０３；ゲート酸化膜 ４、１０４；ゲ−ト電極 ５、７；酸化膜 ６；ＳＩＰＯＳ膜 ７ａ、１０７ａ；サイドウォール ８、１０８；ソース・ドレイン領域

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 素子領域の半導体基板表面に形成された
   ソース・ドレイン拡散層と、素子領域の前記半導体基板
   上に形成されたゲート絶縁膜と、前記拡散層に挟まれた
   領域の前記ゲート絶縁膜上に形成されたゲート電極と、
   前記ゲート電極の側面に形成された第１の絶縁膜からな
   るサイドウォールと、前記ゲート電極と前記サイドウォ
   ールとの間、及び前記ゲート絶縁膜と前記サイドウォー
   ルとの間に、前記サイドウォールに接して形成された酸
   素を含む半絶縁性多結晶シリコン膜と、を有することを
   特徴とする半導体装置。
2. 【請求項２】 前記ゲート電極と前記半絶縁性多結晶シ
   リコン膜との間に第２の絶縁膜が形成されていることを
   特徴とする請求項１に記載の半導体装置。
3. 【請求項３】 前記半絶縁性多結晶シリコン膜は１０⁶
   乃至１０⁷Ωｍの抵抗率を有することを特徴とする請求
   項１又は２に記載の半導体装置。
4. 【請求項４】 半導体基板上にゲート絶縁膜を形成する
   工程と、前記ゲート絶縁膜上の所定の領域にゲート電極
   を形成する工程と、前記ゲート電極をマスクにして前記
   半導体基板に不純物イオンを注入して低濃度不純物領域
   を形成する工程と、全面に酸素を含む半絶縁性多結晶シ
   リコン膜を形成する工程と、前記半絶縁性多結晶シリコ
   ン膜上に第１の絶縁膜を形成する工程と、前記半絶縁性
   多結晶シリコン膜をエッチングストッパとして前記第１
   の絶縁膜を異方性エッチングすることにより前記ゲート
   電極の側面にサイドウォールを形成する工程と、前記ゲ
   ート電極及び前記サイドウォールをマスクにして前記半
   導体基板に不純物イオンを注入して高濃度不純物領域を
   形成する工程と、を有することを特徴とする半導体装置
   の製造方法。
5. 【請求項５】 前記ゲート電極を形成する工程と前記低
   濃度不純物領域を形成する工程との間に、前記ゲート電
   極を覆う第２の絶縁膜を形成する工程を有することを特
   徴とする請求項４に記載の半導体装置の製造方法。
6. 【請求項６】 前記高濃度不純物領域を形成する工程の
   後に、前記半絶縁性多結晶シリコン膜の下層のゲート絶
   縁膜又は第２の絶縁膜をエッチングストッパとして前記
   半絶縁性多結晶シリコン膜を異方性エッチングする工程
   を有することを特徴とする請求項４又は５に記載の半導
   体装置の製造方法。