JP2001156286A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP2001156286A JP2001156286A JP33510499A JP33510499A JP2001156286A JP 2001156286 A JP2001156286 A JP 2001156286A JP 33510499 A JP33510499 A JP 33510499A JP 33510499 A JP33510499 A JP 33510499A JP 2001156286 A JP2001156286 A JP 2001156286A
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Abstract
(57)【要約】
【課題】 半導体基板への損傷及び酸化膜のエッチング
時に生じる素子分離領域と拡散層との境界部の段差等の
形状異常を防ぎ、かつゲート絶縁膜信頼性が高く、デバ
イス性能の劣化を防止する半導体装置及びその製造方法
を提供する。 【解決手段】 シリコン基板1表面に素子分離領域2を
形成し、全面を酸化してゲート酸化膜3を形成した後、
ゲート電極4を形成する。次に、ゲート電極4の表面を
覆う酸化膜5を形成し、不純物イオンを注入して低濃度
不純物領域8aを形成する。その後、ウェーハ全面にS
IPOS膜6を堆積し、サイドウオール形成用の酸化膜
7を堆積後、酸化膜7をエッチバックしてサイドウォー
ル7aを形成する。このとき、エッチングはSIPOS
膜中で停止させる。その後、サイドウォール7aをマス
クに不純物イオンを注入してソース・ドレイン領域を形
成し、ゲート酸化膜3上の酸化膜5及びSIPOS膜を
エッチング除去する。
時に生じる素子分離領域と拡散層との境界部の段差等の
形状異常を防ぎ、かつゲート絶縁膜信頼性が高く、デバ
イス性能の劣化を防止する半導体装置及びその製造方法
を提供する。 【解決手段】 シリコン基板1表面に素子分離領域2を
形成し、全面を酸化してゲート酸化膜3を形成した後、
ゲート電極4を形成する。次に、ゲート電極4の表面を
覆う酸化膜5を形成し、不純物イオンを注入して低濃度
不純物領域8aを形成する。その後、ウェーハ全面にS
IPOS膜6を堆積し、サイドウオール形成用の酸化膜
7を堆積後、酸化膜7をエッチバックしてサイドウォー
ル7aを形成する。このとき、エッチングはSIPOS
膜中で停止させる。その後、サイドウォール7aをマス
クに不純物イオンを注入してソース・ドレイン領域を形
成し、ゲート酸化膜3上の酸化膜5及びSIPOS膜を
エッチング除去する。
Description
【0001】
【発明の属する技術分野】本発明は、MOS型半導体装
置及びその製造方法に関し、特に、サイドウォールを有
する半導体装置及びその製造方法に関する。
置及びその製造方法に関し、特に、サイドウォールを有
する半導体装置及びその製造方法に関する。
【0002】
【従来の技術】近年、デバイスの微細化及び高集積化に
伴い、各種不純物が拡散された層を浅接合化する(接合
面の深さを浅くする)ことが必須となっている。しか
し、これらの浅い不純物導入層を形成した場合、不純物
拡散層と配線とのコンタクトを形成する際に多くの問題
が生じている。
伴い、各種不純物が拡散された層を浅接合化する(接合
面の深さを浅くする)ことが必須となっている。しか
し、これらの浅い不純物導入層を形成した場合、不純物
拡散層と配線とのコンタクトを形成する際に多くの問題
が生じている。
【0003】図3(a)及び(b)は従来の半導体装置
の製造方法をその工程順に示す断面図である。図3
(a)に示すように、先ず、シリコン基板101表面に
LOCOS法(Local oxidation of silicon)により素
子分離領域102を形成した後、素子分離領域102に
囲まれたシリコン基板101上にゲート酸化膜103を
形成し、その上にポリシリコン膜を堆積する。そして、
リソグラフィ技術を使用してレジストをゲート電極の形
状に露光した後、このレジストをマスクにポリシリコン
膜をエッチングしてゲート電極104を形成する。この
ときエッチングガスにはHBr及びCl2からなる混合
ガスを使用し、シリコンとシリコン酸化膜とのエッチン
グ速度が大きく異なる高選択比のリアクティブイオンエ
ッチングを行う。このエッチングは、Siに対するシリ
コン酸化膜のエッチング速度が極めて遅いため、ポリシ
リコンをエッチングする際、ゲート酸化膜103は僅か
にエッチングされるのみでエッチングを停止することが
できる。次に、サイドウォールを形成するためのシリコ
ン酸化膜107をCVD(Chemical Vapor Depositio
n)法により堆積し、その後、シリコン酸化膜107の
エッチバックを行って、サイドウォール107aを形成
する。このシリコン酸化膜107のドライエッチングに
おいて、一般的に、シリコン酸化膜107のエッチング
不足による不良発生を防ぐためにドライエッチング量を
シリコン酸化膜107がちょうどエッチングされる条件
よりもオーバーエッチングする。このとき、SiO2の
Siに対するエッチングの選択比が小さいことから、図
3(b)に示すように、ゲート電極104及びサイドウ
ォール107a周辺のシリコン基板101の表面は、サ
イドウォール形成用のシリコン酸化膜107のエッチバ
ックによりエッチングされる。これにより、拡散層領域
が損傷を受けたり、素子分離領域端がエッチングされた
りすることにより、形状異常又は欠陥の導入に伴うデバ
イス特性異常又は信頼性の低下が生じる可能性が高いと
いう問題点があった。
の製造方法をその工程順に示す断面図である。図3
(a)に示すように、先ず、シリコン基板101表面に
LOCOS法(Local oxidation of silicon)により素
子分離領域102を形成した後、素子分離領域102に
囲まれたシリコン基板101上にゲート酸化膜103を
形成し、その上にポリシリコン膜を堆積する。そして、
リソグラフィ技術を使用してレジストをゲート電極の形
状に露光した後、このレジストをマスクにポリシリコン
膜をエッチングしてゲート電極104を形成する。この
ときエッチングガスにはHBr及びCl2からなる混合
ガスを使用し、シリコンとシリコン酸化膜とのエッチン
グ速度が大きく異なる高選択比のリアクティブイオンエ
ッチングを行う。このエッチングは、Siに対するシリ
コン酸化膜のエッチング速度が極めて遅いため、ポリシ
リコンをエッチングする際、ゲート酸化膜103は僅か
にエッチングされるのみでエッチングを停止することが
できる。次に、サイドウォールを形成するためのシリコ
ン酸化膜107をCVD(Chemical Vapor Depositio
n)法により堆積し、その後、シリコン酸化膜107の
エッチバックを行って、サイドウォール107aを形成
する。このシリコン酸化膜107のドライエッチングに
おいて、一般的に、シリコン酸化膜107のエッチング
不足による不良発生を防ぐためにドライエッチング量を
シリコン酸化膜107がちょうどエッチングされる条件
よりもオーバーエッチングする。このとき、SiO2の
Siに対するエッチングの選択比が小さいことから、図
3(b)に示すように、ゲート電極104及びサイドウ
ォール107a周辺のシリコン基板101の表面は、サ
イドウォール形成用のシリコン酸化膜107のエッチバ
ックによりエッチングされる。これにより、拡散層領域
が損傷を受けたり、素子分離領域端がエッチングされた
りすることにより、形状異常又は欠陥の導入に伴うデバ
イス特性異常又は信頼性の低下が生じる可能性が高いと
いう問題点があった。
【0004】そこで、これらの問題を改善しつつ、デバ
イスの微細化及び高集積化を図るため、ゲート電極形成
後に必要に応じて、酸化膜を薄く堆積した後、SiN膜
を堆積し、次いでサイドウォール形成用のシリコン酸化
膜をCVDにより堆積し、エッチバックする方法が提案
されている(例えば特開昭62−54468号公報等:
従来例1)。この技術によると、シリコン酸化膜は、S
iN膜に対してエッチングの選択比が高くとれるため、
サイドウォール形成の際、一旦、SiN膜でエッチング
を停止させ、次いでSiN膜又はSiN膜及び酸化膜を
エッチングするものである。最後に行うSiN膜又はS
iN膜及び酸化膜のエッチングはその膜厚がサイドウォ
ール全体に比べて薄いため、エッチング残りが生じない
ようにオーバーエッチしても、従来に比べ、デバイスの
形状変化を小さくする特徴を有している。
イスの微細化及び高集積化を図るため、ゲート電極形成
後に必要に応じて、酸化膜を薄く堆積した後、SiN膜
を堆積し、次いでサイドウォール形成用のシリコン酸化
膜をCVDにより堆積し、エッチバックする方法が提案
されている(例えば特開昭62−54468号公報等:
従来例1)。この技術によると、シリコン酸化膜は、S
iN膜に対してエッチングの選択比が高くとれるため、
サイドウォール形成の際、一旦、SiN膜でエッチング
を停止させ、次いでSiN膜又はSiN膜及び酸化膜を
エッチングするものである。最後に行うSiN膜又はS
iN膜及び酸化膜のエッチングはその膜厚がサイドウォ
ール全体に比べて薄いため、エッチング残りが生じない
ようにオーバーエッチしても、従来に比べ、デバイスの
形状変化を小さくする特徴を有している。
【0005】また、エッチングによる基板のダメージ及
び汚染を防止するためにサイドウォール形成前にエッチ
ングストッパとして多結晶シリコン膜又はアモルファス
シリコン膜を形成する半導体装置の製造方法がある(特
開平4−106936号公報:従来例2及び特開平4−
179238号公報:従来例3)。図4(a)及び
(b)並びに図5(a)乃至(c)は、従来例2に記載
の半導体装置の製造方法をその工程順に示す断面図であ
る。図4(a)に示すように、シリコン基板101の表
面にフィールド酸化膜(図示せず)を形成した後、シリ
コン基板101を全面酸化し、フィールド酸化膜に囲ま
れた素子領域上にゲート酸化膜103を形成し、このゲ
ート酸化膜103上の所定の領域に多結晶シリコン又は
ポリサイドからなるゲート電極104を形成する。そし
て、このゲート電極104をマスクとしてシリコン基板
101の表面に不純物イオンを注入することによってラ
イトドープ領域108aを形成した後、スパッタリング
により、全面にアモルファスシリコン膜109を形成す
る。
び汚染を防止するためにサイドウォール形成前にエッチ
ングストッパとして多結晶シリコン膜又はアモルファス
シリコン膜を形成する半導体装置の製造方法がある(特
開平4−106936号公報:従来例2及び特開平4−
179238号公報:従来例3)。図4(a)及び
(b)並びに図5(a)乃至(c)は、従来例2に記載
の半導体装置の製造方法をその工程順に示す断面図であ
る。図4(a)に示すように、シリコン基板101の表
面にフィールド酸化膜(図示せず)を形成した後、シリ
コン基板101を全面酸化し、フィールド酸化膜に囲ま
れた素子領域上にゲート酸化膜103を形成し、このゲ
ート酸化膜103上の所定の領域に多結晶シリコン又は
ポリサイドからなるゲート電極104を形成する。そし
て、このゲート電極104をマスクとしてシリコン基板
101の表面に不純物イオンを注入することによってラ
イトドープ領域108aを形成した後、スパッタリング
により、全面にアモルファスシリコン膜109を形成す
る。
【0006】そして、図4(b)に示すように、アモル
ファスシリコン膜109の上にCVD法によりシリコン
酸化膜107を形成する。
ファスシリコン膜109の上にCVD法によりシリコン
酸化膜107を形成する。
【0007】次に、図5(a)に示すように、アモルフ
ァスシリコン膜109をエッチングストッパとして、サ
イドウォール形成用のシリコン酸化膜107を異方性エ
ッチングする。
ァスシリコン膜109をエッチングストッパとして、サ
イドウォール形成用のシリコン酸化膜107を異方性エ
ッチングする。
【0008】その後、図5(b)に示すように、残った
アモルファスシリコン膜109を酸化してシリコン酸化
膜109aとし、各ゲート電極間が電気的に接続されな
いようにする。
アモルファスシリコン膜109を酸化してシリコン酸化
膜109aとし、各ゲート電極間が電気的に接続されな
いようにする。
【0009】最後に、図5(c)に示すように、ゲート
電極104及びサイドウォール107aをマスクとして
不純物イオンを注入することによりソース・ドレイン領
域108を形成する。
電極104及びサイドウォール107aをマスクとして
不純物イオンを注入することによりソース・ドレイン領
域108を形成する。
【0010】また、従来例3に記載の半導体装置の製造
方法は、従来例2と同様の方法によりシリコン基板上に
ゲート電極を形成した後、リンをドーピングした多結晶
シリコン膜を全面に形成し、リンドープ多結晶シリコン
膜とゲート電極とを電気的に接続させる。その後、この
多結晶シリコン膜を通してリンをイオン注入し、シリコ
ン基板表面にN型低濃度領域を形成した後、CVD法に
より、全面にシリコン酸化膜を形成する。そして、多結
晶シリコン酸化膜をエッチングストッパとして、異方性
エッチングによりシリコン酸化膜をエッチバックしてゲ
ート電極側面にサイドウォールを形成する。その後、サ
イドウォールをマスクとして多結晶シリコン膜を通し
て、シリコン基板にヒ素をイオン注入してN型高濃度領
域を形成した後、露出した多結晶シリコン膜を除去す
る。
方法は、従来例2と同様の方法によりシリコン基板上に
ゲート電極を形成した後、リンをドーピングした多結晶
シリコン膜を全面に形成し、リンドープ多結晶シリコン
膜とゲート電極とを電気的に接続させる。その後、この
多結晶シリコン膜を通してリンをイオン注入し、シリコ
ン基板表面にN型低濃度領域を形成した後、CVD法に
より、全面にシリコン酸化膜を形成する。そして、多結
晶シリコン酸化膜をエッチングストッパとして、異方性
エッチングによりシリコン酸化膜をエッチバックしてゲ
ート電極側面にサイドウォールを形成する。その後、サ
イドウォールをマスクとして多結晶シリコン膜を通し
て、シリコン基板にヒ素をイオン注入してN型高濃度領
域を形成した後、露出した多結晶シリコン膜を除去す
る。
【0011】
【発明が解決しようとする課題】しかしながら、従来例
1に記載のSiNを使用した場合は、ホットキャリア耐
性が劣化し、SiN膜によるシリコン基板とゲート酸化
膜との界面及びゲート電極端のサイドウォール下部のシ
リコン基板と酸化膜との界面において、未結合手の水素
パッシベーション不足を招き、ゲート酸化膜の信頼性の
低下及びデバイス特性の劣化を招くという問題点があ
る。
1に記載のSiNを使用した場合は、ホットキャリア耐
性が劣化し、SiN膜によるシリコン基板とゲート酸化
膜との界面及びゲート電極端のサイドウォール下部のシ
リコン基板と酸化膜との界面において、未結合手の水素
パッシベーション不足を招き、ゲート酸化膜の信頼性の
低下及びデバイス特性の劣化を招くという問題点があ
る。
【0012】また、従来例2の技術においては、サイド
ウォール形成後にゲートとアモルファスシリコンを酸化
して酸化膜にし、ゲート電極とソース・ドレイン領域と
の短絡を防ぐ等の処理を行う必要があり工程数が増加す
る。また、酸化をすると、LDD(lightly doped drai
n)領域にイオン注入した不純物が拡散してしまうこ
と、更に酸化時にゲート電極とゲート酸化膜との界面か
ら酸化が進み、バーズビークのように絶縁膜が周辺部に
広がった領域が形成され、微細なトランジスタを作成す
ることが不可能となるという問題点がある。
ウォール形成後にゲートとアモルファスシリコンを酸化
して酸化膜にし、ゲート電極とソース・ドレイン領域と
の短絡を防ぐ等の処理を行う必要があり工程数が増加す
る。また、酸化をすると、LDD(lightly doped drai
n)領域にイオン注入した不純物が拡散してしまうこ
と、更に酸化時にゲート電極とゲート酸化膜との界面か
ら酸化が進み、バーズビークのように絶縁膜が周辺部に
広がった領域が形成され、微細なトランジスタを作成す
ることが不可能となるという問題点がある。
【0013】更に、従来例3の技術においては、エッチ
ングのストッパーとして使用している多結晶シリコンは
ドーピングされており、見かけよりもゲート長くなって
しまうという問題点がある。
ングのストッパーとして使用している多結晶シリコンは
ドーピングされており、見かけよりもゲート長くなって
しまうという問題点がある。
【0014】本発明はかかる問題点に鑑みてなされたも
のであって、半導体基板への損傷及び酸化膜のエッチン
グ時に生じる素子分離領域と拡散層との境界部の段差等
の形状異常を防ぎ、かつゲート絶縁膜信頼性が高く、デ
バイス性能の劣化を防止する半導体装置及びその製造方
法を提供することを目的とする。
のであって、半導体基板への損傷及び酸化膜のエッチン
グ時に生じる素子分離領域と拡散層との境界部の段差等
の形状異常を防ぎ、かつゲート絶縁膜信頼性が高く、デ
バイス性能の劣化を防止する半導体装置及びその製造方
法を提供することを目的とする。
【0015】
【課題を解決するための手段】本発明に係る半導体装置
は、素子領域の半導体基板表面に形成されたソース・ド
レイン拡散層と、素子領域の前記半導体基板上に形成さ
れたゲート絶縁膜と、前記拡散層に挟まれた領域の前記
ゲート絶縁膜上に形成されたゲート電極と、前記ゲート
電極の側面に形成されたサイドウォールと、前記ゲート
電極と前記サイドウォールとの間に形成された半絶縁性
多結晶シリコン膜と、を有することを特徴とする。
は、素子領域の半導体基板表面に形成されたソース・ド
レイン拡散層と、素子領域の前記半導体基板上に形成さ
れたゲート絶縁膜と、前記拡散層に挟まれた領域の前記
ゲート絶縁膜上に形成されたゲート電極と、前記ゲート
電極の側面に形成されたサイドウォールと、前記ゲート
電極と前記サイドウォールとの間に形成された半絶縁性
多結晶シリコン膜と、を有することを特徴とする。
【0016】また、前記ゲート電極と前記半絶縁性多結
晶シリコン膜との間に絶縁膜が形成されていてよい。
晶シリコン膜との間に絶縁膜が形成されていてよい。
【0017】更に、前記半絶縁性多結晶シリコン膜は1
06乃至107Ωmの抵抗率を有することができる。
06乃至107Ωmの抵抗率を有することができる。
【0018】本発明に係る半導体装置の製造方法は、半
導体基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上の所定の領域にゲート電極を形成する工程
と、前記ゲート電極をマスクにして前記半導体基板に不
純物イオンを注入して低濃度不純物領域を形成する工程
と、全面に半絶縁性多結晶シリコン膜を形成する工程
と、前記半絶縁性多結晶シリコン膜上に第1の絶縁膜を
形成する工程と、前記半絶縁性多結晶シリコン膜をエッ
チングストッパとして前記第1の絶縁膜を異方性エッチ
ングすることにより前記ゲート電極の側面にサイドウォ
ールを形成する工程と、前記ゲート電極及び前記サイド
ウォールをマスクにして前記半導体基板に不純物イオン
を注入して高濃度不純物領域を形成する工程と、を有す
ることを特徴とする。
導体基板上にゲート絶縁膜を形成する工程と、前記ゲー
ト絶縁膜上の所定の領域にゲート電極を形成する工程
と、前記ゲート電極をマスクにして前記半導体基板に不
純物イオンを注入して低濃度不純物領域を形成する工程
と、全面に半絶縁性多結晶シリコン膜を形成する工程
と、前記半絶縁性多結晶シリコン膜上に第1の絶縁膜を
形成する工程と、前記半絶縁性多結晶シリコン膜をエッ
チングストッパとして前記第1の絶縁膜を異方性エッチ
ングすることにより前記ゲート電極の側面にサイドウォ
ールを形成する工程と、前記ゲート電極及び前記サイド
ウォールをマスクにして前記半導体基板に不純物イオン
を注入して高濃度不純物領域を形成する工程と、を有す
ることを特徴とする。
【0019】本発明においては、半絶縁性多結晶シリコ
ン膜を形成した後、サイドウォールを形成するための第
1の絶縁膜を形成し、この第1の絶縁膜をエッチバック
すると、第1の絶縁膜の下に形成されている半絶縁性多
結晶シリコン膜が異方性エッチングのストッパーとして
働くため、この半絶縁性多結晶シリコン膜でエッチング
を停止でき、半絶縁性多結晶シリコン膜の下に形成され
ているゲート絶縁膜及び半導体基板がエッチングされる
か又は損傷を受けることを防止して、サイドウォールを
形成してもゲート絶縁膜の信頼性が高く、デバイスの性
能を劣化させない。
ン膜を形成した後、サイドウォールを形成するための第
1の絶縁膜を形成し、この第1の絶縁膜をエッチバック
すると、第1の絶縁膜の下に形成されている半絶縁性多
結晶シリコン膜が異方性エッチングのストッパーとして
働くため、この半絶縁性多結晶シリコン膜でエッチング
を停止でき、半絶縁性多結晶シリコン膜の下に形成され
ているゲート絶縁膜及び半導体基板がエッチングされる
か又は損傷を受けることを防止して、サイドウォールを
形成してもゲート絶縁膜の信頼性が高く、デバイスの性
能を劣化させない。
【0020】また、前記ゲート電極を形成する工程と前
記低濃度不純物領域を形成する工程との間に、前記ゲー
ト電極を覆う第2の絶縁膜を形成する工程を有してもよ
い。
記低濃度不純物領域を形成する工程との間に、前記ゲー
ト電極を覆う第2の絶縁膜を形成する工程を有してもよ
い。
【0021】更に、前記高濃度不純物領域を形成する工
程の後に、前記半絶縁性多結晶シリコン膜の下層のゲー
ト絶縁膜又は第2の絶縁膜をエッチングストッパとして
前記半絶縁性多結晶シリコン膜を異方性エッチングする
工程を有してもよい。
程の後に、前記半絶縁性多結晶シリコン膜の下層のゲー
ト絶縁膜又は第2の絶縁膜をエッチングストッパとして
前記半絶縁性多結晶シリコン膜を異方性エッチングする
工程を有してもよい。
【0022】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例について具体的に説明する。図1(a)乃至
(c)は本発明の第1の実施例に係る半導体装置の製造
方法をその工程順に示す断面図である。
明の実施例について具体的に説明する。図1(a)乃至
(c)は本発明の第1の実施例に係る半導体装置の製造
方法をその工程順に示す断面図である。
【0023】図1(a)に示すように、半導体基板とし
て、例えばシリコン基板1を使用し、このシリコン基板
1の表面に、例えばLOCOS法により素子分離領域2
を形成する。次に、例えば基板全面を酸化して膜厚が例
えば8nmとなるようゲート酸化膜3を形成し、その
後、全面にゲート電極を形成するため、例えばポリシリ
コン膜を膜厚が例えば20nmとなるよう堆積する。そ
して、リソグラフィ技術を使用し、レジストをゲート電
極の形状に露光した後、このレジストをマスクにしてポ
リシリコン膜をドライエッチングし、ゲート電極4を形
成する。ポリシリコン膜のエッチングにはHBr及びC
l2からなる混合ガスを使用するため、シリコン酸化膜
に対する選択比を高くとることができる。従って、ゲー
ト酸化膜3がエッチングストッパとなるため、ゲート酸
化膜3は僅かしかエッチングされず、シリコン基板1上
のゲート酸化膜3でエッチングを停止させ、ゲート酸化
膜3を残すことができる。次に、ゲート電極4の表面を
覆う酸化膜を形成するため、ウェット雰囲気において、
酸化温度が例えば850℃で、膜厚が例えば8nm程度
の酸化膜5を形成する。次に、ゲート電極4をマスクと
して不純物イオンを打ち込むことにより、低濃度不純物
領域8aを形成する。その後、ウェハ全面に、例えば、
LPCVD(low pressure CVD)装置により、原料
ガスにSiH4及びN2Oからなる混合ガスを使用し、成
膜温度が650℃で、半絶縁性多結晶シリコン膜である
SIPOS(semi-insulating polysilicon)膜6を膜
厚が例えば50nmになるように堆積する。更に、サイ
ドウォール形成用の絶縁膜として、例えばシリコン酸化
膜7をCVD法により膜厚が例えば150nmとなるよ
うに堆積し、その後、このサイドウォール形成用のシリ
コン酸化膜7のエッチバックをする。
て、例えばシリコン基板1を使用し、このシリコン基板
1の表面に、例えばLOCOS法により素子分離領域2
を形成する。次に、例えば基板全面を酸化して膜厚が例
えば8nmとなるようゲート酸化膜3を形成し、その
後、全面にゲート電極を形成するため、例えばポリシリ
コン膜を膜厚が例えば20nmとなるよう堆積する。そ
して、リソグラフィ技術を使用し、レジストをゲート電
極の形状に露光した後、このレジストをマスクにしてポ
リシリコン膜をドライエッチングし、ゲート電極4を形
成する。ポリシリコン膜のエッチングにはHBr及びC
l2からなる混合ガスを使用するため、シリコン酸化膜
に対する選択比を高くとることができる。従って、ゲー
ト酸化膜3がエッチングストッパとなるため、ゲート酸
化膜3は僅かしかエッチングされず、シリコン基板1上
のゲート酸化膜3でエッチングを停止させ、ゲート酸化
膜3を残すことができる。次に、ゲート電極4の表面を
覆う酸化膜を形成するため、ウェット雰囲気において、
酸化温度が例えば850℃で、膜厚が例えば8nm程度
の酸化膜5を形成する。次に、ゲート電極4をマスクと
して不純物イオンを打ち込むことにより、低濃度不純物
領域8aを形成する。その後、ウェハ全面に、例えば、
LPCVD(low pressure CVD)装置により、原料
ガスにSiH4及びN2Oからなる混合ガスを使用し、成
膜温度が650℃で、半絶縁性多結晶シリコン膜である
SIPOS(semi-insulating polysilicon)膜6を膜
厚が例えば50nmになるように堆積する。更に、サイ
ドウォール形成用の絶縁膜として、例えばシリコン酸化
膜7をCVD法により膜厚が例えば150nmとなるよ
うに堆積し、その後、このサイドウォール形成用のシリ
コン酸化膜7のエッチバックをする。
【0024】一般的には、SiO2のドライエッチング
におけるSiに対する選択比は、Siのドライエッチン
グにおけるSiO2に対する選択比より小さいこと及び
SiO2のエッチング不足による切れ不良を防ぐためド
ライエッチング量をジャストエッチ条件よりもオーバー
エッチすることにより、ウェハ面内の一部の拡散層領域
が損傷を受けたり、LOCOS法により形成した素子分
離領域の端部等がエッチングされたりすることにより、
素子分離領域と拡散層との境界部で、素子分離領域のL
OCOS酸化膜がオーバーエッチされた段差等の形状異
常を生じる。
におけるSiに対する選択比は、Siのドライエッチン
グにおけるSiO2に対する選択比より小さいこと及び
SiO2のエッチング不足による切れ不良を防ぐためド
ライエッチング量をジャストエッチ条件よりもオーバー
エッチすることにより、ウェハ面内の一部の拡散層領域
が損傷を受けたり、LOCOS法により形成した素子分
離領域の端部等がエッチングされたりすることにより、
素子分離領域と拡散層との境界部で、素子分離領域のL
OCOS酸化膜がオーバーエッチされた段差等の形状異
常を生じる。
【0025】一方、本実施例においては、図1(b)に
示すように、サイドウォール形成用シリコン酸化膜7を
異方性ドライエッチングによりエッチバックする際に、
サイドウォール形成用のシリコン酸化膜7の下にはSI
POS膜6が形成されており、このSIPOS膜6がシ
リコン酸化膜7のエッチングに対するエッチングストッ
パとなり、SIPOS膜6中でエッチングを停止させる
ことができる。従って、サイドウォール7aを形成して
も、上述のように、シリコン基板1上のゲート酸化膜3
又はシリコン基板1の表面が損傷を受けるか又はエッチ
ングされる等の不具合を防止することができる。その
後、ゲート電極4及びサイドウォール7aをマスクに不
純物イオンを注入し、ソース・ドレイン領域8を形成す
る。
示すように、サイドウォール形成用シリコン酸化膜7を
異方性ドライエッチングによりエッチバックする際に、
サイドウォール形成用のシリコン酸化膜7の下にはSI
POS膜6が形成されており、このSIPOS膜6がシ
リコン酸化膜7のエッチングに対するエッチングストッ
パとなり、SIPOS膜6中でエッチングを停止させる
ことができる。従って、サイドウォール7aを形成して
も、上述のように、シリコン基板1上のゲート酸化膜3
又はシリコン基板1の表面が損傷を受けるか又はエッチ
ングされる等の不具合を防止することができる。その
後、ゲート電極4及びサイドウォール7aをマスクに不
純物イオンを注入し、ソース・ドレイン領域8を形成す
る。
【0026】最後に、図1(c)に示すように、露出し
たSIPOS膜6をSi系のドライエッチングにより酸
化膜5と共に除去する。Si系のドライエッチングは酸
化膜系のドライッチングのSiに対する選択比に比べて
SiO2に対する選択比が高くとれるため、ゲート酸化
膜3中でエッチングを停止できる。即ち、ゲート絶縁膜
3をエッチングストッパとしてSIPOS膜6をエッチ
ングするため、シリコン基板1までオーバーエッチされ
ることなくデバイスを形成することができる。
たSIPOS膜6をSi系のドライエッチングにより酸
化膜5と共に除去する。Si系のドライエッチングは酸
化膜系のドライッチングのSiに対する選択比に比べて
SiO2に対する選択比が高くとれるため、ゲート酸化
膜3中でエッチングを停止できる。即ち、ゲート絶縁膜
3をエッチングストッパとしてSIPOS膜6をエッチ
ングするため、シリコン基板1までオーバーエッチされ
ることなくデバイスを形成することができる。
【0027】本発明において、エッチングストッパとし
て使用するSIPOS膜は、SiとSiO2との中間的
性質を有し、SiのSIPOS膜に対するエッチング選
択比及びSIPOS膜のSiO2に対するエッチング選
択比のいずれについても必要な選択比を確保することが
できる。従って、サイドウォール形成用のシリコン酸化
膜をエッチングする際にはエッチングストッパとして使
用でき、SIPOS膜をエッチングする際には、シリコ
ン酸化膜をエッチングストッパとし、シリコン酸化膜中
でエッチングを停止して、その酸化膜を残すことができ
る。更に、抵抗率が106Ωm以上と極めて高抵抗のた
め、デバイスの絶縁膜として熱処理等の処理をせずその
まま使用することができる。なお、SIPOS膜に対す
るエッチングの選択比が高くとることができればシリコ
ン酸化膜以外の膜をサイドウォール形成用絶縁膜として
使用してもよい。
て使用するSIPOS膜は、SiとSiO2との中間的
性質を有し、SiのSIPOS膜に対するエッチング選
択比及びSIPOS膜のSiO2に対するエッチング選
択比のいずれについても必要な選択比を確保することが
できる。従って、サイドウォール形成用のシリコン酸化
膜をエッチングする際にはエッチングストッパとして使
用でき、SIPOS膜をエッチングする際には、シリコ
ン酸化膜をエッチングストッパとし、シリコン酸化膜中
でエッチングを停止して、その酸化膜を残すことができ
る。更に、抵抗率が106Ωm以上と極めて高抵抗のた
め、デバイスの絶縁膜として熱処理等の処理をせずその
まま使用することができる。なお、SIPOS膜に対す
るエッチングの選択比が高くとることができればシリコ
ン酸化膜以外の膜をサイドウォール形成用絶縁膜として
使用してもよい。
【0028】本実施例によれば、サイドウォール形成用
のシリコン酸化膜7の形成前にSIPOS膜6を形成す
ることにより、シリコン酸化膜7をエッチバックする際
に、SIPOS膜6がエッチングストッパとして働くた
め、エッチングをSIPOS膜6中で停止することがで
き、その下に形成されている絶縁膜、ゲート酸化膜3及
びシリコン基板1等に損傷を与えない。また、このよう
にSIPOS膜6をエッチングストッパに使用すれば、
SiN膜をエッチングストッパとして使用したときに生
じる水素拡散の遮断によるトランジスタ特性の劣化又は
ゲート酸化膜3のホットキャリア耐性の劣化が生じない
と共に、SIPOS膜6はノンドープ状態で極めて抵抗
が高く、アモルファスシリコンと比べると、約1乃至2
桁以上高い106乃至107Ωm程度の抵抗率を有してい
るため、SIPOS膜6の横方向のリーク電流は無視す
ることができ、ゲート電極4とソース・ドレイン領域8
との間のリークの問題が生じず、ゲート電極4上にSI
POS膜6を形成しても酸化することなくそのままデバ
イスとして使用することができる。
のシリコン酸化膜7の形成前にSIPOS膜6を形成す
ることにより、シリコン酸化膜7をエッチバックする際
に、SIPOS膜6がエッチングストッパとして働くた
め、エッチングをSIPOS膜6中で停止することがで
き、その下に形成されている絶縁膜、ゲート酸化膜3及
びシリコン基板1等に損傷を与えない。また、このよう
にSIPOS膜6をエッチングストッパに使用すれば、
SiN膜をエッチングストッパとして使用したときに生
じる水素拡散の遮断によるトランジスタ特性の劣化又は
ゲート酸化膜3のホットキャリア耐性の劣化が生じない
と共に、SIPOS膜6はノンドープ状態で極めて抵抗
が高く、アモルファスシリコンと比べると、約1乃至2
桁以上高い106乃至107Ωm程度の抵抗率を有してい
るため、SIPOS膜6の横方向のリーク電流は無視す
ることができ、ゲート電極4とソース・ドレイン領域8
との間のリークの問題が生じず、ゲート電極4上にSI
POS膜6を形成しても酸化することなくそのままデバ
イスとして使用することができる。
【0029】なお、SIPOS膜のSiO2に対するド
ライエッチングの選択比はSIPOS膜中の酸素濃度と
関係があり、SIPOS膜中の酸素濃度が低い方が選択
比は高くなるが、本発明のようにデバイスとしてそのま
ま使用するために必要な絶縁性となる程度のO2が含ま
れていても、SIPOS層のSiO2に対するドライエ
ッチングの選択比は多結晶シリコン膜のSiO2に対す
るドライエッチングの選択比と比べてそれほど大きくは
劣化せず、サイドウォールを形成する際のエッチングの
バラツキを十分吸収し、その下のゲート酸化膜及びシリ
コン基板に損傷を与えない。
ライエッチングの選択比はSIPOS膜中の酸素濃度と
関係があり、SIPOS膜中の酸素濃度が低い方が選択
比は高くなるが、本発明のようにデバイスとしてそのま
ま使用するために必要な絶縁性となる程度のO2が含ま
れていても、SIPOS層のSiO2に対するドライエ
ッチングの選択比は多結晶シリコン膜のSiO2に対す
るドライエッチングの選択比と比べてそれほど大きくは
劣化せず、サイドウォールを形成する際のエッチングの
バラツキを十分吸収し、その下のゲート酸化膜及びシリ
コン基板に損傷を与えない。
【0030】次に、本発明の第2の実施例について説明
する。図2は本実施例の半導体装置の製造方法をその工
程順に示す断面図である。なお、図2に示す第2の実施
例において、図1に示す第1の実施例と同一の構成要素
には同一の符号を付してその詳細な説明は省略する。本
実施例においては、ゲート電極4上に直接SIPOS膜
6を形成する。
する。図2は本実施例の半導体装置の製造方法をその工
程順に示す断面図である。なお、図2に示す第2の実施
例において、図1に示す第1の実施例と同一の構成要素
には同一の符号を付してその詳細な説明は省略する。本
実施例においては、ゲート電極4上に直接SIPOS膜
6を形成する。
【0031】先ず、図2(a)に示すうように、シリコ
ン基板1表面に、例えばLOCOS法により素子分離領
域2を形成し、素子分離領域2に囲まれた素子領域にゲ
ート酸化膜3を例えば8nm形成した後、ポリシリコン
膜を堆積する。その後、リソグラフィ技術を使用して、
ポリシリコン膜上にゲート電極の形状のレジストを形成
し、これをマスクにしてドライエッチングによりゲート
電極4を形成する。ゲート電極4を形成するときのポリ
シリコン膜のエッチングでは、酸化膜に対する選択比を
高くとれるため、ゲート酸化膜3は僅かしかエッチング
されずにシリコン基板1上のゲート酸化膜3の表面でエ
ッチングを停止することができる。次に、このゲート電
極4をマスクにシリコン基板1表面に不純物イオンを注
入して低濃度不純物領域8aを形成する。その後、ウェ
ハ全面に、例えばLPCVD装置により、原料ガスにS
iH4及びN2Oからなる混合ガスを使用し、成膜温度6
50℃でSIPOS膜6を例えば膜厚が50nmとなる
ように堆積する。更に、サイドウォール形成用の絶縁膜
として、例えばシリコン酸化膜7をCVD法により堆積
し、その後、SiO2系の異方性エッチングによりエッ
チバックを行う。このとき、一般的にはSiO2のドラ
イエッチングでは、SiのSiO2に対する選択比と比
べて、Siに対する選択比が小さいこと及び酸化膜のエ
ッチングの切れ不良を防ぐためにドライエッチング量を
ジャストエッチ条件よりもオーバーエッチする。これに
より、ウェハ面内の一部では図2(b)に示すようにサ
イドウォール形成用のシリコン酸化膜7のエッチバック
によりSIPOS膜6がエッチングされるが、SIPO
S膜6はSiO2に対して必要なエッチング選択比を有
するため、エッチングはSIPOS膜6中で停止する。
即ち、SIPOS膜6がエッチングストッパとなり、シ
リコン酸化膜7のエッチングのバラツキに対しても、そ
の下のゲート酸化膜3及びシリコン基板1のソース・ド
レイン領域8がエッチングされるか又は損傷を受けるこ
とはない。従って、素子分離領域2であるLOCOS酸
化膜の端部等がエッチングされることにより、LOCO
S酸化膜とソース・ドレイン領域8との境界部でLOC
OS酸化膜がオーバーエッチされる段差等の形状異常を
生じることはない。その後、形成したサイドウォール7
a及びゲート電極4をマスクにイオン注入して、ソース
・ドレイン領域8を形成する。
ン基板1表面に、例えばLOCOS法により素子分離領
域2を形成し、素子分離領域2に囲まれた素子領域にゲ
ート酸化膜3を例えば8nm形成した後、ポリシリコン
膜を堆積する。その後、リソグラフィ技術を使用して、
ポリシリコン膜上にゲート電極の形状のレジストを形成
し、これをマスクにしてドライエッチングによりゲート
電極4を形成する。ゲート電極4を形成するときのポリ
シリコン膜のエッチングでは、酸化膜に対する選択比を
高くとれるため、ゲート酸化膜3は僅かしかエッチング
されずにシリコン基板1上のゲート酸化膜3の表面でエ
ッチングを停止することができる。次に、このゲート電
極4をマスクにシリコン基板1表面に不純物イオンを注
入して低濃度不純物領域8aを形成する。その後、ウェ
ハ全面に、例えばLPCVD装置により、原料ガスにS
iH4及びN2Oからなる混合ガスを使用し、成膜温度6
50℃でSIPOS膜6を例えば膜厚が50nmとなる
ように堆積する。更に、サイドウォール形成用の絶縁膜
として、例えばシリコン酸化膜7をCVD法により堆積
し、その後、SiO2系の異方性エッチングによりエッ
チバックを行う。このとき、一般的にはSiO2のドラ
イエッチングでは、SiのSiO2に対する選択比と比
べて、Siに対する選択比が小さいこと及び酸化膜のエ
ッチングの切れ不良を防ぐためにドライエッチング量を
ジャストエッチ条件よりもオーバーエッチする。これに
より、ウェハ面内の一部では図2(b)に示すようにサ
イドウォール形成用のシリコン酸化膜7のエッチバック
によりSIPOS膜6がエッチングされるが、SIPO
S膜6はSiO2に対して必要なエッチング選択比を有
するため、エッチングはSIPOS膜6中で停止する。
即ち、SIPOS膜6がエッチングストッパとなり、シ
リコン酸化膜7のエッチングのバラツキに対しても、そ
の下のゲート酸化膜3及びシリコン基板1のソース・ド
レイン領域8がエッチングされるか又は損傷を受けるこ
とはない。従って、素子分離領域2であるLOCOS酸
化膜の端部等がエッチングされることにより、LOCO
S酸化膜とソース・ドレイン領域8との境界部でLOC
OS酸化膜がオーバーエッチされる段差等の形状異常を
生じることはない。その後、形成したサイドウォール7
a及びゲート電極4をマスクにイオン注入して、ソース
・ドレイン領域8を形成する。
【0032】次に、図2(c)に示すように、エッチバ
ック後に、例えば5乃至10nm程度薄く残っているS
IPOS膜6にシリコン基板1及び素子分離領域2に対
し、Si系のエッチングを行う。この場合は低レートで
エッチングを行うことで、ウェハ面内を一定膜厚、例え
ば15nm程度をエッチングする。SIPOS膜6のS
iO2に対するエッチングの選択比は10乃至20程度
とれるため、素子分離領域2及びサイドウォール7aの
酸化膜は1.5nm程度以下しかエッチングされず、形
状劣化を最小限に抑えられる。またSIPOS膜6はそ
の抵抗率が10 6Ωm以上と極めて高抵抗であるため、
SIPOS膜6の横方向のリーク電流は無視することが
でき、ゲート電極4とソース・ドレイン領域8との間の
リークの問題が生じない。また、SIPOS膜6は上述
した従来例1のSiN膜のような水素拡散の遮断による
トランジスタ特性の劣化及びゲート酸化膜3のホットキ
ャリア耐性の劣化を生じない。
ック後に、例えば5乃至10nm程度薄く残っているS
IPOS膜6にシリコン基板1及び素子分離領域2に対
し、Si系のエッチングを行う。この場合は低レートで
エッチングを行うことで、ウェハ面内を一定膜厚、例え
ば15nm程度をエッチングする。SIPOS膜6のS
iO2に対するエッチングの選択比は10乃至20程度
とれるため、素子分離領域2及びサイドウォール7aの
酸化膜は1.5nm程度以下しかエッチングされず、形
状劣化を最小限に抑えられる。またSIPOS膜6はそ
の抵抗率が10 6Ωm以上と極めて高抵抗であるため、
SIPOS膜6の横方向のリーク電流は無視することが
でき、ゲート電極4とソース・ドレイン領域8との間の
リークの問題が生じない。また、SIPOS膜6は上述
した従来例1のSiN膜のような水素拡散の遮断による
トランジスタ特性の劣化及びゲート酸化膜3のホットキ
ャリア耐性の劣化を生じない。
【0033】
【発明の効果】以上詳述したように、本発明によれば、
サイドウォール形成時にはサイドウォール形成用の絶縁
膜の下に、この絶縁膜と必要なエッチング選択比を有し
てエッチングストッパとなるSIPOS膜が形成されて
いるため、SIPOS膜中でエッチングを停止すること
ができ、従って、サイドウォール形成時の絶縁膜のエッ
チングによるゲート絶縁膜及び半導体基板への損傷及び
素子分離領域と拡散層との境界部の段差等の形状異常を
防止し、ゲート絶縁膜の信頼性を向上させ、デバイス性
能を劣化させることなくサイドウォールを形成すること
ができる。
サイドウォール形成時にはサイドウォール形成用の絶縁
膜の下に、この絶縁膜と必要なエッチング選択比を有し
てエッチングストッパとなるSIPOS膜が形成されて
いるため、SIPOS膜中でエッチングを停止すること
ができ、従って、サイドウォール形成時の絶縁膜のエッ
チングによるゲート絶縁膜及び半導体基板への損傷及び
素子分離領域と拡散層との境界部の段差等の形状異常を
防止し、ゲート絶縁膜の信頼性を向上させ、デバイス性
能を劣化させることなくサイドウォールを形成すること
ができる。
【図1】(a)乃至(c)は、本発明の第1の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。
係る半導体装置の製造方法をその工程順に示す断面図で
ある。
【図2】(a)乃至(c)は、本発明の第2の実施例に
係る半導体装置の製造方法をその工程順に示す断面図で
ある。
係る半導体装置の製造方法をその工程順に示す断面図で
ある。
【図3】(a)及び(b)は、従来例1の半導体装置の
製造方法をその工程順に示す断面図である。
製造方法をその工程順に示す断面図である。
【図4】(a)及び(b)は、従来例2に記載の半導体
装置の製造方法をその工程順に示す断面図である。
装置の製造方法をその工程順に示す断面図である。
【図5】(a)乃至(c)は、同じく、従来例2に記載
の半導体装置の製造方法であって、図4(a)及び
(b)に示す工程の次の工程をその工程順に示す断面図
である。
の半導体装置の製造方法であって、図4(a)及び
(b)に示す工程の次の工程をその工程順に示す断面図
である。
1、101;シリコン基板 2、102;素子分離領域 3、103;ゲート酸化膜 4、104;ゲ−ト電極 5、7;酸化膜 6;SIPOS膜 7a、107a;サイドウォール 8、108;ソース・ドレイン領域
Claims (6)
- 【請求項1】 素子領域の半導体基板表面に形成された
ソース・ドレイン拡散層と、素子領域の前記半導体基板
上に形成されたゲート絶縁膜と、前記拡散層に挟まれた
領域の前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の側面に形成されたサイドウォールと、
前記ゲート電極と前記サイドウォールとの間に形成され
た半絶縁性多結晶シリコン膜と、を有することを特徴と
する半導体装置。 - 【請求項2】 前記ゲート電極と前記半絶縁性多結晶シ
リコン膜との間に絶縁膜が形成されていることを特徴と
する請求項1に記載の半導体装置。 - 【請求項3】 前記半絶縁性多結晶シリコン膜は106
乃至107Ωmの抵抗率を有することを特徴とする請求
項1又は2に記載の半導体装置。 - 【請求項4】 半導体基板上にゲート絶縁膜を形成する
工程と、前記ゲート絶縁膜上の所定の領域にゲート電極
を形成する工程と、前記ゲート電極をマスクにして前記
半導体基板に不純物イオンを注入して低濃度不純物領域
を形成する工程と、全面に半絶縁性多結晶シリコン膜を
形成する工程と、前記半絶縁性多結晶シリコン膜上に第
1の絶縁膜を形成する工程と、前記半絶縁性多結晶シリ
コン膜をエッチングストッパとして前記第1の絶縁膜を
異方性エッチングすることにより前記ゲート電極の側面
にサイドウォールを形成する工程と、前記ゲート電極及
び前記サイドウォールをマスクにして前記半導体基板に
不純物イオンを注入して高濃度不純物領域を形成する工
程と、を有することを特徴とする半導体装置の製造方
法。 - 【請求項5】 前記ゲート電極を形成する工程と前記低
濃度不純物領域を形成する工程との間に、前記ゲート電
極を覆う第2の絶縁膜を形成する工程を有することを特
徴とする請求項4に記載の半導体装置の製造方法。 - 【請求項6】 前記高濃度不純物領域を形成する工程の
後に、前記半絶縁性多結晶シリコン膜の下層のゲート絶
縁膜又は第2の絶縁膜をエッチングストッパとして前記
半絶縁性多結晶シリコン膜を異方性エッチングする工程
を有することを特徴とする請求項4又は5に記載の半導
体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33510499A JP3395740B2 (ja) | 1999-11-25 | 1999-11-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP33510499A JP3395740B2 (ja) | 1999-11-25 | 1999-11-25 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001156286A true JP2001156286A (ja) | 2001-06-08 |
JP3395740B2 JP3395740B2 (ja) | 2003-04-14 |
Family
ID=18284826
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33510499A Expired - Fee Related JP3395740B2 (ja) | 1999-11-25 | 1999-11-25 | 半導体装置及びその製造方法 |
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---|---|
JP (1) | JP3395740B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040051697A (ko) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
JP2005064476A (ja) * | 2003-08-12 | 2005-03-10 | Samsung Electronics Co Ltd | 半導体基板とl型スペーサーとの間にエアギャップを備える半導体素子及びその製造方法 |
-
1999
- 1999-11-25 JP JP33510499A patent/JP3395740B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20040051697A (ko) * | 2002-12-11 | 2004-06-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
JP2005064476A (ja) * | 2003-08-12 | 2005-03-10 | Samsung Electronics Co Ltd | 半導体基板とl型スペーサーとの間にエアギャップを備える半導体素子及びその製造方法 |
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---|---|
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