JPH04348039A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04348039A JPH04348039A JP14953391A JP14953391A JPH04348039A JP H04348039 A JPH04348039 A JP H04348039A JP 14953391 A JP14953391 A JP 14953391A JP 14953391 A JP14953391 A JP 14953391A JP H04348039 A JPH04348039 A JP H04348039A
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Landscapes
- Electrodes Of Semiconductors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
にＭＯＳＦＥＴのゲート電極を構成する配線層とソース
・ドレイン領域の接続部の構造およびその製造方法に関
する。
にＭＯＳＦＥＴのゲート電極を構成する配線層とソース
・ドレイン領域の接続部の構造およびその製造方法に関
する。
【０００２】
【従来の技術】従来のこの種半導体装置とその製造方法
について、工程順の断面図である図３を参照して説明す
る。まず、ｐ型半導体基板１の主表面に、周知のロコス
法により能動領域２を区画する素子分離領域３を形成し
、この能動領域２の表面に、ＭＯＳ型ＦＥＴのゲート絶
縁膜４を熱酸化法により形成する。しかる後、コンタク
ト部６に開口を有する第１のフォトレジストマスク７を
形成する〔図３の（ａ）〕。
について、工程順の断面図である図３を参照して説明す
る。まず、ｐ型半導体基板１の主表面に、周知のロコス
法により能動領域２を区画する素子分離領域３を形成し
、この能動領域２の表面に、ＭＯＳ型ＦＥＴのゲート絶
縁膜４を熱酸化法により形成する。しかる後、コンタク
ト部６に開口を有する第１のフォトレジストマスク７を
形成する〔図３の（ａ）〕。
【０００３】フッ酸系の薬品で、コンタクト部６のゲー
ト絶縁膜を除去し、第１のフォトレジストマスク７を除
去した後、ポリシリコン層５を被着しリン拡散を行って
ポリシリコン層を導電化するとともにｐ型半導体基板１
の表面にｎ型不純物領域１５を形成する。
ト絶縁膜を除去し、第１のフォトレジストマスク７を除
去した後、ポリシリコン層５を被着しリン拡散を行って
ポリシリコン層を導電化するとともにｐ型半導体基板１
の表面にｎ型不純物領域１５を形成する。
【０００４】続いて、スパッタ法により全面にシリサイ
ド層８を被着する。次に、ＭＯＳＦＥＴのゲート電極お
よびそれに繋がるパターンを確定するために、第２のフ
ォトレジストマスク９を、前述のコンタクト部６の一部
を覆う形状に形成する〔図３の（ｂ）〕。この第２のフ
ォトレジストマスク９に従ってエッチングを行い、ポリ
サイド配線層１０を得る。さらにｎ型の不純物、例えば
ヒ素をイオン注入することにより、ＭＯＳＦＥＴのソー
ス・ドレイン領域１１を、ポリサイド配線層１０と同時
に形成されたゲート電極（図示なし）と自己整合的に形
成する。
ド層８を被着する。次に、ＭＯＳＦＥＴのゲート電極お
よびそれに繋がるパターンを確定するために、第２のフ
ォトレジストマスク９を、前述のコンタクト部６の一部
を覆う形状に形成する〔図３の（ｂ）〕。この第２のフ
ォトレジストマスク９に従ってエッチングを行い、ポリ
サイド配線層１０を得る。さらにｎ型の不純物、例えば
ヒ素をイオン注入することにより、ＭＯＳＦＥＴのソー
ス・ドレイン領域１１を、ポリサイド配線層１０と同時
に形成されたゲート電極（図示なし）と自己整合的に形
成する。
【０００５】
【発明が解決しようとする課題】上述した従来の接続構
造では、半導体基板に形成された逆導電型の拡散層と、
ポリサイド配線層との接触部分が半導体材料どうしであ
るため、接触抵抗が小さくならないという問題点があっ
た。接触抵抗が大きい場合には、特に、高集積化が進み
、実効的な接触面積が縮小された際に、パターンマスク
間の位置合わせずれによる接触抵抗の増加が顕著になり
、そのばらつきも大きくなる。
造では、半導体基板に形成された逆導電型の拡散層と、
ポリサイド配線層との接触部分が半導体材料どうしであ
るため、接触抵抗が小さくならないという問題点があっ
た。接触抵抗が大きい場合には、特に、高集積化が進み
、実効的な接触面積が縮小された際に、パターンマスク
間の位置合わせずれによる接触抵抗の増加が顕著になり
、そのばらつきも大きくなる。
【０００６】また、従来の製造方法では、ゲート酸化膜
を形成した後、その上に直接フォトレジストを被着して
いるため、ゲート酸化膜がレジスト中に含まれる重金属
によって汚染を受け、半導体装置の信頼性が低下する。 さらに、フォトレジストの被着前および剥離後の洗浄工
程において、ゲート酸化膜が損傷を受けたりこの膜に膜
減りが生じたりするため、ゲート絶縁耐圧が低下すると
いう問題点があった。
を形成した後、その上に直接フォトレジストを被着して
いるため、ゲート酸化膜がレジスト中に含まれる重金属
によって汚染を受け、半導体装置の信頼性が低下する。 さらに、フォトレジストの被着前および剥離後の洗浄工
程において、ゲート酸化膜が損傷を受けたりこの膜に膜
減りが生じたりするため、ゲート絶縁耐圧が低下すると
いう問題点があった。
【０００７】
【課題を解決するための手段】本発明による拡散層と配
線層との接続構造は、半導体基板の主表面に絶縁膜を介
して形成されたポリサイド構造の配線層のシリサイド層
が、所定の部分で、半導体基板の主表面に直接接続され
、その接続部の半導体基板中に不純物がドープされたも
のである。
線層との接続構造は、半導体基板の主表面に絶縁膜を介
して形成されたポリサイド構造の配線層のシリサイド層
が、所定の部分で、半導体基板の主表面に直接接続され
、その接続部の半導体基板中に不純物がドープされたも
のである。
【０００８】また、その製造方法は、半導体基板の主表
面に、絶縁膜を介して不純物を含む多結晶シリコン層を
被着する工程と、所定の箇所に開口を有する第１のフォ
トレジストマスクを形成し、その開口部分の多結晶シリ
コン層および絶縁膜を除去する工程と、シリサイド層を
被着する工程と、第１のフォトレジストマスクで規定し
た開口部分の少なくとも一部を含む領域を覆う第２のフ
ォトレジストマスクを形成し、シリサイド層および多結
晶シリコン層をパターニングしてシリサイド層が直接半
導体基板と接触しているポリサイド配線層を形成する工
程と、第１のフォトレジストマスクで規定される開口部
分の半導体基板上にシリサイド層を介して不純物を導入
して拡散層を形成する工程と、を具備している。
面に、絶縁膜を介して不純物を含む多結晶シリコン層を
被着する工程と、所定の箇所に開口を有する第１のフォ
トレジストマスクを形成し、その開口部分の多結晶シリ
コン層および絶縁膜を除去する工程と、シリサイド層を
被着する工程と、第１のフォトレジストマスクで規定し
た開口部分の少なくとも一部を含む領域を覆う第２のフ
ォトレジストマスクを形成し、シリサイド層および多結
晶シリコン層をパターニングしてシリサイド層が直接半
導体基板と接触しているポリサイド配線層を形成する工
程と、第１のフォトレジストマスクで規定される開口部
分の半導体基板上にシリサイド層を介して不純物を導入
して拡散層を形成する工程と、を具備している。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ｃ）は、本発明の第１の実施例の
断面図であり、図１の（ａ）、（ｂ）はその製造工程を
示す工程断面図である。
て説明する。図１の（ｃ）は、本発明の第１の実施例の
断面図であり、図１の（ａ）、（ｂ）はその製造工程を
示す工程断面図である。
【００１０】まず、図１の（ａ）に示すように、ｐ型半
導体基板１の主表面にロコス法により能動領域２を区画
する素子分離領域３を形成し、引き続き熱酸化法により
能動領域２の表面にＭＯＳＦＥＴのゲート絶縁膜４を形
成した。その後、他の工程を経由することなしに、直接
、減圧ＣＶＤ法でリンドープのポリシリコン層５を被着
し、コンタクト部６を規定する第１のフォトレジストマ
スク７を形成した。
導体基板１の主表面にロコス法により能動領域２を区画
する素子分離領域３を形成し、引き続き熱酸化法により
能動領域２の表面にＭＯＳＦＥＴのゲート絶縁膜４を形
成した。その後、他の工程を経由することなしに、直接
、減圧ＣＶＤ法でリンドープのポリシリコン層５を被着
し、コンタクト部６を規定する第１のフォトレジストマ
スク７を形成した。
【００１１】次に、この第１のフォトレジストマスク７
により規定された部分のポリシリコン層５およびゲート
絶縁膜４を除去し、半導体基板１の表面を露出させた。 次いで、スパッタ法により全面にシリサイド層８を被着
した。その後、配線層形成のために、第１のフォトレジ
ストマスク７で規定したコンタクト部６の少なくとも一
部を覆う第２のフォトレジストマスク９を形成した〔図
１の（ｂ）〕。
により規定された部分のポリシリコン層５およびゲート
絶縁膜４を除去し、半導体基板１の表面を露出させた。 次いで、スパッタ法により全面にシリサイド層８を被着
した。その後、配線層形成のために、第１のフォトレジ
ストマスク７で規定したコンタクト部６の少なくとも一
部を覆う第２のフォトレジストマスク９を形成した〔図
１の（ｂ）〕。
【００１２】この第２のフォトレジストマスク９により
、シリサイド層８およびポリシリコン層５をパターニン
グしてポリサイド配線層１０を形成した。次に、全面に
ヒ素をイオン注入することにより、このポリサイド配線
層１０と同時に形成されたゲート電極（図示なし）に自
己整合的に半導体基板１の表面にｎ＋ 型のソース・ド
レイン領域１１を形成した。この際、イオン注入のドー
ズ量を１×１０１５／ｃｍ２ 〜２×１０１６／ｃｍ２
の間に選び、イオン注入エネルギーを適切に選択する
ことによりコンタクト部６の半導体基板中にｎ＋ 型不
純物領域１２を形成することができた〔図１の（ｃ）〕
。
、シリサイド層８およびポリシリコン層５をパターニン
グしてポリサイド配線層１０を形成した。次に、全面に
ヒ素をイオン注入することにより、このポリサイド配線
層１０と同時に形成されたゲート電極（図示なし）に自
己整合的に半導体基板１の表面にｎ＋ 型のソース・ド
レイン領域１１を形成した。この際、イオン注入のドー
ズ量を１×１０１５／ｃｍ２ 〜２×１０１６／ｃｍ２
の間に選び、イオン注入エネルギーを適切に選択する
ことによりコンタクト部６の半導体基板中にｎ＋ 型不
純物領域１２を形成することができた〔図１の（ｃ）〕
。
【００１３】本実施例においては、ｎ＋ 型不純物領域
１２と配線層１０とはシリサイド層８により接触してい
るため、接触抵抗を低く抑えることができた。また、ゲ
ート絶縁膜４が直接フォトレジストと接触することがな
くなったので、ゲート絶縁膜が重金属によって汚染され
ることがなくなり、さらに洗浄工程を受けなくなったこ
とにより、ゲート絶縁膜が損傷を受けずに済むようにな
った。
１２と配線層１０とはシリサイド層８により接触してい
るため、接触抵抗を低く抑えることができた。また、ゲ
ート絶縁膜４が直接フォトレジストと接触することがな
くなったので、ゲート絶縁膜が重金属によって汚染され
ることがなくなり、さらに洗浄工程を受けなくなったこ
とにより、ゲート絶縁膜が損傷を受けずに済むようにな
った。
【００１４】図２は、本発明の第２の実施例を示す断面
図である。本実施例では、素子分離領域３の形成が終了
した時点で、予め、能動領域の所定の部分にｎ型不純物
領域１３を形成しておき、その部分に、第１の実施例と
同様に、配線層１０と半導体基板の接触部分を形成する
。この構造とすることにより、コンタクト部分でゲート
絶縁膜４とポリサイド配線層１０との重なり部１４が生
じても、その部分でオフセット状態を生じさせないよう
にすることができる。
図である。本実施例では、素子分離領域３の形成が終了
した時点で、予め、能動領域の所定の部分にｎ型不純物
領域１３を形成しておき、その部分に、第１の実施例と
同様に、配線層１０と半導体基板の接触部分を形成する
。この構造とすることにより、コンタクト部分でゲート
絶縁膜４とポリサイド配線層１０との重なり部１４が生
じても、その部分でオフセット状態を生じさせないよう
にすることができる。
【００１５】また、ポリサイド層のエッチングの際、コ
ンタクト部が露出されることがないため、構造的にコン
タクト部の部分での基板のオーバーエッチが生じること
がなく、接合のリーク特性の悪化を招くことがないとい
う利点もある。
ンタクト部が露出されることがないため、構造的にコン
タクト部の部分での基板のオーバーエッチが生じること
がなく、接合のリーク特性の悪化を招くことがないとい
う利点もある。
【００１６】以上の実施例では、ｎチャネル型ＭＯＳＦ
ＥＴについて説明したが、本発明はこれに限定されるも
のではなく、導電型を逆にすることによりｐチャネル型
ＭＯＳＦＥＴにも適用でき、さらにｎチャネル型とｐチ
ャネル型とを同一基板上に形成したＣ−ＭＯＳ構造のも
のにも適用しうるものである。
ＥＴについて説明したが、本発明はこれに限定されるも
のではなく、導電型を逆にすることによりｐチャネル型
ＭＯＳＦＥＴにも適用でき、さらにｎチャネル型とｐチ
ャネル型とを同一基板上に形成したＣ−ＭＯＳ構造のも
のにも適用しうるものである。
【００１７】
【発明の効果】以上説明したように、本発明は、ポリサ
イドゲート電極（ポリサイド配線層）とソース・ドレイ
ン拡散層との接続を、シリサイド層と半導体基板上の拡
散層との接触によって達成したものであるので、本発明
によれば、配線−拡散層間の接続抵抗を低く抑えること
ができる。従って、本発明は、半導体集積回路装置の微
細化が進み、コンタクト面積が縮小されつつある状況下
にあって、コンタクト部の接続抵抗の低減化とそのばら
つきの抑制とを実現するものであるので、その産業上の
効果は極めて大である。
イドゲート電極（ポリサイド配線層）とソース・ドレイ
ン拡散層との接続を、シリサイド層と半導体基板上の拡
散層との接触によって達成したものであるので、本発明
によれば、配線−拡散層間の接続抵抗を低く抑えること
ができる。従って、本発明は、半導体集積回路装置の微
細化が進み、コンタクト面積が縮小されつつある状況下
にあって、コンタクト部の接続抵抗の低減化とそのばら
つきの抑制とを実現するものであるので、その産業上の
効果は極めて大である。
【００１８】また、その製造方法は、ゲート酸化膜を形
成した後、直ちにその表面をリンドープ・ポリシリコン
で覆うものであるので、ゲート酸化膜が重金属の汚染を
受けたり、また洗浄工程で損傷を受けたりすることがな
くなり、ゲート耐圧の劣化を防止することができる。
成した後、直ちにその表面をリンドープ・ポリシリコン
で覆うものであるので、ゲート酸化膜が重金属の汚染を
受けたり、また洗浄工程で損傷を受けたりすることがな
くなり、ゲート耐圧の劣化を防止することができる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第２の実施例を示す断面図。
【図３】従来例の断面図。
１…ｐ型半導体基板、 ２…能動領域、
３…素子分離領域、 ４…ゲート絶縁膜、
５…ポリシリコン層、 ６…コンタクト部、
７…第１のフォトレジストマスク、 ８…
シリサイド層、 ９…第２のフォトレジストマス
ク、 １０…ポリサイド配線層、 １１…
ソース・ドレイン領域、１２…ｎ＋ 型不純物領域、
１３、１５…ｎ型不純物領域、 １４…ゲ
ート絶縁膜とポリサイド配線層との重なり部。
３…素子分離領域、 ４…ゲート絶縁膜、
５…ポリシリコン層、 ６…コンタクト部、
７…第１のフォトレジストマスク、 ８…
シリサイド層、 ９…第２のフォトレジストマス
ク、 １０…ポリサイド配線層、 １１…
ソース・ドレイン領域、１２…ｎ＋ 型不純物領域、
１３、１５…ｎ型不純物領域、 １４…ゲ
ート絶縁膜とポリサイド配線層との重なり部。
Claims (2)
- 【請求項１】 半導体基板と、前記半導体基板上に形
成された、所定箇所に開孔を有する絶縁膜と、前記絶縁
膜上に形成された所定のパターンの多結晶シリコン層と
、前記開孔を介して前記半導体基板と接触しかつ前記多
結晶シリコン層を裏打ちしているシリサイド層と、前記
開孔により露出せしめられた前記半導体基板の表面部分
に形成された拡散層と、を具備する半導体装置。 - 【請求項２】 半導体基板の一主面上に絶縁膜を介し
て、不純物がドープされた多結晶シリコン層を被着する
工程と、前記多結晶シリコン層と前記絶縁膜とを選択的
にエッチング除去して前記半導体基板の所定の領域を露
出させる工程と、シリサイド層を被着する工程と、前記
シリサイド層および前記多結晶シリコン層をパターニン
グして、前記半導体基板の所定の領域でシリサイド層が
半導体基板と直接接触するポリサイド配線層を形成する
工程と、不純物をドープして少なくとも前記半導体基板
の所定の領域部分に拡散層を形成する工程と、を具備す
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953391A JPH04348039A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14953391A JPH04348039A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348039A true JPH04348039A (ja) | 1992-12-03 |
Family
ID=15477221
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14953391A Pending JPH04348039A (ja) | 1991-05-24 | 1991-05-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348039A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114241A (en) * | 1998-06-29 | 2000-09-05 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
| US6277738B1 (en) | 1999-06-23 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
-
1991
- 1991-05-24 JP JP14953391A patent/JPH04348039A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114241A (en) * | 1998-06-29 | 2000-09-05 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
| US6277738B1 (en) | 1999-06-23 | 2001-08-21 | Hyundai Electronics Industries Co., Ltd. | Method of manufacturing a semiconductor device capable of reducing contact resistance |
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