KR930004117B1 - 반도체장치의 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치의 제조방법
제1도는 본 발명의 1실시예에 따른 반도체장치의 제조방법을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : p형 실리콘기판 2 : 소자분리영역
3 : 게이트 산화막 4 : 폴리실리콘층
5 : 포토레지스트 6 : 실리사이드층
7 : n형 확산층 8 : 층간절연층
9 : 금속배선층
[산업상의 이용분야]
본 발명은 폴리사이드 게이트구조를 이용한 반도체장치의 제조방법에 관한 것으로, 특히 게이트 산화막이 얇은 디바이스에 사용되는 반도체장치의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
MOS트랜지스터의 제조공정에 있어서, 예컨대 소오스, 드레인영역을 형성하기 위해 이온주입을 수행하면, 이 이온주입에 의해 게이트전극에 전하의 충전[이하, 차지업(charge up)이라 칭함]이 일어나게 되는데, 이러한 차지업은 게이트전극의 전위를 상승시키게 되어 게이트 선화막이 얇을 때에는 이로 인해 절연파괴가 일어날 위험이 있다. 이 때문에 이온주입은 일반적으로 게이트전극재와 실리콘기판을 접촉시킨 상태에서 수행하고 있는데, 이는 게이트전극재를 실리콘기판에 접촉시켜두면 이온주입에 의한 전하가 상기 기판으로 빠져나가게 되므로 차지업을 방지할 수 있기 때문이다.
그러나, 예컨대 p형 실리콘기판상에 n형 MOSFET를 형성할 경우, 통상 게이트 전극재로는 n형 불순물이 도핑된 폴리실리콘이 이용되고 있다. 따라서, 게이트 전극재를 p형 실리콘기판에 접촉시키면, 이 접촉부에는 pn접합이 형성되게 되기 때문에 이 pn접합을 통해 기판으로 빠져나가는 전하의 양은 게이트전극의 차지업이 pn접합 내압에 도달할 때까지는 적어지게 되어 충분한 방전을 수행할 수 없다는 문제점이 있다.
또한, 게이트전극재를 실리콘기판에 접촉시키기 위해서는 그 접촉되는 부분의 게이트 산화막을, 예컨대 포토리소그래피공정에 의해 제거할 필요가 있다. 이때, 포토레지스트가 얇은 게이트 산화막위에 도포되기 때문에 이 게이트 산화막이 손상을 입거나 오염물질이 산화막내로 침투되는 등의 문제점이 있다.
이와같이 종래에는 게이트전극에 있어서의 차지업을 방지하기 위해 게이트전극재와 실리콘기판을 접촉시켰지만, 충분한 방전이 이루어지지 않고, 또한 공정도중 게이트 산화막이 손상을 입거나 오염물질이 산화막 내로 침투되는 등의 문제점이 있었다.
[발명의 목적]
본 발명은 상기한 점을 감안해서 발명된 것으로, 이온주입시의 차지업을 최소한으로 억제시키는 한편, 게이트 산화막에 대해 공정중의 손상이나 오염물질의 침투가 없는 신뢰성 높은 반도체장치의 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명에 따라 반도체장치의 제조방법은, 반도체기판상에 게이트 절연막을 형성시키고, 이 게이트 절연막상에 폴리실리콘층을 형성시킨다. 또, 상기 폴리실리콘층 및 게이트 절연막을 선택적으로 제거하여 반도체기판에 도달하는 개공을 형성시킨 후, 상기 폴리실리콘층 및 노출된 반도체기판에 직접 접촉시켜 실리사이드층을 형성시키고, 예컨대 이온주입을 수행하는 것을 특징으로 한다.
또한, 폴리사이드 게이트와 기판간의 내압이 실제로 장치의 동작시에 상기 게이트에 걸리는 내압 보다 낮을 경우에는 이온주입을 수행한 후에 상기 실리사이드층 및 폴리실리콘층을 선택적으로 제거해서 폴리사이드 게이트로서 동작하는 영역을 상기 반도체기판으로부터 분리시키면 된다.
[작용]
상기와 같이 구성된 본 발명의 제조방법에 의하면, 폴리사이드 게이트를 구성하는 실리사이드층이 직접 반도체기판에 접촉되므로 이온주입시에 전하의 방전이 매우 양호해진다. 또한, 개공을 형성하는데 있어서, 폴리실리콘층이, 예컨대 포토레지스트로부터 얇은 게이트 산화막을 보호하고 있는 상대가 됨에 따라 얇은 게이트 산화막이 손상을 입는 등의 일도 없어지게 된다.
[실시예]
이하, 본 발명에 따른 실시예를 예시도면을 참조하여 상세히 설명한다.
이하의 설명에 있어서, 「트랜지스터영역」은 MOS트랜지스터의 게이트전극과 게이트 절연막 및 소오스·드레인확산층이 형성되는 영역을 의미하고, 「접촉영역」은 게이트전극재와 반도체기판이 접촉되는 영역을 의미하며, 「소자분리영역」은 트랜지스터영역과 접촉영역 사이의 영역 또는 복수의 트랜지스터영역 사이이 영역에서 소자분리 절연막이 형성된 영역을 의미한다. 그리고, 이하 설명하는 실시예에서는 트랜지스터영역과 접촉영역이 소자분리영역에 의해 분리되어 있지만, 트랜지스터영역과 접촉영역이 분리되어 있지 않아도 본 발명을 적용할 수 있다.
제1(a)도 내지 제1(f)도는 본 발명을 얇은 게이트 산화막을 갖춘 폴리사이드 게이트구조의 반도체장치에 적용한 경우를 나타낸 것으로, 상기 제1(a)도 내지 제1(f)도는 트랜지스터영역을 채널부분에서 게이트 전극의 폭방향으로 절단함과 더불어 접촉영역 및 소자분리영역을 가로지르도록 절단한 단면도이다. 따라서, 제1(a)도 내지 제1(f)도 중의 트랜지스터영역에서는 도시된 도면의 표면의 가까운쪽에 소오스 및 드레인 확산층의 한쪽이 형성되고, 도시된 도면의 표면으로부터 안쪽에 소오스 및 드레인확산층의 다른쪽이 형성되는 것으로 된다.
먼저, 제1(a)도에 나타난 바와같이, p형 실리콘기판(1)에 소자분리영역(2)을 형성하고, 이 소자분리영역(2)에 의해 분리되는 트랜지스터영역(A) 접촉영역(B)에, 예컨대 100Å 정도의 얇은 게이트 산화막(3)을 형성한다. 다음에 제1(b)도에 나타낸 바와같이, 폴리실리콘층(4)을 1500Å 정도 퇴적시켜 형성시킨 후, 이 폴리실리콘층(4)에 n형 불순물(As, P등)을 도핑시킨다. 이어서, 제1(c)도에 나타낸 바와같이, 포토리소그래피법에 의해 접촉영역(B)에 기판(1)에 이르도록 개공을 형성시킨다.
이를 구체적으로 설명하면, 폴리실리콘층(4)상에 포토레지스터(5)를 형성한 후, 접촉영역(B)에 있어서의 포토레지스트(5)를 패터닝한다. 또한, 이 포토레지스트(4)를 마스크로 이용하여 폴리실리콘(4) 및 게이트 산화막(3)을 순차적으로 에칭한다. 한편, 트랜지스터영역(A)의 게이트 산화막(3)은 폴리실리콘층(4)에 의해 포토레지스트(5)로부터 보호되는 상태가 된다. 이어서, 제1(d)도에 나타낸 바와같이, 포트레지스트(5)를 제거한 후, 실리사이드[텅스텐 실리사이드(WSi등)]층(6)을 3000Å 정도 퇴적시켜 형성한다. 다음에, 제1(e)도에 나타낸 바와같이, 필요한 게이트전극의 패터닝을 수행한다. 또한, 소오스, 드레인영역등을 형성시키기 위한 이온주입을 위해 As를 예컨대 1×1015cm-2정도 이온주입시킨다. 이때, 게이트전극의 이온에 의한 차지업은 전하가 실리사이드층(6)을 통해 기판으로 방전되므로 거의 일어나지 않는다. 이어서, 제1(f)도에 나타낸 바와같이, 열공정을 거치게 되면 실리사이드층(6)내로 주입된 As가 기판(1)내로 확산되어 n형 확산층(7)이 형성된다. 또한, 기판(1)과 n형 확산층(7)의 pn접합 내압이 디바이스를 동작시키는데 있어 부족한 경우에는, 예컨대 소자분리영역(2)상에서 실리사이드층(6) 및 폴리실리콘층(4)을 순차적으로 에칭하고, 폴리사이드 게이트로서 동작하는 영역을 기판(1)으로부터 분리시킨다. 한편, 상기 pn접합 내압이 디바이스를 동작시키는데 있어 충분한 경우에는 이와같은 분리는 하지 않아도 된다. 그후, 층간절연막(8) 및 금속배선층(9)을 종래의 방법에 의해 형성시킨다.
상기 실시예 1층 게이트구조의 경우에 대해 나타냈지만, 2층 게이트구조 또는 그 이상의 적층 게이트구조의 경우에도 적용시킬 수 있다. 특히, MOSFET과 같은 메모리셀에 있어서, 그 게이트전극이 다수의 셀에 공유되어 있는 경우에는 셀어레이의 말단부분 모두를 기판과 접촉시킬 수 있으므로 칩면적이 거의 증대되지 않는다.
또한, 상기 실시예에서는 게이트전극재로 폴리실리콘층과 WS층을 이용한 폴리사이드구조에 대해 설명했지만, 실리사이드층을 WSi로 한정하지 않고 MoSi, TiSi 등으로 해도 된다. 또한, 실리사이드층의 퇴적방법은 스퍼터법, CVD법 등을 이용할 수 있다.
한편, 본원 청구범위의 각 구성요소에 병기된 도면참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로, 본원 발명의 기술적 범위를 도면에 도시한 실시예로 한정할 의도에서 병기한 것은 아니다.
[발명의 효과]
상기한 바와같이 본 발명에 따른 반도체장치의 제조방법에 의하면, 얇은 게이트산화막에 대한 공정중의 손상이나 오염물질의 침투가 방지됨과 동시에 게이트전극재를 반도체기판에 접촉시킬 수 있고, 또 이온주입에 의한 게이트전극의 차지업을 최소한으로 억제시킬 수 있음에 따라 신뢰성 높은 반도체장치를 제공할 수 있게 된다.

Claims (1)

  1. 폴리사이드 게이트구조를 갖춘 반도체장치의 제조방법에 있어서, 반도체기판(1)상에 게이트 절연막(3)을 형성시키는 공정과, 이 게이트 절연막(3)상에 폴리실리콘층(4)을 형성시키는 공정, 이 폴리실리콘층(4) 및 게이트 절연막(3)을 선택적으로 제거하여 반도체기판(1)에 도달하는 개공을 형성시키는 공정, 상기 폴리실리콘층(4) 및 개공에 의해 노출된 반도체기판(1)에 직접 접촉시켜 실리사이드층(6)을 형성시키는 공정 및, 이온주입을 수행하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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