JP3481233B1 - キャパシタ構造の製造方法及びキャパシタ素子の製造方法 - Google Patents
キャパシタ構造の製造方法及びキャパシタ素子の製造方法Info
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Abstract
【要約】
【課題】 ＭＩＭキャパシタ構造の絶縁膜の静電破壊の
原因となる上部電極膜への電荷蓄積を抑制できるキャパ
シタ構造の製造方法及び不良品発生率の低いキャパシタ
素子の製造方法を提供する。 【解決手段】 集積回路が形成された基板１０上にＡｌ
Ｃｕ膜（下部電極膜）２１を形成し、ＡｌＣｕ膜２１上
であってＡｌＣｕ膜２１の周辺領域を除く領域に、Ｓｉ
ＯＮ膜（絶縁膜）２２を形成する。次に、アースされた
クランプリング３１をＡｌＣｕ膜２１の周辺領域２１ａ
に接触させ、スパッタ法によってＳｉＯＮ膜２２上及び
ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域にＴ
ｉＮ膜（上部電極膜）２３を堆積させ、ＭＩＭキャパシ
タ構造を製造する。ＴｉＮ膜２３の製造時に、ＴｉＮ膜
２３に飛来した電子４１はＴｉＮ膜２３、ＡｌＣｕ膜２
１、クランプリング３１、アースへと流れ、ＴｉＮ膜２
３に蓄積されない。
原因となる上部電極膜への電荷蓄積を抑制できるキャパ
シタ構造の製造方法及び不良品発生率の低いキャパシタ
素子の製造方法を提供する。 【解決手段】 集積回路が形成された基板１０上にＡｌ
Ｃｕ膜（下部電極膜）２１を形成し、ＡｌＣｕ膜２１上
であってＡｌＣｕ膜２１の周辺領域を除く領域に、Ｓｉ
ＯＮ膜（絶縁膜）２２を形成する。次に、アースされた
クランプリング３１をＡｌＣｕ膜２１の周辺領域２１ａ
に接触させ、スパッタ法によってＳｉＯＮ膜２２上及び
ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域にＴ
ｉＮ膜（上部電極膜）２３を堆積させ、ＭＩＭキャパシ
タ構造を製造する。ＴｉＮ膜２３の製造時に、ＴｉＮ膜
２３に飛来した電子４１はＴｉＮ膜２３、ＡｌＣｕ膜２
１、クランプリング３１、アースへと流れ、ＴｉＮ膜２
３に蓄積されない。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＭ（Metal-In
sulator-Metal：金属膜−絶縁膜−金属膜）キャパシタ
構造の製造方法及びＭＩＭキャパシタ素子の製造方法に
関し、特に、集積回路が形成された半導体ウエハ上にＭ
ＩＭキャパシタ構造を形成する方法に関するものであ
る。
sulator-Metal：金属膜−絶縁膜−金属膜）キャパシタ
構造の製造方法及びＭＩＭキャパシタ素子の製造方法に
関し、特に、集積回路が形成された半導体ウエハ上にＭ
ＩＭキャパシタ構造を形成する方法に関するものであ
る。
【０００２】
【従来の技術】集積回路が形成された半導体ウエハ上に
ＭＩＭキャパシタ構造を形成する方法としては、半導体
ウエハ上にスパッタ法により下部電極膜（例えば、Ａｌ
Ｃｕ膜）を成膜し、その上にプラズマＣＶＤ法により絶
縁膜（例えば、ＳｉＯＮ膜）を成膜し、その上にスパッ
タ法により上部電極膜（例えば、ＴｉＮ膜）を成膜する
方法がある。このスパッタ法では、プラズマ放電で発生
した不活性ガス（例えば、Ａｒガス）イオンを電界で加
速してターゲット（蒸着原料）に照射し、ターゲット表
面の原子を弾き出し、この弾き出された原子を半導体ウ
エハ上に堆積させて薄膜を形成する。
ＭＩＭキャパシタ構造を形成する方法としては、半導体
ウエハ上にスパッタ法により下部電極膜（例えば、Ａｌ
Ｃｕ膜）を成膜し、その上にプラズマＣＶＤ法により絶
縁膜（例えば、ＳｉＯＮ膜）を成膜し、その上にスパッ
タ法により上部電極膜（例えば、ＴｉＮ膜）を成膜する
方法がある。このスパッタ法では、プラズマ放電で発生
した不活性ガス（例えば、Ａｒガス）イオンを電界で加
速してターゲット（蒸着原料）に照射し、ターゲット表
面の原子を弾き出し、この弾き出された原子を半導体ウ
エハ上に堆積させて薄膜を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら、スパッ
タ法により上部電極膜を成膜するときに、ターゲットを
構成する原子だけではなく、ターゲット近傍のプラズマ
領域から高エネルギーの電子も飛来する。この電子が成
膜中の上部電極膜に衝突すると、ＭＩＭキャパシタ構造
の一方の電極である上部電極膜に電荷が蓄積される。そ
して、上部電極膜の成膜中に絶縁膜の耐圧限界を超える
電荷が蓄積されると、放電によって絶縁膜が静電破壊さ
れ、その後のホトリソグラフィ工程及びエッチング工程
によって形成されたキャパシタ素子が正常に機能しない
という問題がある。
タ法により上部電極膜を成膜するときに、ターゲットを
構成する原子だけではなく、ターゲット近傍のプラズマ
領域から高エネルギーの電子も飛来する。この電子が成
膜中の上部電極膜に衝突すると、ＭＩＭキャパシタ構造
の一方の電極である上部電極膜に電荷が蓄積される。そ
して、上部電極膜の成膜中に絶縁膜の耐圧限界を超える
電荷が蓄積されると、放電によって絶縁膜が静電破壊さ
れ、その後のホトリソグラフィ工程及びエッチング工程
によって形成されたキャパシタ素子が正常に機能しない
という問題がある。
【０００４】そこで、本発明は上記したような従来技術
の課題を解決するためになされたものであり、その目的
とするところは、ＭＩＭキャパシタ構造の絶縁膜の静電
破壊の原因となる上部電極膜への電荷蓄積を抑制できる
キャパシタ構造の製造方法及び不良品発生率の低いキャ
パシタ素子の製造方法を提供することにある。
の課題を解決するためになされたものであり、その目的
とするところは、ＭＩＭキャパシタ構造の絶縁膜の静電
破壊の原因となる上部電極膜への電荷蓄積を抑制できる
キャパシタ構造の製造方法及び不良品発生率の低いキャ
パシタ素子の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】本発明のキャパシタ構造
の製造方法は、基板上に下部電極膜を形成する工程と、
前記下部電極膜上であって、前記下部電極膜の外周近傍
の所定領域を除く範囲に、絶縁膜を形成する工程と、ア
ースされた導電性部材を前記下部電極膜の前記所定領域
に接触させる工程と、スパッタ法によって前記絶縁膜
上、及び、前記絶縁膜上と前記下部電極膜の前記所定領
域上とを繋ぐ領域に上部電極膜を形成する工程と、前記
下部電極膜の前記所定領域から前記導電性部材を引き離
す工程とを有するものである。
の製造方法は、基板上に下部電極膜を形成する工程と、
前記下部電極膜上であって、前記下部電極膜の外周近傍
の所定領域を除く範囲に、絶縁膜を形成する工程と、ア
ースされた導電性部材を前記下部電極膜の前記所定領域
に接触させる工程と、スパッタ法によって前記絶縁膜
上、及び、前記絶縁膜上と前記下部電極膜の前記所定領
域上とを繋ぐ領域に上部電極膜を形成する工程と、前記
下部電極膜の前記所定領域から前記導電性部材を引き離
す工程とを有するものである。
【０００６】また、他の発明のキャパシタ構造の製造方
法は、基板上に下部電極膜を形成する工程と、前記下部
電極膜の外径より小さな内径を持つ第１のクランプリン
グを前記下部電極膜の外周近傍の上部に配置する工程
と、前記下部電極膜上の前記第１のクランプリングで覆
われていない領域に絶縁膜を形成する工程と、前記下部
電極膜の上部から前記第１のクランプリングを引き離す
工程と、前記下部電極膜の外径より小さく且つ前記第１
のクランプリングの内径より大きな内径を持ち、アース
された第２のクランプリングを前記下部電極膜の外周近
傍に接触させる工程と、スパッタ法によって前記絶縁膜
上、及び、前記絶縁膜上と前記下部電極膜上とを繋ぐ領
域に上部電極膜を形成する工程と、前記下部電極膜から
前記第２のクランプリングを引き離す工程とを有するも
のである。
法は、基板上に下部電極膜を形成する工程と、前記下部
電極膜の外径より小さな内径を持つ第１のクランプリン
グを前記下部電極膜の外周近傍の上部に配置する工程
と、前記下部電極膜上の前記第１のクランプリングで覆
われていない領域に絶縁膜を形成する工程と、前記下部
電極膜の上部から前記第１のクランプリングを引き離す
工程と、前記下部電極膜の外径より小さく且つ前記第１
のクランプリングの内径より大きな内径を持ち、アース
された第２のクランプリングを前記下部電極膜の外周近
傍に接触させる工程と、スパッタ法によって前記絶縁膜
上、及び、前記絶縁膜上と前記下部電極膜上とを繋ぐ領
域に上部電極膜を形成する工程と、前記下部電極膜から
前記第２のクランプリングを引き離す工程とを有するも
のである。
【０００７】また、さらに他の発明のキャパシタ構造の
製造方法は、基板上に下部電極膜を形成する工程と、前
記下部電極膜上に絶縁膜を形成する工程と、アースされ
たクランプリングであって、前記基板の表面にほぼ垂直
に形成された内壁又は前記基板の中央部に向かって傾斜
を持つように形成された内壁を有するクランプリング
を、前記絶縁膜の外周近傍の領域に接触させる工程と、
スパッタ法によって前記絶縁膜上、前記内壁上を含む前
記クランプリングの上部に上部電極膜を形成する工程
と、前記絶縁膜から前記クランプリングを引き離す工程
とを有するものである。
製造方法は、基板上に下部電極膜を形成する工程と、前
記下部電極膜上に絶縁膜を形成する工程と、アースされ
たクランプリングであって、前記基板の表面にほぼ垂直
に形成された内壁又は前記基板の中央部に向かって傾斜
を持つように形成された内壁を有するクランプリング
を、前記絶縁膜の外周近傍の領域に接触させる工程と、
スパッタ法によって前記絶縁膜上、前記内壁上を含む前
記クランプリングの上部に上部電極膜を形成する工程
と、前記絶縁膜から前記クランプリングを引き離す工程
とを有するものである。
【０００８】
【０００９】
【００１０】
【００１１】また、本発明のキャパシタ素子の製造方法
は、上記製造方法のいずれかによって基板上にキャパシ
タ構造を形成する工程と、前記キャパシタ構造を構成す
る前記下部電極膜、前記絶縁膜、及び前記上部電極膜を
部分的に除去し、残された前記下部電極膜、前記絶縁
膜、及び前記上部電極膜で構成される１又は複数のキャ
パシタ素子を形成する工程とを有するものである。
は、上記製造方法のいずれかによって基板上にキャパシ
タ構造を形成する工程と、前記キャパシタ構造を構成す
る前記下部電極膜、前記絶縁膜、及び前記上部電極膜を
部分的に除去し、残された前記下部電極膜、前記絶縁
膜、及び前記上部電極膜で構成される１又は複数のキャ
パシタ素子を形成する工程とを有するものである。
【００１２】
【発明の実施の形態】＜第１の実施形態＞図１は、本発
明の第１の実施形態に係るキャパシタ構造の製造方法に
おける製造プロセス（その１）を概略的に示す要部断面
図である。図１には、基板１０上に下部電極膜２１と絶
縁膜２２とが形成された状態が示されている。
明の第１の実施形態に係るキャパシタ構造の製造方法に
おける製造プロセス（その１）を概略的に示す要部断面
図である。図１には、基板１０上に下部電極膜２１と絶
縁膜２２とが形成された状態が示されている。
【００１３】また、図２は、第１の実施形態に係るキャ
パシタ構造の製造方法における製造プロセス（その２）
を概略的に示す要部断面図である。図２には、図１のプ
ロセスで形成された絶縁膜２２の外周近傍の部分２２ａ
が除去された状態が示されている。
パシタ構造の製造方法における製造プロセス（その２）
を概略的に示す要部断面図である。図２には、図１のプ
ロセスで形成された絶縁膜２２の外周近傍の部分２２ａ
が除去された状態が示されている。
【００１４】また、図３は、第１の実施形態に係るキャ
パシタ構造の製造方法における製造プロセス（その３）
を概略的に示す断面図である。図３には、スパッタ装置
のステージ３０上に置かれた基板１０上に上部電極膜２
３を形成するプロセス（基板１０の中央付近を省略した
断面図）が示されている。
パシタ構造の製造方法における製造プロセス（その３）
を概略的に示す断面図である。図３には、スパッタ装置
のステージ３０上に置かれた基板１０上に上部電極膜２
３を形成するプロセス（基板１０の中央付近を省略した
断面図）が示されている。
【００１５】図１に示されるように、キャパシタ構造の
製造に用いられる基板１０は、Ｓｉ基板（半導体ウエ
ハ）１１と、トランジスタ１２ａ及び導電膜１２ｂ等を
覆う中間絶縁層１２と、ＡｌＣｕ配線を含む配線層１３
と、Ｗプラグ１４ａを覆う絶縁層１４とから構成され
る。ただし、本発明のキャパシタ構造の製造方法に用い
られる基板１０は、図１のものに限定されない。
製造に用いられる基板１０は、Ｓｉ基板（半導体ウエ
ハ）１１と、トランジスタ１２ａ及び導電膜１２ｂ等を
覆う中間絶縁層１２と、ＡｌＣｕ配線を含む配線層１３
と、Ｗプラグ１４ａを覆う絶縁層１４とから構成され
る。ただし、本発明のキャパシタ構造の製造方法に用い
られる基板１０は、図１のものに限定されない。
【００１６】第１の実施形態に係るキャパシタ構造の製
造方法においては、図１に示されるように、先ず、基板
１０上に下部電極膜としてのＡｌＣｕ膜２１をスパッタ
法により成膜する。ただし、下部電極膜の材質はＡｌＣ
ｕに限定されない。また、下部電極膜の成膜法は、スパ
ッタ法に限定されない。さらにまた、下部電極膜の構造
は、１層構造には限定されず、２層以上の金属膜の積層
構造であってもよい。
造方法においては、図１に示されるように、先ず、基板
１０上に下部電極膜としてのＡｌＣｕ膜２１をスパッタ
法により成膜する。ただし、下部電極膜の材質はＡｌＣ
ｕに限定されない。また、下部電極膜の成膜法は、スパ
ッタ法に限定されない。さらにまた、下部電極膜の構造
は、１層構造には限定されず、２層以上の金属膜の積層
構造であってもよい。
【００１７】次に、図１に示されるように、ＡｌＣｕ膜
２１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜２２を
プラズマＣＶＤ法で成膜する。ただし、キャパシタ絶縁
膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ
等の他の絶縁膜であってもよい。また、キャパシタ絶縁
膜の成膜法は、プラズマＣＶＤ法に限定されない。さら
にまた、キャパシタ絶縁膜の構造は、１層構造には限定
されず、２層以上の絶縁膜の積層構造であってもよい。
２１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜２２を
プラズマＣＶＤ法で成膜する。ただし、キャパシタ絶縁
膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ
等の他の絶縁膜であってもよい。また、キャパシタ絶縁
膜の成膜法は、プラズマＣＶＤ法に限定されない。さら
にまた、キャパシタ絶縁膜の構造は、１層構造には限定
されず、２層以上の絶縁膜の積層構造であってもよい。
【００１８】次に、ＳｉＯＮ膜２２上にホトレジスト
（図示せず）を塗布し、周辺露光処理（ホトレジストの
エッジ部にのみ光を照射し、現像してホトレジストのエ
ッジ部を除去する処理）又はエッジリンス処理（リンス
液をホトレジストのエッジ部に当ててホトレジストのエ
ッジ部を除去する処理）等によりホトレジストの外周近
傍の領域を除去する。次に、例えば、ドライエッチング
により、ホトレジストが除去されたＳｉＯＮ膜２２の露
出部分（外周近傍の部分２２ａ）をエッチング除去す
る。その後、残っているホトレジストを全て除去する。
その結果、図２に示されるように、ＡｌＣｕ膜２１の外
周近傍の領域（上から見た場合には、環状の周辺領域）
２１ａが露出する。ただし、ＡｌＣｕ膜２１を露出させ
る領域は、必ずしも環状である必要はなく、円弧状等の
他の形状であってもよい。また、ＡｌＣｕ膜２１を露出
させる領域の位置は、集積回路形成領域（後述する図５
に示される領域１８）の外側の領域であれば、他の位置
であってもよい。
（図示せず）を塗布し、周辺露光処理（ホトレジストの
エッジ部にのみ光を照射し、現像してホトレジストのエ
ッジ部を除去する処理）又はエッジリンス処理（リンス
液をホトレジストのエッジ部に当ててホトレジストのエ
ッジ部を除去する処理）等によりホトレジストの外周近
傍の領域を除去する。次に、例えば、ドライエッチング
により、ホトレジストが除去されたＳｉＯＮ膜２２の露
出部分（外周近傍の部分２２ａ）をエッチング除去す
る。その後、残っているホトレジストを全て除去する。
その結果、図２に示されるように、ＡｌＣｕ膜２１の外
周近傍の領域（上から見た場合には、環状の周辺領域）
２１ａが露出する。ただし、ＡｌＣｕ膜２１を露出させ
る領域は、必ずしも環状である必要はなく、円弧状等の
他の形状であってもよい。また、ＡｌＣｕ膜２１を露出
させる領域の位置は、集積回路形成領域（後述する図５
に示される領域１８）の外側の領域であれば、他の位置
であってもよい。
【００１９】次に、図３に示されるように、スパッタ装
置において、アースされたクランプリング３１の下部突
出部３１ａをＡｌＣｕ膜２１上の周辺領域２１ａに接触
させる。このクランプリング３１としては、その内径
が、ＳｉＯＮ膜２２の外径よりも僅かに大きいものを使
用する。なお、ＡｌＣｕ膜２１上の周辺領域２１ａに接
触させる部材は、通常は、クランプリング３１である
が、必ずしもクランプリング３１である必要はなく、ク
ランプリング３１以外のアースされた導電性部材であっ
てもよい。ただし、通常、スパッタ装置には、導電性の
クランプリングが装備されているので、クランプリング
を用いる場合には、スパッタ装置の改造は、クランプリ
ング３１をアースするだけであり、コスト面で有利であ
る。また、クランプリング３１の下部突出部３１ａの形
状は、ＡｌＣｕ膜２１上の周辺領域２１ａと導通を確保
できる形状であればよい。
置において、アースされたクランプリング３１の下部突
出部３１ａをＡｌＣｕ膜２１上の周辺領域２１ａに接触
させる。このクランプリング３１としては、その内径
が、ＳｉＯＮ膜２２の外径よりも僅かに大きいものを使
用する。なお、ＡｌＣｕ膜２１上の周辺領域２１ａに接
触させる部材は、通常は、クランプリング３１である
が、必ずしもクランプリング３１である必要はなく、ク
ランプリング３１以外のアースされた導電性部材であっ
てもよい。ただし、通常、スパッタ装置には、導電性の
クランプリングが装備されているので、クランプリング
を用いる場合には、スパッタ装置の改造は、クランプリ
ング３１をアースするだけであり、コスト面で有利であ
る。また、クランプリング３１の下部突出部３１ａの形
状は、ＡｌＣｕ膜２１上の周辺領域２１ａと導通を確保
できる形状であればよい。
【００２０】次に、図３に示されるように、スパッタ装
置により、ＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上
とＡｌＣｕ膜２１上とを繋ぐ領域に上部電極膜２３を形
成する。スパッタ法では、プラズマ放電（プラズマ領域
３２）で発生した不活性ガス（例えば、Ａｒガス）イオ
ンを電界で加速してターゲット（蒸着原料）３３に照射
し、ターゲット３３の表面の原子を弾き出し、この弾き
出された原子をＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２
２上とＡｌＣｕ膜２１上とを繋ぐ領域、即ち、クランプ
リング３１で覆われていない領域に堆積させて上部電極
膜としてのＴｉＮ膜２３を形成する。また、このスパッ
タ工程において、クランプリング３１の上部にもＴｉＮ
膜２３ａが堆積する。
置により、ＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上
とＡｌＣｕ膜２１上とを繋ぐ領域に上部電極膜２３を形
成する。スパッタ法では、プラズマ放電（プラズマ領域
３２）で発生した不活性ガス（例えば、Ａｒガス）イオ
ンを電界で加速してターゲット（蒸着原料）３３に照射
し、ターゲット３３の表面の原子を弾き出し、この弾き
出された原子をＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２
２上とＡｌＣｕ膜２１上とを繋ぐ領域、即ち、クランプ
リング３１で覆われていない領域に堆積させて上部電極
膜としてのＴｉＮ膜２３を形成する。また、このスパッ
タ工程において、クランプリング３１の上部にもＴｉＮ
膜２３ａが堆積する。
【００２１】次に、クランプリング３１の上昇又は基板
１０の下降によって、下部電極膜であるＡｌＣｕ膜２１
の所定領域２１ａからクランプリング３１の下部突出部
３１ａを引き離す。以上で、基板上に金属膜−絶縁膜−
金属膜からなるＭＩＭキャパシタ構造を製造するプロセ
スを終了する。
１０の下降によって、下部電極膜であるＡｌＣｕ膜２１
の所定領域２１ａからクランプリング３１の下部突出部
３１ａを引き離す。以上で、基板上に金属膜−絶縁膜−
金属膜からなるＭＩＭキャパシタ構造を製造するプロセ
スを終了する。
【００２２】図４は、図３の要部拡大図であり、図５
は、ＭＩＭキャパシタ構造を持つ基板を概略的に示す上
面図である。図５において、破線で示す領域１８の内側
は、回路素子の形成領域であり、領域１８の外側は、回
路素子が形成されない領域である。
は、ＭＩＭキャパシタ構造を持つ基板を概略的に示す上
面図である。図５において、破線で示す領域１８の内側
は、回路素子の形成領域であり、領域１８の外側は、回
路素子が形成されない領域である。
【００２３】図４に示されるように、第１の実施形態に
係るキャパシタ構造の製造方法によれば、スパッタ法に
よってＴｉＮ膜２３を形成する際に、アースされたクラ
ンプリング３１の下部突出部３１ａをＡｌＣｕ膜２１に
接触させると共に、ＳｉＯＮ膜２２上だけではなく、Ｓ
ｉＯＮ膜２２上とＡｌＣｕ膜２１の所定領域２１ａ上と
を繋ぐ領域にもＴｉＮ膜２３を形成する。従って、Ｔｉ
Ｎ膜２３とＡｌＣｕ膜２１とは電気的に接続されて等電
位になる。また、ＴｉＮ膜２３を形成する工程におい
て、ＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３
１、及びアースという電流経路（電子の流れを図４の矢
印４０で示す。）が構成される。このため、ＴｉＮ膜２
３の成膜においてＴｉＮ膜２３に電子４１が飛来してＴ
ｉＮ膜２３に捕獲されても、電子はＴｉＮ膜２３、Ａｌ
Ｃｕ膜２１、及びクランプリング３１を経由してアース
に流れるので、ＴｉＮ膜２３に電荷が蓄積されることは
ない。この結果、ＴｉＮ膜２３に蓄積された電荷を原因
とするＳｉＯＮ膜２２の静電破壊の発生を無くすること
ができる。
係るキャパシタ構造の製造方法によれば、スパッタ法に
よってＴｉＮ膜２３を形成する際に、アースされたクラ
ンプリング３１の下部突出部３１ａをＡｌＣｕ膜２１に
接触させると共に、ＳｉＯＮ膜２２上だけではなく、Ｓ
ｉＯＮ膜２２上とＡｌＣｕ膜２１の所定領域２１ａ上と
を繋ぐ領域にもＴｉＮ膜２３を形成する。従って、Ｔｉ
Ｎ膜２３とＡｌＣｕ膜２１とは電気的に接続されて等電
位になる。また、ＴｉＮ膜２３を形成する工程におい
て、ＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３
１、及びアースという電流経路（電子の流れを図４の矢
印４０で示す。）が構成される。このため、ＴｉＮ膜２
３の成膜においてＴｉＮ膜２３に電子４１が飛来してＴ
ｉＮ膜２３に捕獲されても、電子はＴｉＮ膜２３、Ａｌ
Ｃｕ膜２１、及びクランプリング３１を経由してアース
に流れるので、ＴｉＮ膜２３に電荷が蓄積されることは
ない。この結果、ＴｉＮ膜２３に蓄積された電荷を原因
とするＳｉＯＮ膜２２の静電破壊の発生を無くすること
ができる。
【００２４】また、第１の実施形態に係るキャパシタ構
造の製造方法によれば、ＳｉＯＮ膜２２の一部を除去す
るプロセスにおいて、高価なステッパーを使わずに、周
辺露光又はエッジリンスにより、ホトレジストの外周近
傍の領域を除去できるので、キャパシタ構造を低コスト
で製造できる。
造の製造方法によれば、ＳｉＯＮ膜２２の一部を除去す
るプロセスにおいて、高価なステッパーを使わずに、周
辺露光又はエッジリンスにより、ホトレジストの外周近
傍の領域を除去できるので、キャパシタ構造を低コスト
で製造できる。
【００２５】次に、図１から図３までの製造プロセスに
よって製造されたＭＩＭキャパシタ構造からＭＩＭキャ
パシタ素子を製造するプロセスを説明する。図６から図
８までは、ＭＩＭキャパシタ素子の製造プロセス（その
１〜３）を概略的に示す要部断面図である。
よって製造されたＭＩＭキャパシタ構造からＭＩＭキャ
パシタ素子を製造するプロセスを説明する。図６から図
８までは、ＭＩＭキャパシタ素子の製造プロセス（その
１〜３）を概略的に示す要部断面図である。
【００２６】ＭＩＭキャパシタ素子の製造に際しては、
先ず、図６に示されるＭＩＭキャパシタ構造２０に対し
て、ホトリソグラフィ技術によるホトレジスト（図示せ
ず）の形成及びエッチング技術によるＴｉＮ膜２３の除
去を行い、図７に示されるように、ＴｉＮ膜２３をパタ
ーニングする。次に、図７に示されるＭＩＭキャパシタ
構造２０に対して、ホトリソグラフィ技術によるホトレ
ジスト（図示せず）の形成及びエッチング技術によるＳ
ｉＯＮ膜２２の除去及びＡｌＣｕ膜２１の除去を行い、
図８に示されるように、ＭＩＭキャパシタ素子２０ａが
完成する。
先ず、図６に示されるＭＩＭキャパシタ構造２０に対し
て、ホトリソグラフィ技術によるホトレジスト（図示せ
ず）の形成及びエッチング技術によるＴｉＮ膜２３の除
去を行い、図７に示されるように、ＴｉＮ膜２３をパタ
ーニングする。次に、図７に示されるＭＩＭキャパシタ
構造２０に対して、ホトリソグラフィ技術によるホトレ
ジスト（図示せず）の形成及びエッチング技術によるＳ
ｉＯＮ膜２２の除去及びＡｌＣｕ膜２１の除去を行い、
図８に示されるように、ＭＩＭキャパシタ素子２０ａが
完成する。
【００２７】上記したＭＩＭキャパシタ素子２０ａは、
ＴｉＮ膜２３に電荷を蓄積させない方法を採用して製造
されたＭＩＭキャパシタ構造２０から製造されているの
で、キャパシタ素子２０ａの不良品発生率を低下させる
ことができる。
ＴｉＮ膜２３に電荷を蓄積させない方法を採用して製造
されたＭＩＭキャパシタ構造２０から製造されているの
で、キャパシタ素子２０ａの不良品発生率を低下させる
ことができる。
【００２８】＜第２の実施形態＞図９から図１１まで
は、本発明の第２の実施形態に係るキャパシタ構造の製
造方法における製造プロセス（その１〜３）を概略的に
示す要部断面図である。なお、図９から図１１までにお
いて、基板１０は、上記第１の実施形態のものと同じで
ある。
は、本発明の第２の実施形態に係るキャパシタ構造の製
造方法における製造プロセス（その１〜３）を概略的に
示す要部断面図である。なお、図９から図１１までにお
いて、基板１０は、上記第１の実施形態のものと同じで
ある。
【００２９】図９に示されるように、第２の実施形態に
係るキャパシタ構造の製造方法においては、先ず、基板
１０上に下部電極膜としてのＡｌＣｕ膜５１をスパッタ
法により成膜する。この際、ＡｌＣｕ膜５１を基板１０
の全面に堆積させるか、又は、できるだけエッジエクス
クルージョン（Edge Exclusion）を小さくするように堆
積させる。なお、下部電極膜の材質はＡｌＣｕに限定さ
れない。また、下部電極膜の成膜法は、スパッタ法に限
定されない。さらにまた、下部電極膜の構造は、１層構
造には限定されず、２層以上の金属膜の積層構造であっ
てもよい。
係るキャパシタ構造の製造方法においては、先ず、基板
１０上に下部電極膜としてのＡｌＣｕ膜５１をスパッタ
法により成膜する。この際、ＡｌＣｕ膜５１を基板１０
の全面に堆積させるか、又は、できるだけエッジエクス
クルージョン（Edge Exclusion）を小さくするように堆
積させる。なお、下部電極膜の材質はＡｌＣｕに限定さ
れない。また、下部電極膜の成膜法は、スパッタ法に限
定されない。さらにまた、下部電極膜の構造は、１層構
造には限定されず、２層以上の金属膜の積層構造であっ
てもよい。
【００３０】次に、図１０に示されるように、第１のク
ランプリング６１を装備したＣＶＤ装置において、Ａｌ
Ｃｕ膜５１上に、ＡｌＣｕ膜５１の外径より小さな内径
を持つ第１のクランプリング６１をＡｌＣｕ膜５１の外
周近傍の上部に配置する。第１のクランプリング６１は
アースされており、第１のクランプリング６１の下部突
出部６１ａはＡｌＣｕ膜５１に接触している。ただし、
第１のクランプリング６１は必ずしもアースする必要は
なく、また、第１のクランプリング６１の下部突出部６
１ａは必ずしもＡｌＣｕ膜５１に接触させる必要はな
い。
ランプリング６１を装備したＣＶＤ装置において、Ａｌ
Ｃｕ膜５１上に、ＡｌＣｕ膜５１の外径より小さな内径
を持つ第１のクランプリング６１をＡｌＣｕ膜５１の外
周近傍の上部に配置する。第１のクランプリング６１は
アースされており、第１のクランプリング６１の下部突
出部６１ａはＡｌＣｕ膜５１に接触している。ただし、
第１のクランプリング６１は必ずしもアースする必要は
なく、また、第１のクランプリング６１の下部突出部６
１ａは必ずしもＡｌＣｕ膜５１に接触させる必要はな
い。
【００３１】次に、図１０に示されるように、ＡｌＣｕ
膜５１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜５２
をプラズマＣＶＤ法で成膜する。このとき、ＳｉＯＮ膜
５２は、ＡｌＣｕ膜５１上に堆積される。また、第１の
クランプリング６１上にもＳｉＯＮ膜５２ａが堆積され
る。このため、ＡｌＣｕ膜５１上にＳｉＯＮ膜５２が堆
積される領域は、第１のクランプリング６１で覆われて
いない中央領域になる。このプロセスにより、図１０に
示されるように、ＡｌＣｕ膜５１の外周近傍の領域は、
ＳｉＯＮ膜５２で覆われない露出領域になる。なお、キ
ャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、Ｓｉ
Ｏ２やＳｉＮ等の他の絶縁膜であってもよい。また、キ
ャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定さ
れない。さらにまた、キャパシタ絶縁膜の構造は、１層
構造には限定されず、２層以上の絶縁膜の積層構造であ
ってもよい。また、ＡｌＣｕ膜５１の外周近傍の領域を
すべて露出させる必要はなく、一部露出させる程度でも
よい。
膜５１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜５２
をプラズマＣＶＤ法で成膜する。このとき、ＳｉＯＮ膜
５２は、ＡｌＣｕ膜５１上に堆積される。また、第１の
クランプリング６１上にもＳｉＯＮ膜５２ａが堆積され
る。このため、ＡｌＣｕ膜５１上にＳｉＯＮ膜５２が堆
積される領域は、第１のクランプリング６１で覆われて
いない中央領域になる。このプロセスにより、図１０に
示されるように、ＡｌＣｕ膜５１の外周近傍の領域は、
ＳｉＯＮ膜５２で覆われない露出領域になる。なお、キ
ャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、Ｓｉ
Ｏ２やＳｉＮ等の他の絶縁膜であってもよい。また、キ
ャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定さ
れない。さらにまた、キャパシタ絶縁膜の構造は、１層
構造には限定されず、２層以上の絶縁膜の積層構造であ
ってもよい。また、ＡｌＣｕ膜５１の外周近傍の領域を
すべて露出させる必要はなく、一部露出させる程度でも
よい。
【００３２】次に、第１のクランプリング６１の上昇又
は基板１０の下降によって、ＡｌＣｕ膜５１から第１の
クランプリング６１の下部突出部６１ａを引き離す。そ
して、基板１０をスパッタ装置に移動する。
は基板１０の下降によって、ＡｌＣｕ膜５１から第１の
クランプリング６１の下部突出部６１ａを引き離す。そ
して、基板１０をスパッタ装置に移動する。
【００３３】スパッタ装置では、図１１に示されるよう
に、ＡｌＣｕ膜５１の外径より小さく且つ第１のクラン
プリング６１の内径（即ち、ＳｉＯＮ膜５２の外径）よ
り大きな内径を持ち、アースされた第２のクランプリン
グ６２の下部突出部６２ａをＡｌＣｕ膜５１の外周近傍
に接触させる。次に、図１１に示されるように、スパッ
タ装置により、ＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５
２上とＡｌＣｕ膜５１上とを繋ぐ領域に上部電極膜とし
てのＴｉＮ膜５３を形成する。スパッタ法では、プラズ
マ放電で発生した不活性ガス（例えば、Ａｒガス）イオ
ンを電界で加速してターゲット（蒸着原料）に照射し、
ターゲットの表面の原子を弾き出し、この弾き出された
原子をＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡ
ｌＣｕ膜５１上とを繋ぐ領域に堆積させてＴｉＮ膜５３
を形成する。また、このスパッタ工程において、クラン
プリング６２の上部にもＴｉＮ膜５３ａが堆積する。な
お、上部電極膜の構造は、１層構造には限定されず、２
層以上の電極膜の積層構造であってもよい。
に、ＡｌＣｕ膜５１の外径より小さく且つ第１のクラン
プリング６１の内径（即ち、ＳｉＯＮ膜５２の外径）よ
り大きな内径を持ち、アースされた第２のクランプリン
グ６２の下部突出部６２ａをＡｌＣｕ膜５１の外周近傍
に接触させる。次に、図１１に示されるように、スパッ
タ装置により、ＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５
２上とＡｌＣｕ膜５１上とを繋ぐ領域に上部電極膜とし
てのＴｉＮ膜５３を形成する。スパッタ法では、プラズ
マ放電で発生した不活性ガス（例えば、Ａｒガス）イオ
ンを電界で加速してターゲット（蒸着原料）に照射し、
ターゲットの表面の原子を弾き出し、この弾き出された
原子をＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡ
ｌＣｕ膜５１上とを繋ぐ領域に堆積させてＴｉＮ膜５３
を形成する。また、このスパッタ工程において、クラン
プリング６２の上部にもＴｉＮ膜５３ａが堆積する。な
お、上部電極膜の構造は、１層構造には限定されず、２
層以上の電極膜の積層構造であってもよい。
【００３４】次に、第２のクランプリング６２の上昇又
は基板１０の下降によって、ＡｌＣｕ膜５１から第２の
クランプリング６２の下部突出部６２ａを引き離す。以
上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭ
キャパシタ構造を製造するプロセスを終了する。ＭＩＭ
キャパシタ構造５０から、図８に示されるようなＭＩＭ
キャパシタ素子を形成するプロセスは、第１の実施形態
の場合と同じである。
は基板１０の下降によって、ＡｌＣｕ膜５１から第２の
クランプリング６２の下部突出部６２ａを引き離す。以
上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭ
キャパシタ構造を製造するプロセスを終了する。ＭＩＭ
キャパシタ構造５０から、図８に示されるようなＭＩＭ
キャパシタ素子を形成するプロセスは、第１の実施形態
の場合と同じである。
【００３５】以上説明したように、第２の実施形態に係
るキャパシタ構造の製造方法によれば、スパッタ法によ
ってＴｉＮ膜５３を形成する際に、アースされた第２の
クランプリング６２の下部突出部６２ａをＡｌＣｕ膜５
１に接触させると共に、ＳｉＯＮ膜５２上だけではな
く、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１の所定領域５１
ａ上とを繋ぐ領域にもＴｉＮ膜５３を形成する。従っ
て、ＴｉＮ膜５３とＡｌＣｕ膜５１とは電気的に接続さ
れて等電位になる。また、ＴｉＮ膜５３を形成する工程
において、ＴｉＮ膜５３、ＡｌＣｕ膜５１、第２のクラ
ンプリング６２、及びアースという電子が流れる経路が
構成される。このため、ＴｉＮ膜５３の成膜においてＴ
ｉＮ膜５３に電子が飛来してＴｉＮ膜５３に捕獲されて
も、電子はＴｉＮ膜５３、ＡｌＣｕ膜５１、及び第２の
クランプリング６２を経由してアースに流れるので、Ｔ
ｉＮ膜５３に電荷が蓄積されることはない。この結果、
ＴｉＮ膜５３に蓄積された電荷を原因とするＳｉＯＮ膜
５２の静電破壊の発生を無くすることができる。
るキャパシタ構造の製造方法によれば、スパッタ法によ
ってＴｉＮ膜５３を形成する際に、アースされた第２の
クランプリング６２の下部突出部６２ａをＡｌＣｕ膜５
１に接触させると共に、ＳｉＯＮ膜５２上だけではな
く、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１の所定領域５１
ａ上とを繋ぐ領域にもＴｉＮ膜５３を形成する。従っ
て、ＴｉＮ膜５３とＡｌＣｕ膜５１とは電気的に接続さ
れて等電位になる。また、ＴｉＮ膜５３を形成する工程
において、ＴｉＮ膜５３、ＡｌＣｕ膜５１、第２のクラ
ンプリング６２、及びアースという電子が流れる経路が
構成される。このため、ＴｉＮ膜５３の成膜においてＴ
ｉＮ膜５３に電子が飛来してＴｉＮ膜５３に捕獲されて
も、電子はＴｉＮ膜５３、ＡｌＣｕ膜５１、及び第２の
クランプリング６２を経由してアースに流れるので、Ｔ
ｉＮ膜５３に電荷が蓄積されることはない。この結果、
ＴｉＮ膜５３に蓄積された電荷を原因とするＳｉＯＮ膜
５２の静電破壊の発生を無くすることができる。
【００３６】また、第２の実施形態に係るキャパシタ構
造の製造方法によれば、ＳｉＯＮ膜５２の周辺領域にお
いてＡｌＣｕ膜５１を露出させるプロセスにいて、高価
なステッパーを使う方法ではなく、第１のクランプリン
グ６１を用いているのでキャパシタ構造を低コストで製
造できる。
造の製造方法によれば、ＳｉＯＮ膜５２の周辺領域にお
いてＡｌＣｕ膜５１を露出させるプロセスにいて、高価
なステッパーを使う方法ではなく、第１のクランプリン
グ６１を用いているのでキャパシタ構造を低コストで製
造できる。
【００３７】なお、第２の実施形態において、上記以外
の点は、上記第１の実施形態と同じである。
の点は、上記第１の実施形態と同じである。
【００３８】＜第３の実施形態＞図１２は、本発明の第
３の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。図１２に
は、スパッタ装置のステージ３０上に置かれた基板１０
上に上部電極膜７３を形成するプロセス（基板１０の中
央付近を省略した断面図）が示されている。
３の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。図１２に
は、スパッタ装置のステージ３０上に置かれた基板１０
上に上部電極膜７３を形成するプロセス（基板１０の中
央付近を省略した断面図）が示されている。
【００３９】図１２に示されるように、第３の実施形態
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜７１及び絶縁膜７２を順に形成する。下部電
極膜７１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜７２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。下部電極膜７１及び絶
縁膜７２の材質は、上記第１の実施形態の場合と同様で
ある。
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜７１及び絶縁膜７２を順に形成する。下部電
極膜７１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜７２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。下部電極膜７１及び絶
縁膜７２の材質は、上記第１の実施形態の場合と同様で
ある。
【００４０】図１２においては、スパッタ装置に、アー
スされたクランプリング８１が装備されている。クラン
プリング８１の円筒状の内壁８１ａは、クランプリング
８１の中心軸ＡＸにほぼ平行（即ち、絶縁膜７２の表面
にほぼ垂直）な内壁である。上部電極膜７３の形成に際
しては、図１２に示されるように、クランプリング８１
の内壁８１ａの下部のエッジ部８１ｂを、絶縁膜７２の
外周近傍の領域に接触させる。この状態で、スパッタ法
によって上部電極膜としてのＴｉＮ膜７３を堆積させ
る。ＴｉＮ膜７３は、絶縁膜７２上、クランプリング８
１の内壁８１ａ上、及びクランプリング８１の上部に堆
積する。その後、クランプリング８１の上昇又は基板１
０の下降によって、絶縁膜７２からクランプリング８１
を引き離す。以上で、基板上に金属膜−絶縁膜−金属膜
からなるＭＩＭキャパシタ構造を製造するプロセスを終
了する。ＭＩＭキャパシタ構造から図８に示されるよう
なＭＩＭキャパシタ素子を形成するプロセスは、第１の
実施形態の場合と同じである。
スされたクランプリング８１が装備されている。クラン
プリング８１の円筒状の内壁８１ａは、クランプリング
８１の中心軸ＡＸにほぼ平行（即ち、絶縁膜７２の表面
にほぼ垂直）な内壁である。上部電極膜７３の形成に際
しては、図１２に示されるように、クランプリング８１
の内壁８１ａの下部のエッジ部８１ｂを、絶縁膜７２の
外周近傍の領域に接触させる。この状態で、スパッタ法
によって上部電極膜としてのＴｉＮ膜７３を堆積させ
る。ＴｉＮ膜７３は、絶縁膜７２上、クランプリング８
１の内壁８１ａ上、及びクランプリング８１の上部に堆
積する。その後、クランプリング８１の上昇又は基板１
０の下降によって、絶縁膜７２からクランプリング８１
を引き離す。以上で、基板上に金属膜−絶縁膜−金属膜
からなるＭＩＭキャパシタ構造を製造するプロセスを終
了する。ＭＩＭキャパシタ構造から図８に示されるよう
なＭＩＭキャパシタ素子を形成するプロセスは、第１の
実施形態の場合と同じである。
【００４１】第３の実施形態のキャパシタ構造の製造方
法によれば、スパッタ法によってＴｉＮ膜７３を形成す
る際に、アースされたクランプリング８１の内壁８１ａ
のエッジ部８１ｂを絶縁膜７２に接触させることによっ
て、絶縁膜７２上だけではなく、絶縁膜７２上とクラン
プリング８１上とを繋ぐ領域にもＴｉＮ膜７３を形成す
る。従って、ＴｉＮ膜７３を形成する工程において、Ｔ
ｉＮ膜７３、クランプリング８１、及びアースという電
子が流れる経路が構成される。このため、ＴｉＮ膜７３
の成膜においてＴｉＮ膜７３に電子が飛来してＴｉＮ膜
７３に捕獲されても、電子はＴｉＮ膜７３及びクランプ
リング８１を経由してアースに流れるので、ＴｉＮ膜７
３に電荷が蓄積されることはない。この結果、ＴｉＮ膜
７３に蓄積された電荷を原因とする絶縁膜７２の静電破
壊の発生を無くすることができる。
法によれば、スパッタ法によってＴｉＮ膜７３を形成す
る際に、アースされたクランプリング８１の内壁８１ａ
のエッジ部８１ｂを絶縁膜７２に接触させることによっ
て、絶縁膜７２上だけではなく、絶縁膜７２上とクラン
プリング８１上とを繋ぐ領域にもＴｉＮ膜７３を形成す
る。従って、ＴｉＮ膜７３を形成する工程において、Ｔ
ｉＮ膜７３、クランプリング８１、及びアースという電
子が流れる経路が構成される。このため、ＴｉＮ膜７３
の成膜においてＴｉＮ膜７３に電子が飛来してＴｉＮ膜
７３に捕獲されても、電子はＴｉＮ膜７３及びクランプ
リング８１を経由してアースに流れるので、ＴｉＮ膜７
３に電荷が蓄積されることはない。この結果、ＴｉＮ膜
７３に蓄積された電荷を原因とする絶縁膜７２の静電破
壊の発生を無くすることができる。
【００４２】なお、図１３に示されるように、クランプ
リング８１の内壁８１ｃを、クランプリング８１の中心
軸に対して、絶縁膜７３側を小径とするように傾斜させ
てもよい。言い換えれば、内壁８１ｃを、基板１０の中
央部に向かって傾斜を持つように形成させてもよい。
リング８１の内壁８１ｃを、クランプリング８１の中心
軸に対して、絶縁膜７３側を小径とするように傾斜させ
てもよい。言い換えれば、内壁８１ｃを、基板１０の中
央部に向かって傾斜を持つように形成させてもよい。
【００４３】また、図１４に示されるように、クランプ
リング８１の内壁８１ｄを、クランプリング８１の中心
軸に対して、絶縁膜７３側を小径とするように傾斜さ
せ、かつ、曲面にしてもよい。
リング８１の内壁８１ｄを、クランプリング８１の中心
軸に対して、絶縁膜７３側を小径とするように傾斜さ
せ、かつ、曲面にしてもよい。
【００４４】なお、第３の実施形態において、上記以外
の点は、上記第１の実施形態と同じである。
の点は、上記第１の実施形態と同じである。
【００４５】＜第４の実施形態＞図１５は、本発明の第
４の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
４の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
【００４６】図１５に示されるように、第４の実施形態
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。上部電極膜９３の成膜
プロセスは、上記第１の実施形態の場合と同様に、スパ
ッタ法である。また、下部電極膜９１、絶縁膜９２、及
び上部電極膜９３の材質は、上記第１の実施形態の場合
と同様である。
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。上部電極膜９３の成膜
プロセスは、上記第１の実施形態の場合と同様に、スパ
ッタ法である。また、下部電極膜９１、絶縁膜９２、及
び上部電極膜９３の材質は、上記第１の実施形態の場合
と同様である。
【００４７】次に、図１５に示されるように、基板１０
の裏面に、負の電位が印加されたサセプタ電極３５を配
置した状態で、スパッタ法によって絶縁膜９２上に上部
電極膜９３を形成する。負の電位は、スパッタ装置の種
類や半導体基板の種類等の各種要因に基づいて決定すれ
ばよいが、−６００Ｖから−１２００Ｖまでの範囲内が
好ましい。上部電極膜９３の材質は、上記第１の実施形
態の場合と同様である。以上で、基板上に金属膜−絶縁
膜−金属膜からなるＭＩＭキャパシタ構造を製造するプ
ロセスを終了する。ＭＩＭキャパシタ構造から図８に示
されるようなＭＩＭキャパシタ素子を形成するプロセス
は、第１の実施形態の場合と同じである。
の裏面に、負の電位が印加されたサセプタ電極３５を配
置した状態で、スパッタ法によって絶縁膜９２上に上部
電極膜９３を形成する。負の電位は、スパッタ装置の種
類や半導体基板の種類等の各種要因に基づいて決定すれ
ばよいが、−６００Ｖから−１２００Ｖまでの範囲内が
好ましい。上部電極膜９３の材質は、上記第１の実施形
態の場合と同様である。以上で、基板上に金属膜−絶縁
膜−金属膜からなるＭＩＭキャパシタ構造を製造するプ
ロセスを終了する。ＭＩＭキャパシタ構造から図８に示
されるようなＭＩＭキャパシタ素子を形成するプロセス
は、第１の実施形態の場合と同じである。
【００４８】第４の実施形態に係るキャパシタ構造の製
造方法によれば、基板１０の裏面に、負の電位が印加さ
れたサセプタ電極３５を配置している。従って、スパッ
タ法によって上部電極膜９３を形成する際に上部電極膜
９３に近づく電子には、サセプタ電極３５の負電位によ
り形成された静電場による斥力が作用し、電子４２は上
部電極膜９３に到達し難い。このようにして、上部電極
膜９３を形成する際に、上部電極膜９３に電子４２が到
達し難くしているので、上部電極膜９３に蓄積された電
荷を原因とする絶縁膜９２の静電破壊の発生率を低下さ
せることができる。
造方法によれば、基板１０の裏面に、負の電位が印加さ
れたサセプタ電極３５を配置している。従って、スパッ
タ法によって上部電極膜９３を形成する際に上部電極膜
９３に近づく電子には、サセプタ電極３５の負電位によ
り形成された静電場による斥力が作用し、電子４２は上
部電極膜９３に到達し難い。このようにして、上部電極
膜９３を形成する際に、上部電極膜９３に電子４２が到
達し難くしているので、上部電極膜９３に蓄積された電
荷を原因とする絶縁膜９２の静電破壊の発生率を低下さ
せることができる。
【００４９】なお、第４の実施形態において、上記以外
の点は、上記第１の実施形態と同じである。また、第４
の実施形態における方法を上記第１の実施形態から第３
の実施形態までのいずれかに組み合わせることもでき
る。
の点は、上記第１の実施形態と同じである。また、第４
の実施形態における方法を上記第１の実施形態から第３
の実施形態までのいずれかに組み合わせることもでき
る。
【００５０】＜第５の実施形態＞図１６は、本発明の第
５の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
５の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
【００５１】図１６に示されるように、第５の実施形態
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。また、下部電極膜９１
及び絶縁膜９２の材質は、上記第１の実施形態の場合と
同様である。
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。また、下部電極膜９１
及び絶縁膜９２の材質は、上記第１の実施形態の場合と
同様である。
【００５２】次に、図１６に示されるように、絶縁膜９
２の外周近傍の領域の上部に、負の電位が印加されたク
ランプリング８３を配置した状態で、スパッタ法によっ
て絶縁膜９２上に上部電極膜９３を形成する。負の電位
は、スパッタ装置の種類、クランプリング８３の形状、
半導体基板の種類等の各種要因に基づいて決定すればよ
いが、−６００Ｖから−１２００Ｖまでの範囲内が好ま
しい。上部電極膜９３の材質は、上記第１の実施形態の
場合と同様である。以上で、基板上に金属膜−絶縁膜−
金属膜からなるＭＩＭキャパシタ構造を製造するプロセ
スを終了する。ＭＩＭキャパシタ構造から図８に示され
るようなＭＩＭキャパシタ素子を形成するプロセスは、
第１の実施形態の場合と同じである。
２の外周近傍の領域の上部に、負の電位が印加されたク
ランプリング８３を配置した状態で、スパッタ法によっ
て絶縁膜９２上に上部電極膜９３を形成する。負の電位
は、スパッタ装置の種類、クランプリング８３の形状、
半導体基板の種類等の各種要因に基づいて決定すればよ
いが、−６００Ｖから−１２００Ｖまでの範囲内が好ま
しい。上部電極膜９３の材質は、上記第１の実施形態の
場合と同様である。以上で、基板上に金属膜−絶縁膜−
金属膜からなるＭＩＭキャパシタ構造を製造するプロセ
スを終了する。ＭＩＭキャパシタ構造から図８に示され
るようなＭＩＭキャパシタ素子を形成するプロセスは、
第１の実施形態の場合と同じである。
【００５３】第５の実施形態に係るキャパシタ構造の製
造方法によれば、上部電極膜９３の製造工程において、
負の電位が印加されたクランプリング８３を配置してい
る。従って、スパッタ法によって上部電極膜９３を形成
する際に上部電極膜９３に近づく電子４２には、クラン
プリング８３の負電位によって形成された静電場による
斥力が作用し、電子４２は上部電極膜９３に到達し難
い。このようにして、上部電極膜９３を形成する際に、
上部電極膜９３に電子４２が到達し難くしているので、
上部電極膜９３に蓄積された電荷を原因とする絶縁膜９
２の静電破壊の発生率を低下させることができる。
造方法によれば、上部電極膜９３の製造工程において、
負の電位が印加されたクランプリング８３を配置してい
る。従って、スパッタ法によって上部電極膜９３を形成
する際に上部電極膜９３に近づく電子４２には、クラン
プリング８３の負電位によって形成された静電場による
斥力が作用し、電子４２は上部電極膜９３に到達し難
い。このようにして、上部電極膜９３を形成する際に、
上部電極膜９３に電子４２が到達し難くしているので、
上部電極膜９３に蓄積された電荷を原因とする絶縁膜９
２の静電破壊の発生率を低下させることができる。
【００５４】なお、第５の実施形態において、上記以外
の点は、上記第１の実施形態と同じである。また、第５
の実施形態における方法を上記第４の実施形態に組み合
わせることもできる。
の点は、上記第１の実施形態と同じである。また、第５
の実施形態における方法を上記第４の実施形態に組み合
わせることもできる。
【００５５】＜第６の実施形態＞図１７は、本発明の第
６の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
６の実施形態に係るキャパシタ構造の製造方法における
製造プロセスを概略的に示す断面図である。
【００５６】図１７に示されるように、第６の実施形態
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。また、下部電極膜９１
及び絶縁膜９２の材質は、上記第１の実施形態の場合と
同様である。
に係るキャパシタ構造の製造においては、基板１０上に
下部電極膜９１及び絶縁膜９２を順に形成する。下部電
極膜９１の成膜プロセスは、上記第１の実施形態の場合
と同様に、例えば、スパッタ法である。絶縁膜９２の成
膜プロセスは、上記第１の実施形態の場合と同様に、例
えば、プラズマＣＶＤ法である。また、下部電極膜９１
及び絶縁膜９２の材質は、上記第１の実施形態の場合と
同様である。
【００５７】次に、図１７に示されるように、絶縁膜９
２の上部に、負の電位が印加されたコリメータ８４を配
置した状態で、スパッタ法によって絶縁膜９２上に上部
電極膜９３を形成する。負の電位は、スパッタ装置の種
類、コリメータ８４の位置及び形状、半導体基板の種類
等の各種要因に基づいて決定すればよいが、−６００Ｖ
から−１２００Ｖまでの範囲内が好ましい。上部電極膜
９３の材質は、上記第１の実施形態の場合と同様であ
る。以上で、基板上に金属膜−絶縁膜−金属膜からなる
ＭＩＭキャパシタ構造を製造するプロセスを終了する。
ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭ
キャパシタ素子を形成するプロセスは、第１の実施形態
の場合と同じである。
２の上部に、負の電位が印加されたコリメータ８４を配
置した状態で、スパッタ法によって絶縁膜９２上に上部
電極膜９３を形成する。負の電位は、スパッタ装置の種
類、コリメータ８４の位置及び形状、半導体基板の種類
等の各種要因に基づいて決定すればよいが、−６００Ｖ
から−１２００Ｖまでの範囲内が好ましい。上部電極膜
９３の材質は、上記第１の実施形態の場合と同様であ
る。以上で、基板上に金属膜−絶縁膜−金属膜からなる
ＭＩＭキャパシタ構造を製造するプロセスを終了する。
ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭ
キャパシタ素子を形成するプロセスは、第１の実施形態
の場合と同じである。
【００５８】第６の実施形態に係るキャパシタ構造の製
造方法によれば、絶縁膜９２の上部に、負の電位が印加
されたコリメータ８４を配置している。従って、スパッ
タ法によって上部電極膜９３を形成する際に上部電極膜
９３に近づく電子４２には、コリメータ８４の負電位に
より形成される静電場による斥力が作用し、電子４２は
上部電極膜９３に到達し難い。このようにして、上部電
極膜９３を形成する際に、上部電極膜９３に電子４２が
到達し難くしているので、上部電極膜９３に蓄積された
電荷を原因とする絶縁膜９２の静電破壊の発生率を低下
させることができる。
造方法によれば、絶縁膜９２の上部に、負の電位が印加
されたコリメータ８４を配置している。従って、スパッ
タ法によって上部電極膜９３を形成する際に上部電極膜
９３に近づく電子４２には、コリメータ８４の負電位に
より形成される静電場による斥力が作用し、電子４２は
上部電極膜９３に到達し難い。このようにして、上部電
極膜９３を形成する際に、上部電極膜９３に電子４２が
到達し難くしているので、上部電極膜９３に蓄積された
電荷を原因とする絶縁膜９２の静電破壊の発生率を低下
させることができる。
【００５９】なお、第６の実施形態において、上記以外
の点は、上記第５の実施形態と同じである。また、第６
の実施形態におけるコリメータ８４を上記第１の実施形
態から第５の実施形態までのいずれかに組み合わせるこ
ともできる。
の点は、上記第５の実施形態と同じである。また、第６
の実施形態におけるコリメータ８４を上記第１の実施形
態から第５の実施形態までのいずれかに組み合わせるこ
ともできる。
【００６０】
【発明の効果】請求項１から５まで及び請求項８から１
０までのいずれかに記載のキャパシタ構造の製造方法に
よれば、スパッタ法によって上部電極膜を形成する際
に、アースされた導電性部材を下部電極膜に接触させる
と共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜
の所定領域上とを繋ぐ領域にも上部電極膜を形成する。
従って、上部電極膜を形成する工程において、上部電極
膜、下部電極膜、導電性部材、及びアースという電子が
流れる経路が構成される。このため、上部電極膜の成膜
において上部電極膜に電子が飛来して上部電極膜に捕獲
されても、電子は上部電極膜、下部電極膜、及び導電性
部材を経由してアースに流れるので、上部電極膜に電荷
が蓄積されることはない。この結果、上部電極膜に蓄積
された電荷を原因とする絶縁膜の静電破壊の発生を無く
することができる。
０までのいずれかに記載のキャパシタ構造の製造方法に
よれば、スパッタ法によって上部電極膜を形成する際
に、アースされた導電性部材を下部電極膜に接触させる
と共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜
の所定領域上とを繋ぐ領域にも上部電極膜を形成する。
従って、上部電極膜を形成する工程において、上部電極
膜、下部電極膜、導電性部材、及びアースという電子が
流れる経路が構成される。このため、上部電極膜の成膜
において上部電極膜に電子が飛来して上部電極膜に捕獲
されても、電子は上部電極膜、下部電極膜、及び導電性
部材を経由してアースに流れるので、上部電極膜に電荷
が蓄積されることはない。この結果、上部電極膜に蓄積
された電荷を原因とする絶縁膜の静電破壊の発生を無く
することができる。
【００６１】また、請求項３に記載のキャパシタ構造の
製造方法によれば、導電性部材がクランプリングである
ので、上部電極膜を成膜するスパッタ装置の改造は、ク
ランプリングをアースするだけであり、キャパシタ構造
を低コストで製造できる。
製造方法によれば、導電性部材がクランプリングである
ので、上部電極膜を成膜するスパッタ装置の改造は、ク
ランプリングをアースするだけであり、キャパシタ構造
を低コストで製造できる。
【００６２】また、請求項５に記載のキャパシタ構造の
製造方法によれば、絶縁膜の一部を除去する工程におけ
るホトレジストの外周近傍の領域の除去を、高価なステ
ッパーを使わずに、周辺露光又はエッジリンスにより行
うので、キャパシタ構造を低コストで製造できる。
製造方法によれば、絶縁膜の一部を除去する工程におけ
るホトレジストの外周近傍の領域の除去を、高価なステ
ッパーを使わずに、周辺露光又はエッジリンスにより行
うので、キャパシタ構造を低コストで製造できる。
【００６３】 請求項６及び請求項８から１０までのい
ずれかに記載のキャパシタ構造の製造方法によれば、ス
パッタ法によって上部電極膜を形成する際に、アースさ
れた第２のクランプリングを下部電極膜に接触させると
共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の
所定領域上とを繋ぐ領域にも上部電極膜を形成する。従
って、上部電極膜を形成する工程において、上部電極
膜、下部電極膜、第２のクランプリング、及びアースと
いう電子が流れる経路が構成される。このため、上部電
極膜の成膜において上部電極膜に電子が飛来して上部電
極膜に捕獲されても、電子は上部電極膜、下部電極膜、
及び第２のクランプリングを経由してアースに流れるの
で、上部電極膜に電荷が蓄積されることはない。この結
果、上部電極膜に蓄積された電荷を原因とする絶縁膜の
静電破壊の発生を無くすることができる。
ずれかに記載のキャパシタ構造の製造方法によれば、ス
パッタ法によって上部電極膜を形成する際に、アースさ
れた第２のクランプリングを下部電極膜に接触させると
共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の
所定領域上とを繋ぐ領域にも上部電極膜を形成する。従
って、上部電極膜を形成する工程において、上部電極
膜、下部電極膜、第２のクランプリング、及びアースと
いう電子が流れる経路が構成される。このため、上部電
極膜の成膜において上部電極膜に電子が飛来して上部電
極膜に捕獲されても、電子は上部電極膜、下部電極膜、
及び第２のクランプリングを経由してアースに流れるの
で、上部電極膜に電荷が蓄積されることはない。この結
果、上部電極膜に蓄積された電荷を原因とする絶縁膜の
静電破壊の発生を無くすることができる。
【００６４】 請求項７から１０までのいずれかに記載
のキャパシタ構造の製造方法によれば、スパッタ法によ
って上部電極膜を形成する際に、アースされたクランプ
リングを絶縁膜に接触させることによって、絶縁膜上だ
けではなく、絶縁膜上とクランプリング上とを繋ぐ領域
にも上部電極膜を形成する。従って、上部電極膜を形成
する工程において、上部電極膜、クランプリング、及び
アースという電子が流れる経路が構成される。このた
め、上部電極膜の成膜において上部電極膜に電子が飛来
して上部電極膜に捕獲されても、電子は上部電極膜及び
クランプリングを経由してアースに流れるので、上部電
極膜に電荷が蓄積されることはない。この結果、上部電
極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の
発生を無くすることができる。
のキャパシタ構造の製造方法によれば、スパッタ法によ
って上部電極膜を形成する際に、アースされたクランプ
リングを絶縁膜に接触させることによって、絶縁膜上だ
けではなく、絶縁膜上とクランプリング上とを繋ぐ領域
にも上部電極膜を形成する。従って、上部電極膜を形成
する工程において、上部電極膜、クランプリング、及び
アースという電子が流れる経路が構成される。このた
め、上部電極膜の成膜において上部電極膜に電子が飛来
して上部電極膜に捕獲されても、電子は上部電極膜及び
クランプリングを経由してアースに流れるので、上部電
極膜に電荷が蓄積されることはない。この結果、上部電
極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の
発生を無くすることができる。
【００６５】
【００６６】
【００６７】
【００６８】 請求項１１に記載のキャパシタ素子の製
造方法によれば、基板上にキャパシタ構造を製造する工
程において、上部電極膜に電荷を蓄積させない方法又は
電荷を蓄積させ難い方法を採用しているので、製造され
たキャパシタ素子の不良品発生率を低下させることがで
きる。
造方法によれば、基板上にキャパシタ構造を製造する工
程において、上部電極膜に電荷を蓄積させない方法又は
電荷を蓄積させ難い方法を採用しているので、製造され
たキャパシタ素子の不良品発生率を低下させることがで
きる。
【図１】 本発明の第１の実施形態に係るキャパシタ構
造の製造方法における製造プロセス（その１）を概略的
に示す要部断面図である。
造の製造方法における製造プロセス（その１）を概略的
に示す要部断面図である。
【図２】 第１の実施形態に係るキャパシタ構造の製造
方法における製造プロセス（その２）を概略的に示す要
部断面図である。
方法における製造プロセス（その２）を概略的に示す要
部断面図である。
【図３】 第１の実施形態に係るキャパシタ構造の製造
方法における製造プロセス（その３）を概略的に示す断
面図である。
方法における製造プロセス（その３）を概略的に示す断
面図である。
【図４】 図３の要部拡大図である。
【図５】 図３のキャパシタ構造を概略的に示す上面図
である。
である。
【図６】 キャパシタ素子の製造プロセス（その１）を
概略的に示す要部断面図である。
概略的に示す要部断面図である。
【図７】 キャパシタ素子の製造プロセス（その２）を
概略的に示す要部断面図である。
概略的に示す要部断面図である。
【図８】 キャパシタ素子の製造プロセス（その３）を
概略的に示す要部断面図である。
概略的に示す要部断面図である。
【図９】 本発明の第２の実施形態に係るキャパシタ構
造の製造方法における製造プロセス（その１）を概略的
に示す要部断面図である。
造の製造方法における製造プロセス（その１）を概略的
に示す要部断面図である。
【図１０】 第２の実施形態に係るキャパシタ構造の製
造方法における製造プロセス（その２）を概略的に示す
要部断面図である。
造方法における製造プロセス（その２）を概略的に示す
要部断面図である。
【図１１】 第２の実施形態に係るキャパシタ構造の製
造方法における製造プロセス（その３）を概略的に示す
要部断面図である。
造方法における製造プロセス（その３）を概略的に示す
要部断面図である。
【図１２】 本発明の第３の実施形態に係るキャパシタ
構造の製造方法における製造プロセスを概略的に示す断
面図である。
構造の製造方法における製造プロセスを概略的に示す断
面図である。
【図１３】 第３の実施形態に係るキャパシタ構造の製
造方法の変形例における製造プロセスを概略的に示す要
部断面図である。
造方法の変形例における製造プロセスを概略的に示す要
部断面図である。
【図１４】 第３の実施形態に係るキャパシタ構造の製
造方法の他の変形例における製造プロセスを概略的に示
す要部断面図である。
造方法の他の変形例における製造プロセスを概略的に示
す要部断面図である。
【図１５】 本発明の第４の実施形態に係るキャパシタ
構造の製造方法における製造プロセスを概略的に示す断
面図である。
構造の製造方法における製造プロセスを概略的に示す断
面図である。
【図１６】 本発明の第５の実施形態に係るキャパシタ
構造の製造方法における製造プロセスを概略的に示す断
面図である。
構造の製造方法における製造プロセスを概略的に示す断
面図である。
【図１７】 本発明の第６の実施形態に係るキャパシタ
構造の製造方法における製造プロセスを概略的に示す断
面図である。
構造の製造方法における製造プロセスを概略的に示す断
面図である。
１０ 基板
１８ 回路素子の形成領域
２０ ＭＩＭキャパシタ構造
２０ａ ＭＩＭキャパシタ素子
２１，５１，７１，９１ ＡｌＣｕ膜（下部電極膜）
２１ａ ＡｌＣｕ膜の周辺領域
２２，５２，７２，９２ ＳｉＯＮ膜（絶縁膜）
２２ａ 絶縁膜の外周近傍の部分
２３，５３，７３，９３ ＴｉＮ膜（上部電極膜）
２３ａ クランプリング上のＴｉＮ膜
３０ スパッタ装置のステージ
３１ クランプリング
３２ プラズマ領域
３３ ターゲット
３５ 負電位が印加されたサセプタ電極
４０ 電子の流れる経路
４１ 上部電極膜に衝突した電子
４２ プラズマ領域から上部電極膜に向かう電子
５３ａ 第２のクランプリング上のＴｉＮ膜
６１ 第１のクランプリング
６１ａ 第１のクランプリングの下部突出部
６２ 第２のクランプリング
６２ａ 第２のクランプリングの下部突出部
８１ クランプリング
８１ａ，８１ｃ，８１ｄ クランプリングの内壁
８１ｂ クランプリングの内壁のエッジ部
８３ 負電位が印加されたクランプリング
８４ コリメータ
フロントページの続き
(56)参考文献 特開 平10−313092（ＪＰ，Ａ)
特開 平７−41944（ＪＰ，Ａ)
特開 昭60−173870（ＪＰ，Ａ)
特開2001−250795（ＪＰ，Ａ)
特開2000−251803（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/285
H01L 27/04
H01L 27/10
C23C 14/34
Claims (11)
- 【請求項１】 基板上に下部電極膜を形成する工程と、 前記下部電極膜上であって、前記下部電極膜の外周近傍
の所定領域を除く領域に、絶縁膜を形成する工程と、 アースされた導電性部材を前記下部電極膜の前記所定領
域に接触させる工程と、 スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上
と前記下部電極膜の前記所定領域上とを繋ぐ領域に上部
電極膜を形成する工程と、 前記下部電極膜の前記所定領域から前記導電性部材を引
き離す工程とを有することを特徴とするキャパシタ構造
の製造方法。 - 【請求項２】 前記下部電極膜の前記所定領域が、前記
下部電極膜の外周を含む環状の周辺領域であることを特
徴とする請求項１に記載のキャパシタ構造の製造方法。 - 【請求項３】 前記導電性部材が、クランプリングであ
ることを特徴とする請求項１又は２のいずれかに記載の
キャパシタ構造の製造方法。 - 【請求項４】 前記絶縁膜を形成する工程が、 前記下部電極膜上に絶縁膜を堆積させる工程と、 前記絶縁膜の一部を除去し、前記下部電極膜の前記所定
領域を露出させる工程とを含むことを特徴とする請求項
１から３までのいずれかに記載のキャパシタ構造の製造
方法。 - 【請求項５】 前記絶縁膜の一部を除去する工程が、 前記絶縁膜上にホトレジストを塗布する工程と、 周辺露光又はエッジリンスによりホトレジストの外周近
傍の領域を除去し、前記絶縁膜の一部を露出させる工程
と、 前記絶縁膜の露出する部分を除去する工程とを含むこと
を特徴とする請求項４に記載のキャパシタ構造の製造方
法。 - 【請求項６】 基板上に下部電極膜を形成する工程と、 前記下部電極膜の外径より小さな内径を持つ第１のクラ
ンプリングを前記下部電極膜の外周近傍の上部に配置す
る工程と、 前記下部電極膜上の前記第１のクランプリングで覆われ
ていない領域に絶縁膜を形成する工程と、 前記下部電極膜の上部から前記第１のクランプリングを
引き離す工程と、 前記下部電極膜の外径より小さく且つ前記第１のクラン
プリングの内径より大きな内径を持ち、アースされた第
２のクランプリングを前記下部電極膜の外周近傍に接触
させる工程と、 スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上
と前記下部電極膜上とを繋ぐ領域に上部電極膜を形成す
る工程と、 前記下部電極膜から前記第２のクランプリングを引き離
す工程とを有することを特徴とするキャパシタ構造の製
造方法。 - 【請求項７】 基板上に下部電極膜を形成する工程と、 前記下部電極膜上に絶縁膜を形成する工程と、 アースされたクランプリングであって、前記基板の表面
にほぼ垂直に形成された内壁又は前記基板の中央部に向
かって傾斜を持つように形成された内壁を有するクラン
プリングを、前記絶縁膜の外周近傍の領域に接触させる
工程と、 スパッタ法によって前記絶縁膜上、前記内壁上を含む前
記クランプリングの上部に上部電極膜を形成する工程
と、 前記絶縁膜から前記クランプリングを引き離す工程とを
有することを特徴とするキャパシタ構造の製造方法。 - 【請求項８】 前記下部電極膜を形成する工程が、スパ
ッタ法によってＡｌＣｕ膜を堆積させる工程を含むこと
を特徴とする請求項１から７までのいずれかに記載のキ
ャパシタ構造の製造方法。 - 【請求項９】 前記絶縁膜を形成する工程が、プラズマ
ＣＶＤ法によってＳｉＯＮ膜、ＳｉＯ２膜、及びＳｉＮ
膜の中の少なくとも一つを堆積させる工程を含むことを
特徴とする請求項１から８までのいずれかに記載のキャ
パシタ構造の製造方法。 - 【請求項１０】 前記上部電極膜を形成する工程が、ス
パッタ法によってＴｉＮ膜を堆積させる工程を含むこと
を特徴とする請求項１から９までのいずれかに記載のキ
ャパシタ構造の製造方法。 - 【請求項１１】 前記請求項１から１０までのいずれか
に記載の製造方法によって基板上にキャパシタ構造を形
成する工程と、 前記キャパシタ構造を構成する前記下部電極膜、前記絶
縁膜、及び前記上部電極膜を部分的に除去し、残された
前記下部電極膜、前記絶縁膜、及び前記上部電極膜で構
成される１又は複数のキャパシタ素子を形成する工程と
を有することを特徴とするキャパシタ素子の製造方法。
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