JP2004006444A - キャパシタ構造の製造方法及びキャパシタ素子の製造方法 - Google Patents
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Abstract
【課題】ＭＩＭキャパシタ構造の絶縁膜の静電破壊の原因となる上部電極膜への電荷蓄積を抑制できるキャパシタ構造の製造方法及び不良品発生率の低いキャパシタ素子の製造方法を提供する。
【解決手段】集積回路が形成された基板１０上にＡｌＣｕ膜（下部電極膜）２１を形成し、ＡｌＣｕ膜２１上であってＡｌＣｕ膜２１の周辺領域を除く領域に、ＳｉＯＮ膜（絶縁膜）２２を形成する。次に、アースされたクランプリング３１をＡｌＣｕ膜２１の周辺領域２１ａに接触させ、スパッタ法によってＳｉＯＮ膜２２上及びＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域にＴｉＮ膜（上部電極膜）２３を堆積させ、ＭＩＭキャパシタ構造を製造する。ＴｉＮ膜２３の製造時に、ＴｉＮ膜２３に飛来した電子４１はＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３１、アースへと流れ、ＴｉＮ膜２３に蓄積されない。
【選択図】 図４
【解決手段】集積回路が形成された基板１０上にＡｌＣｕ膜（下部電極膜）２１を形成し、ＡｌＣｕ膜２１上であってＡｌＣｕ膜２１の周辺領域を除く領域に、ＳｉＯＮ膜（絶縁膜）２２を形成する。次に、アースされたクランプリング３１をＡｌＣｕ膜２１の周辺領域２１ａに接触させ、スパッタ法によってＳｉＯＮ膜２２上及びＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域にＴｉＮ膜（上部電極膜）２３を堆積させ、ＭＩＭキャパシタ構造を製造する。ＴｉＮ膜２３の製造時に、ＴｉＮ膜２３に飛来した電子４１はＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３１、アースへと流れ、ＴｉＮ膜２３に蓄積されない。
【選択図】 図４
Description
【０００１】
【発明の属する技術分野】
本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属膜−絶縁膜−金属膜）キャパシタ構造の製造方法及びＭＩＭキャパシタ素子の製造方法に関し、特に、集積回路が形成された半導体ウエハ上にＭＩＭキャパシタ構造を形成する方法に関するものである。
【０００２】
【従来の技術】
集積回路が形成された半導体ウエハ上にＭＩＭキャパシタ構造を形成する方法としては、半導体ウエハ上にスパッタ法により下部電極膜（例えば、ＡｌＣｕ膜）を成膜し、その上にプラズマＣＶＤ法により絶縁膜（例えば、ＳｉＯＮ膜）を成膜し、その上にスパッタ法により上部電極膜（例えば、ＴｉＮ膜）を成膜する方法がある。このスパッタ法では、プラズマ放電で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）に照射し、ターゲット表面の原子を弾き出し、この弾き出された原子を半導体ウエハ上に堆積させて薄膜を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、スパッタ法により上部電極膜を成膜するときに、ターゲットを構成する原子だけではなく、ターゲット近傍のプラズマ領域から高エネルギーの電子も飛来する。この電子が成膜中の上部電極膜に衝突すると、ＭＩＭキャパシタ構造の一方の電極である上部電極膜に電荷が蓄積される。そして、上部電極膜の成膜中に絶縁膜の耐圧限界を超える電荷が蓄積されると、放電によって絶縁膜が静電破壊され、その後のホトリソグラフィ工程及びエッチング工程によって形成されたキャパシタ素子が正常に機能しないという問題がある。
【０００４】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、ＭＩＭキャパシタ構造の絶縁膜の静電破壊の原因となる上部電極膜への電荷蓄積を抑制できるキャパシタ構造の製造方法及び不良品発生率の低いキャパシタ素子の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上であって、前記下部電極膜の外周近傍の所定領域を除く範囲に、絶縁膜を形成する工程と、アースされた導電性部材を前記下部電極膜の前記所定領域に接触させる工程と、スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜の前記所定領域上とを繋ぐ領域に上部電極膜を形成する工程と、前記下部電極膜の前記所定領域から前記導電性部材を引き離す工程とを有するものである。
【０００６】
また、他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜の外径より小さな内径を持つ第１のクランプリングを前記下部電極膜の外周近傍の上部に配置する工程と、前記下部電極膜上の前記第１のクランプリングで覆われていない領域に絶縁膜を形成する工程と、前記下部電極膜の上部から前記第１のクランプリングを引き離す工程と、前記下部電極膜の外径より小さく且つ前記第１のクランプリングの内径より大きな内径を持ち、アースされた第２のクランプリングを前記下部電極膜の外周近傍に接触させる工程と、スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜上とを繋ぐ領域に上部電極膜を形成する工程と、前記下部電極膜から前記第２のクランプリングを引き離す工程とを有するものである。
【０００７】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、アースされたクランプリングであって、前記基板の表面にほぼ垂直に形成された内壁又は前記基板の中央部に向かって傾斜を持つように形成された内壁を有するクランプリングを、前記絶縁膜の外周近傍の領域に接触させる工程と、スパッタ法によって前記絶縁膜上、前記内壁上を含む前記クランプリングの上部に上部電極膜を形成する工程と、前記絶縁膜から前記クランプリングを引き離す工程とを有するものである。
【０００８】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記基板の裏面に、負の電位が印加されたサセプタ電極を配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【０００９】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記絶縁膜上の外周近傍の領域の上部に、負の電位が印加されたクランプリングを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【００１０】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記絶縁膜上に、負の電位が印加されたコリメータを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【００１１】
また、本発明のキャパシタ素子の製造方法は、上記製造方法のいずれかによって基板上にキャパシタ構造を形成する工程と、前記キャパシタ構造を構成する前記下部電極膜、前記絶縁膜、及び前記上部電極膜を部分的に除去し、残された前記下部電極膜、前記絶縁膜、及び前記上部電極膜で構成される１又は複数のキャパシタ素子を形成する工程とを有するものである。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。図１には、基板１０上に下部電極膜２１と絶縁膜２２とが形成された状態が示されている。
【００１３】
また、図２は、第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。図２には、図１のプロセスで形成された絶縁膜２２の外周近傍の部分２２ａが除去された状態が示されている。
【００１４】
また、図３は、第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す断面図である。図３には、スパッタ装置のステージ３０上に置かれた基板１０上に上部電極膜２３を形成するプロセス（基板１０の中央付近を省略した断面図）が示されている。
【００１５】
図１に示されるように、キャパシタ構造の製造に用いられる基板１０は、Ｓｉ基板（半導体ウエハ）１１と、トランジスタ１２ａ及び導電膜１２ｂ等を覆う中間絶縁層１２と、ＡｌＣｕ配線を含む配線層１３と、Ｗプラグ１４ａを覆う絶縁層１４とから構成される。ただし、本発明のキャパシタ構造の製造方法に用いられる基板１０は、図１のものに限定されない。
【００１６】
第１の実施形態に係るキャパシタ構造の製造方法においては、図１に示されるように、先ず、基板１０上に下部電極膜としてのＡｌＣｕ膜２１をスパッタ法により成膜する。ただし、下部電極膜の材質はＡｌＣｕに限定されない。また、下部電極膜の成膜法は、スパッタ法に限定されない。さらにまた、下部電極膜の構造は、１層構造には限定されず、２層以上の金属膜の積層構造であってもよい。
【００１７】
次に、図１に示されるように、ＡｌＣｕ膜２１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜２２をプラズマＣＶＤ法で成膜する。ただし、キャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ等の他の絶縁膜であってもよい。また、キャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定されない。さらにまた、キャパシタ絶縁膜の構造は、１層構造には限定されず、２層以上の絶縁膜の積層構造であってもよい。
【００１８】
次に、ＳｉＯＮ膜２２上にホトレジスト（図示せず）を塗布し、周辺露光処理（ホトレジストのエッジ部にのみ光を照射し、現像してホトレジストのエッジ部を除去する処理）又はエッジリンス処理（リンス液をホトレジストのエッジ部に当ててホトレジストのエッジ部を除去する処理）等によりホトレジストの外周近傍の領域を除去する。次に、例えば、ドライエッチングにより、ホトレジストが除去されたＳｉＯＮ膜２２の露出部分（外周近傍の部分２２ａ）をエッチング除去する。その後、残っているホトレジストを全て除去する。その結果、図２に示されるように、ＡｌＣｕ膜２１の外周近傍の領域（上から見た場合には、環状の周辺領域）２１ａが露出する。ただし、ＡｌＣｕ膜２１を露出させる領域は、必ずしも環状である必要はなく、円弧状等の他の形状であってもよい。また、ＡｌＣｕ膜２１を露出させる領域の位置は、集積回路形成領域（後述する図５に示される領域１８）の外側の領域であれば、他の位置であってもよい。
【００１９】
次に、図３に示されるように、スパッタ装置において、アースされたクランプリング３１の下部突出部３１ａをＡｌＣｕ膜２１上の周辺領域２１ａに接触させる。このクランプリング３１としては、その内径が、ＳｉＯＮ膜２２の外径よりも僅かに大きいものを使用する。なお、ＡｌＣｕ膜２１上の周辺領域２１ａに接触させる部材は、通常は、クランプリング３１であるが、必ずしもクランプリング３１である必要はなく、クランプリング３１以外のアースされた導電性部材であってもよい。ただし、通常、スパッタ装置には、導電性のクランプリングが装備されているので、クランプリングを用いる場合には、スパッタ装置の改造は、クランプリング３１をアースするだけであり、コスト面で有利である。また、クランプリング３１の下部突出部３１ａの形状は、ＡｌＣｕ膜２１上の周辺領域２１ａと導通を確保できる形状であればよい。
【００２０】
次に、図３に示されるように、スパッタ装置により、ＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域に上部電極膜２３を形成する。スパッタ法では、プラズマ放電（プラズマ領域３２）で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）３３に照射し、ターゲット３３の表面の原子を弾き出し、この弾き出された原子をＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域、即ち、クランプリング３１で覆われていない領域に堆積させて上部電極膜としてのＴｉＮ膜２３を形成する。また、このスパッタ工程において、クランプリング３１の上部にもＴｉＮ膜２３ａが堆積する。
【００２１】
次に、クランプリング３１の上昇又は基板１０の下降によって、下部電極膜であるＡｌＣｕ膜２１の所定領域２１ａからクランプリング３１の下部突出部３１ａを引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。
【００２２】
図４は、図３の要部拡大図であり、図５は、ＭＩＭキャパシタ構造を持つ基板を概略的に示す上面図である。図５において、破線で示す領域１８の内側は、回路素子の形成領域であり、領域１８の外側は、回路素子が形成されない領域である。
【００２３】
図４に示されるように、第１の実施形態に係るキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜２３を形成する際に、アースされたクランプリング３１の下部突出部３１ａをＡｌＣｕ膜２１に接触させると共に、ＳｉＯＮ膜２２上だけではなく、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１の所定領域２１ａ上とを繋ぐ領域にもＴｉＮ膜２３を形成する。従って、ＴｉＮ膜２３とＡｌＣｕ膜２１とは電気的に接続されて等電位になる。また、ＴｉＮ膜２３を形成する工程において、ＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３１、及びアースという電流経路（電子の流れを図４の矢印４０で示す。）が構成される。このため、ＴｉＮ膜２３の成膜においてＴｉＮ膜２３に電子４１が飛来してＴｉＮ膜２３に捕獲されても、電子はＴｉＮ膜２３、ＡｌＣｕ膜２１、及びクランプリング３１を経由してアースに流れるので、ＴｉＮ膜２３に電荷が蓄積されることはない。この結果、ＴｉＮ膜２３に蓄積された電荷を原因とするＳｉＯＮ膜２２の静電破壊の発生を無くすることができる。
【００２４】
また、第１の実施形態に係るキャパシタ構造の製造方法によれば、ＳｉＯＮ膜２２の一部を除去するプロセスにおいて、高価なステッパーを使わずに、周辺露光又はエッジリンスにより、ホトレジストの外周近傍の領域を除去できるので、キャパシタ構造を低コストで製造できる。
【００２５】
次に、図１から図３までの製造プロセスによって製造されたＭＩＭキャパシタ構造からＭＩＭキャパシタ素子を製造するプロセスを説明する。図６から図８までは、ＭＩＭキャパシタ素子の製造プロセス（その１〜３）を概略的に示す要部断面図である。
【００２６】
ＭＩＭキャパシタ素子の製造に際しては、先ず、図６に示されるＭＩＭキャパシタ構造２０に対して、ホトリソグラフィ技術によるホトレジスト（図示せず）の形成及びエッチング技術によるＴｉＮ膜２３の除去を行い、図７に示されるように、ＴｉＮ膜２３をパターニングする。次に、図７に示されるＭＩＭキャパシタ構造２０に対して、ホトリソグラフィ技術によるホトレジスト（図示せず）の形成及びエッチング技術によるＳｉＯＮ膜２２の除去及びＡｌＣｕ膜２１の除去を行い、図８に示されるように、ＭＩＭキャパシタ素子２０ａが完成する。
【００２７】
上記したＭＩＭキャパシタ素子２０ａは、ＴｉＮ膜２３に電荷を蓄積させない方法を採用して製造されたＭＩＭキャパシタ構造２０から製造されているので、キャパシタ素子２０ａの不良品発生率を低下させることができる。
【００２８】
＜第２の実施形態＞
図９から図１１までは、本発明の第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１〜３）を概略的に示す要部断面図である。なお、図９から図１１までにおいて、基板１０は、上記第１の実施形態のものと同じである。
【００２９】
図９に示されるように、第２の実施形態に係るキャパシタ構造の製造方法においては、先ず、基板１０上に下部電極膜としてのＡｌＣｕ膜５１をスパッタ法により成膜する。この際、ＡｌＣｕ膜５１を基板１０の全面に堆積させるか、又は、できるだけエッジエクスクルージョン（Ｅｄｇｅ Ｅｘｃｌｕｓｉｏｎ）を小さくするように堆積させる。なお、下部電極膜の材質はＡｌＣｕに限定されない。また、下部電極膜の成膜法は、スパッタ法に限定されない。さらにまた、下部電極膜の構造は、１層構造には限定されず、２層以上の金属膜の積層構造であってもよい。
【００３０】
次に、図１０に示されるように、第１のクランプリング６１を装備したＣＶＤ装置において、ＡｌＣｕ膜５１上に、ＡｌＣｕ膜５１の外径より小さな内径を持つ第１のクランプリング６１をＡｌＣｕ膜５１の外周近傍の上部に配置する。第１のクランプリング６１はアースされており、第１のクランプリング６１の下部突出部６１ａはＡｌＣｕ膜５１に接触している。ただし、第１のクランプリング６１は必ずしもアースする必要はなく、また、第１のクランプリング６１の下部突出部６１ａは必ずしもＡｌＣｕ膜５１に接触させる必要はない。
【００３１】
次に、図１０に示されるように、ＡｌＣｕ膜５１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜５２をプラズマＣＶＤ法で成膜する。このとき、ＳｉＯＮ膜５２は、ＡｌＣｕ膜５１上に堆積される。また、第１のクランプリング６１上にもＳｉＯＮ膜５２ａが堆積される。このため、ＡｌＣｕ膜５１上にＳｉＯＮ膜５２が堆積される領域は、第１のクランプリング６１で覆われていない中央領域になる。このプロセスにより、図１０に示されるように、ＡｌＣｕ膜５１の外周近傍の領域は、ＳｉＯＮ膜５２で覆われない露出領域になる。なお、キャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ等の他の絶縁膜であってもよい。また、キャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定されない。さらにまた、キャパシタ絶縁膜の構造は、１層構造には限定されず、２層以上の絶縁膜の積層構造であってもよい。また、ＡｌＣｕ膜５１の外周近傍の領域をすべて露出させる必要はなく、一部露出させる程度でもよい。
【００３２】
次に、第１のクランプリング６１の上昇又は基板１０の下降によって、ＡｌＣｕ膜５１から第１のクランプリング６１の下部突出部６１ａを引き離す。そして、基板１０をスパッタ装置に移動する。
【００３３】
スパッタ装置では、図１１に示されるように、ＡｌＣｕ膜５１の外径より小さく且つ第１のクランプリング６１の内径（即ち、ＳｉＯＮ膜５２の外径）より大きな内径を持ち、アースされた第２のクランプリング６２の下部突出部６２ａをＡｌＣｕ膜５１の外周近傍に接触させる。次に、図１１に示されるように、スパッタ装置により、ＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１上とを繋ぐ領域に上部電極膜としてのＴｉＮ膜５３を形成する。スパッタ法では、プラズマ放電で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）に照射し、ターゲットの表面の原子を弾き出し、この弾き出された原子をＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１上とを繋ぐ領域に堆積させてＴｉＮ膜５３を形成する。また、このスパッタ工程において、クランプリング６２の上部にもＴｉＮ膜５３ａが堆積する。なお、上部電極膜の構造は、１層構造には限定されず、２層以上の電極膜の積層構造であってもよい。
【００３４】
次に、第２のクランプリング６２の上昇又は基板１０の下降によって、ＡｌＣｕ膜５１から第２のクランプリング６２の下部突出部６２ａを引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造５０から、図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００３５】
以上説明したように、第２の実施形態に係るキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜５３を形成する際に、アースされた第２のクランプリング６２の下部突出部６２ａをＡｌＣｕ膜５１に接触させると共に、ＳｉＯＮ膜５２上だけではなく、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１の所定領域５１ａ上とを繋ぐ領域にもＴｉＮ膜５３を形成する。従って、ＴｉＮ膜５３とＡｌＣｕ膜５１とは電気的に接続されて等電位になる。また、ＴｉＮ膜５３を形成する工程において、ＴｉＮ膜５３、ＡｌＣｕ膜５１、第２のクランプリング６２、及びアースという電子が流れる経路が構成される。このため、ＴｉＮ膜５３の成膜においてＴｉＮ膜５３に電子が飛来してＴｉＮ膜５３に捕獲されても、電子はＴｉＮ膜５３、ＡｌＣｕ膜５１、及び第２のクランプリング６２を経由してアースに流れるので、ＴｉＮ膜５３に電荷が蓄積されることはない。この結果、ＴｉＮ膜５３に蓄積された電荷を原因とするＳｉＯＮ膜５２の静電破壊の発生を無くすることができる。
【００３６】
また、第２の実施形態に係るキャパシタ構造の製造方法によれば、ＳｉＯＮ膜５２の周辺領域においてＡｌＣｕ膜５１を露出させるプロセスにいて、高価なステッパーを使う方法ではなく、第１のクランプリング６１を用いているのでキャパシタ構造を低コストで製造できる。
【００３７】
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態と同じである。
【００３８】
＜第３の実施形態＞
図１２は、本発明の第３の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。図１２には、スパッタ装置のステージ３０上に置かれた基板１０上に上部電極膜７３を形成するプロセス（基板１０の中央付近を省略した断面図）が示されている。
【００３９】
図１２に示されるように、第３の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜７１及び絶縁膜７２を順に形成する。下部電極膜７１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜７２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。下部電極膜７１及び絶縁膜７２の材質は、上記第１の実施形態の場合と同様である。
【００４０】
図１２においては、スパッタ装置に、アースされたクランプリング８１が装備されている。クランプリング８１の円筒状の内壁８１ａは、クランプリング８１の中心軸ＡＸにほぼ平行（即ち、絶縁膜７２の表面にほぼ垂直）な内壁である。上部電極膜７３の形成に際しては、図１２に示されるように、クランプリング８１の内壁８１ａの下部のエッジ部８１ｂを、絶縁膜７２の外周近傍の領域に接触させる。この状態で、スパッタ法によって上部電極膜としてのＴｉＮ膜７３を堆積させる。ＴｉＮ膜７３は、絶縁膜７２上、クランプリング８１の内壁８１ａ上、及びクランプリング８１の上部に堆積する。その後、クランプリング８１の上昇又は基板１０の下降によって、絶縁膜７２からクランプリング８１を引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００４１】
第３の実施形態のキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜７３を形成する際に、アースされたクランプリング８１の内壁８１ａのエッジ部８１ｂを絶縁膜７２に接触させることによって、絶縁膜７２上だけではなく、絶縁膜７２上とクランプリング８１上とを繋ぐ領域にもＴｉＮ膜７３を形成する。従って、ＴｉＮ膜７３を形成する工程において、ＴｉＮ膜７３、クランプリング８１、及びアースという電子が流れる経路が構成される。このため、ＴｉＮ膜７３の成膜においてＴｉＮ膜７３に電子が飛来してＴｉＮ膜７３に捕獲されても、電子はＴｉＮ膜７３及びクランプリング８１を経由してアースに流れるので、ＴｉＮ膜７３に電荷が蓄積されることはない。この結果、ＴｉＮ膜７３に蓄積された電荷を原因とする絶縁膜７２の静電破壊の発生を無くすることができる。
【００４２】
なお、図１３に示されるように、クランプリング８１の内壁８１ｃを、クランプリング８１の中心軸に対して、絶縁膜７３側を小径とするように傾斜させてもよい。言い換えれば、内壁８１ｃを、基板１０の中央部に向かって傾斜を持つように形成させてもよい。
【００４３】
また、図１４に示されるように、クランプリング８１の内壁８１ｄを、クランプリング８１の中心軸に対して、絶縁膜７３側を小径とするように傾斜させ、かつ、曲面にしてもよい。
【００４４】
なお、第３の実施形態において、上記以外の点は、上記第１の実施形態と同じである。
【００４５】
＜第４の実施形態＞
図１５は、本発明の第４の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００４６】
図１５に示されるように、第４の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。上部電極膜９３の成膜プロセスは、上記第１の実施形態の場合と同様に、スパッタ法である。また、下部電極膜９１、絶縁膜９２、及び上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。
【００４７】
次に、図１５に示されるように、基板１０の裏面に、負の電位が印加されたサセプタ電極３５を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類や半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００４８】
第４の実施形態に係るキャパシタ構造の製造方法によれば、基板１０の裏面に、負の電位が印加されたサセプタ電極３５を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子には、サセプタ電極３５の負電位により形成された静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００４９】
なお、第４の実施形態において、上記以外の点は、上記第１の実施形態と同じである。また、第４の実施形態における方法を上記第１の実施形態から第３の実施形態までのいずれかに組み合わせることもできる。
【００５０】
＜第５の実施形態＞
図１６は、本発明の第５の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００５１】
図１６に示されるように、第５の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。また、下部電極膜９１及び絶縁膜９２の材質は、上記第１の実施形態の場合と同様である。
【００５２】
次に、図１６に示されるように、絶縁膜９２の外周近傍の領域の上部に、負の電位が印加されたクランプリング８３を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類、クランプリング８３の形状、半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００５３】
第５の実施形態に係るキャパシタ構造の製造方法によれば、上部電極膜９３の製造工程において、負の電位が印加されたクランプリング８３を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子４２には、クランプリング８３の負電位によって形成された静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００５４】
なお、第５の実施形態において、上記以外の点は、上記第１の実施形態と同じである。また、第５の実施形態における方法を上記第４の実施形態に組み合わせることもできる。
【００５５】
＜第６の実施形態＞
図１７は、本発明の第６の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００５６】
図１７に示されるように、第６の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。また、下部電極膜９１及び絶縁膜９２の材質は、上記第１の実施形態の場合と同様である。
【００５７】
次に、図１７に示されるように、絶縁膜９２の上部に、負の電位が印加されたコリメータ８４を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類、コリメータ８４の位置及び形状、半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００５８】
第６の実施形態に係るキャパシタ構造の製造方法によれば、絶縁膜９２の上部に、負の電位が印加されたコリメータ８４を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子４２には、コリメータ８４の負電位により形成される静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００５９】
なお、第６の実施形態において、上記以外の点は、上記第５の実施形態と同じである。また、第６の実施形態におけるコリメータ８４を上記第１の実施形態から第５の実施形態までのいずれかに組み合わせることもできる。
【００６０】
【発明の効果】
請求項１から５まで及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされた導電性部材を下部電極膜に接触させると共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の所定領域上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、下部電極膜、導電性部材、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜、下部電極膜、及び導電性部材を経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６１】
また、請求項３に記載のキャパシタ構造の製造方法によれば、導電性部材がクランプリングであるので、上部電極膜を成膜するスパッタ装置の改造は、クランプリングをアースするだけであり、キャパシタ構造を低コストで製造できる。
【００６２】
また、請求項５に記載のキャパシタ構造の製造方法によれば、絶縁膜の一部を除去する工程におけるホトレジストの外周近傍の領域の除去を、高価なステッパーを使わずに、周辺露光又はエッジリンスにより行うので、キャパシタ構造を低コストで製造できる。
【００６３】
請求項６及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされた第２のクランプリングを下部電極膜に接触させると共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の所定領域上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、下部電極膜、第２のクランプリング、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜、下部電極膜、及び第２のクランプリングを経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６４】
請求項７及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされたクランプリングを絶縁膜に接触させることによって、絶縁膜上だけではなく、絶縁膜上とクランプリング上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、クランプリング、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜及びクランプリングを経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６５】
請求項８及び請求項１１から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、基板の裏面に、負の電位が印加されたサセプタ電極を配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、サセプタ電極の負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６６】
請求項９及び請求項１１から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、絶縁膜の外周近傍の領域の上部に、負の電位が印加されたクランプリングを配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、クランプリングの負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６７】
請求項１０から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、絶縁膜の上部に、負の電位が印加されたコリメータを配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、コリメータの負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６８】
請求項１５に記載のキャパシタ素子の製造方法によれば、基板上にキャパシタ構造を製造する工程において、上部電極膜に電荷を蓄積させない方法又は電荷を蓄積させ難い方法を採用しているので、製造されたキャパシタ素子の不良品発生率を低下させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。
【図２】第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。
【図３】第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す断面図である。
【図４】図３の要部拡大図である。
【図５】図３のキャパシタ構造を概略的に示す上面図である。
【図６】キャパシタ素子の製造プロセス（その１）を概略的に示す要部断面図である。
【図７】キャパシタ素子の製造プロセス（その２）を概略的に示す要部断面図である。
【図８】キャパシタ素子の製造プロセス（その３）を概略的に示す要部断面図である。
【図９】本発明の第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。
【図１０】第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。
【図１１】第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す要部断面図である。
【図１２】本発明の第３の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１３】第３の実施形態に係るキャパシタ構造の製造方法の変形例における製造プロセスを概略的に示す要部断面図である。
【図１４】第３の実施形態に係るキャパシタ構造の製造方法の他の変形例における製造プロセスを概略的に示す要部断面図である。
【図１５】本発明の第４の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１６】本発明の第５の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１７】本発明の第６の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【符号の説明】
１０ 基板
１８ 回路素子の形成領域
２０ ＭＩＭキャパシタ構造
２０ａ ＭＩＭキャパシタ素子
２１，５１，７１，９１ ＡｌＣｕ膜（下部電極膜）
２１ａ ＡｌＣｕ膜の周辺領域
２２，５２，７２，９２ ＳｉＯＮ膜（絶縁膜）
２２ａ 絶縁膜の外周近傍の部分
２３，５３，７３，９３ ＴｉＮ膜（上部電極膜）
２３ａ クランプリング上のＴｉＮ膜
３０ スパッタ装置のステージ
３１ クランプリング
３２ プラズマ領域
３３ ターゲット
３５ 負電位が印加されたサセプタ電極
４０ 電子の流れる経路
４１ 上部電極膜に衝突した電子
４２ プラズマ領域から上部電極膜に向かう電子
５３ａ 第２のクランプリング上のＴｉＮ膜
６１ 第１のクランプリング
６１ａ 第１のクランプリングの下部突出部
６２ 第２のクランプリング
６２ａ 第２のクランプリングの下部突出部
８１ クランプリング
８１ａ，８１ｃ，８１ｄ クランプリングの内壁
８１ｂ クランプリングの内壁のエッジ部
８３ 負電位が印加されたクランプリング
８４ コリメータ
【発明の属する技術分野】
本発明は、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ：金属膜−絶縁膜−金属膜）キャパシタ構造の製造方法及びＭＩＭキャパシタ素子の製造方法に関し、特に、集積回路が形成された半導体ウエハ上にＭＩＭキャパシタ構造を形成する方法に関するものである。
【０００２】
【従来の技術】
集積回路が形成された半導体ウエハ上にＭＩＭキャパシタ構造を形成する方法としては、半導体ウエハ上にスパッタ法により下部電極膜（例えば、ＡｌＣｕ膜）を成膜し、その上にプラズマＣＶＤ法により絶縁膜（例えば、ＳｉＯＮ膜）を成膜し、その上にスパッタ法により上部電極膜（例えば、ＴｉＮ膜）を成膜する方法がある。このスパッタ法では、プラズマ放電で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）に照射し、ターゲット表面の原子を弾き出し、この弾き出された原子を半導体ウエハ上に堆積させて薄膜を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、スパッタ法により上部電極膜を成膜するときに、ターゲットを構成する原子だけではなく、ターゲット近傍のプラズマ領域から高エネルギーの電子も飛来する。この電子が成膜中の上部電極膜に衝突すると、ＭＩＭキャパシタ構造の一方の電極である上部電極膜に電荷が蓄積される。そして、上部電極膜の成膜中に絶縁膜の耐圧限界を超える電荷が蓄積されると、放電によって絶縁膜が静電破壊され、その後のホトリソグラフィ工程及びエッチング工程によって形成されたキャパシタ素子が正常に機能しないという問題がある。
【０００４】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、ＭＩＭキャパシタ構造の絶縁膜の静電破壊の原因となる上部電極膜への電荷蓄積を抑制できるキャパシタ構造の製造方法及び不良品発生率の低いキャパシタ素子の製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上であって、前記下部電極膜の外周近傍の所定領域を除く範囲に、絶縁膜を形成する工程と、アースされた導電性部材を前記下部電極膜の前記所定領域に接触させる工程と、スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜の前記所定領域上とを繋ぐ領域に上部電極膜を形成する工程と、前記下部電極膜の前記所定領域から前記導電性部材を引き離す工程とを有するものである。
【０００６】
また、他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜の外径より小さな内径を持つ第１のクランプリングを前記下部電極膜の外周近傍の上部に配置する工程と、前記下部電極膜上の前記第１のクランプリングで覆われていない領域に絶縁膜を形成する工程と、前記下部電極膜の上部から前記第１のクランプリングを引き離す工程と、前記下部電極膜の外径より小さく且つ前記第１のクランプリングの内径より大きな内径を持ち、アースされた第２のクランプリングを前記下部電極膜の外周近傍に接触させる工程と、スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜上とを繋ぐ領域に上部電極膜を形成する工程と、前記下部電極膜から前記第２のクランプリングを引き離す工程とを有するものである。
【０００７】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、アースされたクランプリングであって、前記基板の表面にほぼ垂直に形成された内壁又は前記基板の中央部に向かって傾斜を持つように形成された内壁を有するクランプリングを、前記絶縁膜の外周近傍の領域に接触させる工程と、スパッタ法によって前記絶縁膜上、前記内壁上を含む前記クランプリングの上部に上部電極膜を形成する工程と、前記絶縁膜から前記クランプリングを引き離す工程とを有するものである。
【０００８】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記基板の裏面に、負の電位が印加されたサセプタ電極を配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【０００９】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記絶縁膜上の外周近傍の領域の上部に、負の電位が印加されたクランプリングを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【００１０】
また、さらに他の発明のキャパシタ構造の製造方法は、基板上に下部電極膜を形成する工程と、前記下部電極膜上に絶縁膜を形成する工程と、前記絶縁膜上に、負の電位が印加されたコリメータを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程とを有するものである。
【００１１】
また、本発明のキャパシタ素子の製造方法は、上記製造方法のいずれかによって基板上にキャパシタ構造を形成する工程と、前記キャパシタ構造を構成する前記下部電極膜、前記絶縁膜、及び前記上部電極膜を部分的に除去し、残された前記下部電極膜、前記絶縁膜、及び前記上部電極膜で構成される１又は複数のキャパシタ素子を形成する工程とを有するものである。
【００１２】
【発明の実施の形態】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。図１には、基板１０上に下部電極膜２１と絶縁膜２２とが形成された状態が示されている。
【００１３】
また、図２は、第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。図２には、図１のプロセスで形成された絶縁膜２２の外周近傍の部分２２ａが除去された状態が示されている。
【００１４】
また、図３は、第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す断面図である。図３には、スパッタ装置のステージ３０上に置かれた基板１０上に上部電極膜２３を形成するプロセス（基板１０の中央付近を省略した断面図）が示されている。
【００１５】
図１に示されるように、キャパシタ構造の製造に用いられる基板１０は、Ｓｉ基板（半導体ウエハ）１１と、トランジスタ１２ａ及び導電膜１２ｂ等を覆う中間絶縁層１２と、ＡｌＣｕ配線を含む配線層１３と、Ｗプラグ１４ａを覆う絶縁層１４とから構成される。ただし、本発明のキャパシタ構造の製造方法に用いられる基板１０は、図１のものに限定されない。
【００１６】
第１の実施形態に係るキャパシタ構造の製造方法においては、図１に示されるように、先ず、基板１０上に下部電極膜としてのＡｌＣｕ膜２１をスパッタ法により成膜する。ただし、下部電極膜の材質はＡｌＣｕに限定されない。また、下部電極膜の成膜法は、スパッタ法に限定されない。さらにまた、下部電極膜の構造は、１層構造には限定されず、２層以上の金属膜の積層構造であってもよい。
【００１７】
次に、図１に示されるように、ＡｌＣｕ膜２１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜２２をプラズマＣＶＤ法で成膜する。ただし、キャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ等の他の絶縁膜であってもよい。また、キャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定されない。さらにまた、キャパシタ絶縁膜の構造は、１層構造には限定されず、２層以上の絶縁膜の積層構造であってもよい。
【００１８】
次に、ＳｉＯＮ膜２２上にホトレジスト（図示せず）を塗布し、周辺露光処理（ホトレジストのエッジ部にのみ光を照射し、現像してホトレジストのエッジ部を除去する処理）又はエッジリンス処理（リンス液をホトレジストのエッジ部に当ててホトレジストのエッジ部を除去する処理）等によりホトレジストの外周近傍の領域を除去する。次に、例えば、ドライエッチングにより、ホトレジストが除去されたＳｉＯＮ膜２２の露出部分（外周近傍の部分２２ａ）をエッチング除去する。その後、残っているホトレジストを全て除去する。その結果、図２に示されるように、ＡｌＣｕ膜２１の外周近傍の領域（上から見た場合には、環状の周辺領域）２１ａが露出する。ただし、ＡｌＣｕ膜２１を露出させる領域は、必ずしも環状である必要はなく、円弧状等の他の形状であってもよい。また、ＡｌＣｕ膜２１を露出させる領域の位置は、集積回路形成領域（後述する図５に示される領域１８）の外側の領域であれば、他の位置であってもよい。
【００１９】
次に、図３に示されるように、スパッタ装置において、アースされたクランプリング３１の下部突出部３１ａをＡｌＣｕ膜２１上の周辺領域２１ａに接触させる。このクランプリング３１としては、その内径が、ＳｉＯＮ膜２２の外径よりも僅かに大きいものを使用する。なお、ＡｌＣｕ膜２１上の周辺領域２１ａに接触させる部材は、通常は、クランプリング３１であるが、必ずしもクランプリング３１である必要はなく、クランプリング３１以外のアースされた導電性部材であってもよい。ただし、通常、スパッタ装置には、導電性のクランプリングが装備されているので、クランプリングを用いる場合には、スパッタ装置の改造は、クランプリング３１をアースするだけであり、コスト面で有利である。また、クランプリング３１の下部突出部３１ａの形状は、ＡｌＣｕ膜２１上の周辺領域２１ａと導通を確保できる形状であればよい。
【００２０】
次に、図３に示されるように、スパッタ装置により、ＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域に上部電極膜２３を形成する。スパッタ法では、プラズマ放電（プラズマ領域３２）で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）３３に照射し、ターゲット３３の表面の原子を弾き出し、この弾き出された原子をＳｉＯＮ膜２２上、及び、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１上とを繋ぐ領域、即ち、クランプリング３１で覆われていない領域に堆積させて上部電極膜としてのＴｉＮ膜２３を形成する。また、このスパッタ工程において、クランプリング３１の上部にもＴｉＮ膜２３ａが堆積する。
【００２１】
次に、クランプリング３１の上昇又は基板１０の下降によって、下部電極膜であるＡｌＣｕ膜２１の所定領域２１ａからクランプリング３１の下部突出部３１ａを引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。
【００２２】
図４は、図３の要部拡大図であり、図５は、ＭＩＭキャパシタ構造を持つ基板を概略的に示す上面図である。図５において、破線で示す領域１８の内側は、回路素子の形成領域であり、領域１８の外側は、回路素子が形成されない領域である。
【００２３】
図４に示されるように、第１の実施形態に係るキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜２３を形成する際に、アースされたクランプリング３１の下部突出部３１ａをＡｌＣｕ膜２１に接触させると共に、ＳｉＯＮ膜２２上だけではなく、ＳｉＯＮ膜２２上とＡｌＣｕ膜２１の所定領域２１ａ上とを繋ぐ領域にもＴｉＮ膜２３を形成する。従って、ＴｉＮ膜２３とＡｌＣｕ膜２１とは電気的に接続されて等電位になる。また、ＴｉＮ膜２３を形成する工程において、ＴｉＮ膜２３、ＡｌＣｕ膜２１、クランプリング３１、及びアースという電流経路（電子の流れを図４の矢印４０で示す。）が構成される。このため、ＴｉＮ膜２３の成膜においてＴｉＮ膜２３に電子４１が飛来してＴｉＮ膜２３に捕獲されても、電子はＴｉＮ膜２３、ＡｌＣｕ膜２１、及びクランプリング３１を経由してアースに流れるので、ＴｉＮ膜２３に電荷が蓄積されることはない。この結果、ＴｉＮ膜２３に蓄積された電荷を原因とするＳｉＯＮ膜２２の静電破壊の発生を無くすることができる。
【００２４】
また、第１の実施形態に係るキャパシタ構造の製造方法によれば、ＳｉＯＮ膜２２の一部を除去するプロセスにおいて、高価なステッパーを使わずに、周辺露光又はエッジリンスにより、ホトレジストの外周近傍の領域を除去できるので、キャパシタ構造を低コストで製造できる。
【００２５】
次に、図１から図３までの製造プロセスによって製造されたＭＩＭキャパシタ構造からＭＩＭキャパシタ素子を製造するプロセスを説明する。図６から図８までは、ＭＩＭキャパシタ素子の製造プロセス（その１〜３）を概略的に示す要部断面図である。
【００２６】
ＭＩＭキャパシタ素子の製造に際しては、先ず、図６に示されるＭＩＭキャパシタ構造２０に対して、ホトリソグラフィ技術によるホトレジスト（図示せず）の形成及びエッチング技術によるＴｉＮ膜２３の除去を行い、図７に示されるように、ＴｉＮ膜２３をパターニングする。次に、図７に示されるＭＩＭキャパシタ構造２０に対して、ホトリソグラフィ技術によるホトレジスト（図示せず）の形成及びエッチング技術によるＳｉＯＮ膜２２の除去及びＡｌＣｕ膜２１の除去を行い、図８に示されるように、ＭＩＭキャパシタ素子２０ａが完成する。
【００２７】
上記したＭＩＭキャパシタ素子２０ａは、ＴｉＮ膜２３に電荷を蓄積させない方法を採用して製造されたＭＩＭキャパシタ構造２０から製造されているので、キャパシタ素子２０ａの不良品発生率を低下させることができる。
【００２８】
＜第２の実施形態＞
図９から図１１までは、本発明の第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１〜３）を概略的に示す要部断面図である。なお、図９から図１１までにおいて、基板１０は、上記第１の実施形態のものと同じである。
【００２９】
図９に示されるように、第２の実施形態に係るキャパシタ構造の製造方法においては、先ず、基板１０上に下部電極膜としてのＡｌＣｕ膜５１をスパッタ法により成膜する。この際、ＡｌＣｕ膜５１を基板１０の全面に堆積させるか、又は、できるだけエッジエクスクルージョン（Ｅｄｇｅ Ｅｘｃｌｕｓｉｏｎ）を小さくするように堆積させる。なお、下部電極膜の材質はＡｌＣｕに限定されない。また、下部電極膜の成膜法は、スパッタ法に限定されない。さらにまた、下部電極膜の構造は、１層構造には限定されず、２層以上の金属膜の積層構造であってもよい。
【００３０】
次に、図１０に示されるように、第１のクランプリング６１を装備したＣＶＤ装置において、ＡｌＣｕ膜５１上に、ＡｌＣｕ膜５１の外径より小さな内径を持つ第１のクランプリング６１をＡｌＣｕ膜５１の外周近傍の上部に配置する。第１のクランプリング６１はアースされており、第１のクランプリング６１の下部突出部６１ａはＡｌＣｕ膜５１に接触している。ただし、第１のクランプリング６１は必ずしもアースする必要はなく、また、第１のクランプリング６１の下部突出部６１ａは必ずしもＡｌＣｕ膜５１に接触させる必要はない。
【００３１】
次に、図１０に示されるように、ＡｌＣｕ膜５１上に、キャパシタ絶縁膜としてのＳｉＯＮ膜５２をプラズマＣＶＤ法で成膜する。このとき、ＳｉＯＮ膜５２は、ＡｌＣｕ膜５１上に堆積される。また、第１のクランプリング６１上にもＳｉＯＮ膜５２ａが堆積される。このため、ＡｌＣｕ膜５１上にＳｉＯＮ膜５２が堆積される領域は、第１のクランプリング６１で覆われていない中央領域になる。このプロセスにより、図１０に示されるように、ＡｌＣｕ膜５１の外周近傍の領域は、ＳｉＯＮ膜５２で覆われない露出領域になる。なお、キャパシタ絶縁膜の材質は、ＳｉＯＮに限定されず、ＳｉＯ２やＳｉＮ等の他の絶縁膜であってもよい。また、キャパシタ絶縁膜の成膜法は、プラズマＣＶＤ法に限定されない。さらにまた、キャパシタ絶縁膜の構造は、１層構造には限定されず、２層以上の絶縁膜の積層構造であってもよい。また、ＡｌＣｕ膜５１の外周近傍の領域をすべて露出させる必要はなく、一部露出させる程度でもよい。
【００３２】
次に、第１のクランプリング６１の上昇又は基板１０の下降によって、ＡｌＣｕ膜５１から第１のクランプリング６１の下部突出部６１ａを引き離す。そして、基板１０をスパッタ装置に移動する。
【００３３】
スパッタ装置では、図１１に示されるように、ＡｌＣｕ膜５１の外径より小さく且つ第１のクランプリング６１の内径（即ち、ＳｉＯＮ膜５２の外径）より大きな内径を持ち、アースされた第２のクランプリング６２の下部突出部６２ａをＡｌＣｕ膜５１の外周近傍に接触させる。次に、図１１に示されるように、スパッタ装置により、ＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１上とを繋ぐ領域に上部電極膜としてのＴｉＮ膜５３を形成する。スパッタ法では、プラズマ放電で発生した不活性ガス（例えば、Ａｒガス）イオンを電界で加速してターゲット（蒸着原料）に照射し、ターゲットの表面の原子を弾き出し、この弾き出された原子をＳｉＯＮ膜５２上、及び、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１上とを繋ぐ領域に堆積させてＴｉＮ膜５３を形成する。また、このスパッタ工程において、クランプリング６２の上部にもＴｉＮ膜５３ａが堆積する。なお、上部電極膜の構造は、１層構造には限定されず、２層以上の電極膜の積層構造であってもよい。
【００３４】
次に、第２のクランプリング６２の上昇又は基板１０の下降によって、ＡｌＣｕ膜５１から第２のクランプリング６２の下部突出部６２ａを引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造５０から、図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００３５】
以上説明したように、第２の実施形態に係るキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜５３を形成する際に、アースされた第２のクランプリング６２の下部突出部６２ａをＡｌＣｕ膜５１に接触させると共に、ＳｉＯＮ膜５２上だけではなく、ＳｉＯＮ膜５２上とＡｌＣｕ膜５１の所定領域５１ａ上とを繋ぐ領域にもＴｉＮ膜５３を形成する。従って、ＴｉＮ膜５３とＡｌＣｕ膜５１とは電気的に接続されて等電位になる。また、ＴｉＮ膜５３を形成する工程において、ＴｉＮ膜５３、ＡｌＣｕ膜５１、第２のクランプリング６２、及びアースという電子が流れる経路が構成される。このため、ＴｉＮ膜５３の成膜においてＴｉＮ膜５３に電子が飛来してＴｉＮ膜５３に捕獲されても、電子はＴｉＮ膜５３、ＡｌＣｕ膜５１、及び第２のクランプリング６２を経由してアースに流れるので、ＴｉＮ膜５３に電荷が蓄積されることはない。この結果、ＴｉＮ膜５３に蓄積された電荷を原因とするＳｉＯＮ膜５２の静電破壊の発生を無くすることができる。
【００３６】
また、第２の実施形態に係るキャパシタ構造の製造方法によれば、ＳｉＯＮ膜５２の周辺領域においてＡｌＣｕ膜５１を露出させるプロセスにいて、高価なステッパーを使う方法ではなく、第１のクランプリング６１を用いているのでキャパシタ構造を低コストで製造できる。
【００３７】
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態と同じである。
【００３８】
＜第３の実施形態＞
図１２は、本発明の第３の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。図１２には、スパッタ装置のステージ３０上に置かれた基板１０上に上部電極膜７３を形成するプロセス（基板１０の中央付近を省略した断面図）が示されている。
【００３９】
図１２に示されるように、第３の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜７１及び絶縁膜７２を順に形成する。下部電極膜７１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜７２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。下部電極膜７１及び絶縁膜７２の材質は、上記第１の実施形態の場合と同様である。
【００４０】
図１２においては、スパッタ装置に、アースされたクランプリング８１が装備されている。クランプリング８１の円筒状の内壁８１ａは、クランプリング８１の中心軸ＡＸにほぼ平行（即ち、絶縁膜７２の表面にほぼ垂直）な内壁である。上部電極膜７３の形成に際しては、図１２に示されるように、クランプリング８１の内壁８１ａの下部のエッジ部８１ｂを、絶縁膜７２の外周近傍の領域に接触させる。この状態で、スパッタ法によって上部電極膜としてのＴｉＮ膜７３を堆積させる。ＴｉＮ膜７３は、絶縁膜７２上、クランプリング８１の内壁８１ａ上、及びクランプリング８１の上部に堆積する。その後、クランプリング８１の上昇又は基板１０の下降によって、絶縁膜７２からクランプリング８１を引き離す。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００４１】
第３の実施形態のキャパシタ構造の製造方法によれば、スパッタ法によってＴｉＮ膜７３を形成する際に、アースされたクランプリング８１の内壁８１ａのエッジ部８１ｂを絶縁膜７２に接触させることによって、絶縁膜７２上だけではなく、絶縁膜７２上とクランプリング８１上とを繋ぐ領域にもＴｉＮ膜７３を形成する。従って、ＴｉＮ膜７３を形成する工程において、ＴｉＮ膜７３、クランプリング８１、及びアースという電子が流れる経路が構成される。このため、ＴｉＮ膜７３の成膜においてＴｉＮ膜７３に電子が飛来してＴｉＮ膜７３に捕獲されても、電子はＴｉＮ膜７３及びクランプリング８１を経由してアースに流れるので、ＴｉＮ膜７３に電荷が蓄積されることはない。この結果、ＴｉＮ膜７３に蓄積された電荷を原因とする絶縁膜７２の静電破壊の発生を無くすることができる。
【００４２】
なお、図１３に示されるように、クランプリング８１の内壁８１ｃを、クランプリング８１の中心軸に対して、絶縁膜７３側を小径とするように傾斜させてもよい。言い換えれば、内壁８１ｃを、基板１０の中央部に向かって傾斜を持つように形成させてもよい。
【００４３】
また、図１４に示されるように、クランプリング８１の内壁８１ｄを、クランプリング８１の中心軸に対して、絶縁膜７３側を小径とするように傾斜させ、かつ、曲面にしてもよい。
【００４４】
なお、第３の実施形態において、上記以外の点は、上記第１の実施形態と同じである。
【００４５】
＜第４の実施形態＞
図１５は、本発明の第４の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００４６】
図１５に示されるように、第４の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。上部電極膜９３の成膜プロセスは、上記第１の実施形態の場合と同様に、スパッタ法である。また、下部電極膜９１、絶縁膜９２、及び上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。
【００４７】
次に、図１５に示されるように、基板１０の裏面に、負の電位が印加されたサセプタ電極３５を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類や半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００４８】
第４の実施形態に係るキャパシタ構造の製造方法によれば、基板１０の裏面に、負の電位が印加されたサセプタ電極３５を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子には、サセプタ電極３５の負電位により形成された静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００４９】
なお、第４の実施形態において、上記以外の点は、上記第１の実施形態と同じである。また、第４の実施形態における方法を上記第１の実施形態から第３の実施形態までのいずれかに組み合わせることもできる。
【００５０】
＜第５の実施形態＞
図１６は、本発明の第５の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００５１】
図１６に示されるように、第５の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。また、下部電極膜９１及び絶縁膜９２の材質は、上記第１の実施形態の場合と同様である。
【００５２】
次に、図１６に示されるように、絶縁膜９２の外周近傍の領域の上部に、負の電位が印加されたクランプリング８３を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類、クランプリング８３の形状、半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００５３】
第５の実施形態に係るキャパシタ構造の製造方法によれば、上部電極膜９３の製造工程において、負の電位が印加されたクランプリング８３を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子４２には、クランプリング８３の負電位によって形成された静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００５４】
なお、第５の実施形態において、上記以外の点は、上記第１の実施形態と同じである。また、第５の実施形態における方法を上記第４の実施形態に組み合わせることもできる。
【００５５】
＜第６の実施形態＞
図１７は、本発明の第６の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【００５６】
図１７に示されるように、第６の実施形態に係るキャパシタ構造の製造においては、基板１０上に下部電極膜９１及び絶縁膜９２を順に形成する。下部電極膜９１の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、スパッタ法である。絶縁膜９２の成膜プロセスは、上記第１の実施形態の場合と同様に、例えば、プラズマＣＶＤ法である。また、下部電極膜９１及び絶縁膜９２の材質は、上記第１の実施形態の場合と同様である。
【００５７】
次に、図１７に示されるように、絶縁膜９２の上部に、負の電位が印加されたコリメータ８４を配置した状態で、スパッタ法によって絶縁膜９２上に上部電極膜９３を形成する。負の電位は、スパッタ装置の種類、コリメータ８４の位置及び形状、半導体基板の種類等の各種要因に基づいて決定すればよいが、−６００Ｖから−１２００Ｖまでの範囲内が好ましい。上部電極膜９３の材質は、上記第１の実施形態の場合と同様である。以上で、基板上に金属膜−絶縁膜−金属膜からなるＭＩＭキャパシタ構造を製造するプロセスを終了する。ＭＩＭキャパシタ構造から図８に示されるようなＭＩＭキャパシタ素子を形成するプロセスは、第１の実施形態の場合と同じである。
【００５８】
第６の実施形態に係るキャパシタ構造の製造方法によれば、絶縁膜９２の上部に、負の電位が印加されたコリメータ８４を配置している。従って、スパッタ法によって上部電極膜９３を形成する際に上部電極膜９３に近づく電子４２には、コリメータ８４の負電位により形成される静電場による斥力が作用し、電子４２は上部電極膜９３に到達し難い。このようにして、上部電極膜９３を形成する際に、上部電極膜９３に電子４２が到達し難くしているので、上部電極膜９３に蓄積された電荷を原因とする絶縁膜９２の静電破壊の発生率を低下させることができる。
【００５９】
なお、第６の実施形態において、上記以外の点は、上記第５の実施形態と同じである。また、第６の実施形態におけるコリメータ８４を上記第１の実施形態から第５の実施形態までのいずれかに組み合わせることもできる。
【００６０】
【発明の効果】
請求項１から５まで及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされた導電性部材を下部電極膜に接触させると共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の所定領域上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、下部電極膜、導電性部材、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜、下部電極膜、及び導電性部材を経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６１】
また、請求項３に記載のキャパシタ構造の製造方法によれば、導電性部材がクランプリングであるので、上部電極膜を成膜するスパッタ装置の改造は、クランプリングをアースするだけであり、キャパシタ構造を低コストで製造できる。
【００６２】
また、請求項５に記載のキャパシタ構造の製造方法によれば、絶縁膜の一部を除去する工程におけるホトレジストの外周近傍の領域の除去を、高価なステッパーを使わずに、周辺露光又はエッジリンスにより行うので、キャパシタ構造を低コストで製造できる。
【００６３】
請求項６及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされた第２のクランプリングを下部電極膜に接触させると共に、絶縁膜上だけではなく、絶縁膜上と下部電極膜の所定領域上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、下部電極膜、第２のクランプリング、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜、下部電極膜、及び第２のクランプリングを経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６４】
請求項７及び請求項１２から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、スパッタ法によって上部電極膜を形成する際に、アースされたクランプリングを絶縁膜に接触させることによって、絶縁膜上だけではなく、絶縁膜上とクランプリング上とを繋ぐ領域にも上部電極膜を形成する。従って、上部電極膜を形成する工程において、上部電極膜、クランプリング、及びアースという電子が流れる経路が構成される。このため、上部電極膜の成膜において上部電極膜に電子が飛来して上部電極膜に捕獲されても、電子は上部電極膜及びクランプリングを経由してアースに流れるので、上部電極膜に電荷が蓄積されることはない。この結果、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生を無くすることができる。
【００６５】
請求項８及び請求項１１から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、基板の裏面に、負の電位が印加されたサセプタ電極を配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、サセプタ電極の負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６６】
請求項９及び請求項１１から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、絶縁膜の外周近傍の領域の上部に、負の電位が印加されたクランプリングを配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、クランプリングの負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６７】
請求項１０から１４までのいずれかに記載のキャパシタ構造の製造方法によれば、絶縁膜の上部に、負の電位が印加されたコリメータを配置している。従って、スパッタ法によって上部電極膜を形成する際に上部電極膜に近づく電子には、コリメータの負電位により形成された静電場による斥力が作用し、電子は上部電極膜に到達し難い。このようにして、上部電極膜を形成する際に、上部電極膜に電子が到達し難くしているので、上部電極膜に蓄積された電荷を原因とする絶縁膜の静電破壊の発生率を低下させることができる。
【００６８】
請求項１５に記載のキャパシタ素子の製造方法によれば、基板上にキャパシタ構造を製造する工程において、上部電極膜に電荷を蓄積させない方法又は電荷を蓄積させ難い方法を採用しているので、製造されたキャパシタ素子の不良品発生率を低下させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。
【図２】第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。
【図３】第１の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す断面図である。
【図４】図３の要部拡大図である。
【図５】図３のキャパシタ構造を概略的に示す上面図である。
【図６】キャパシタ素子の製造プロセス（その１）を概略的に示す要部断面図である。
【図７】キャパシタ素子の製造プロセス（その２）を概略的に示す要部断面図である。
【図８】キャパシタ素子の製造プロセス（その３）を概略的に示す要部断面図である。
【図９】本発明の第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その１）を概略的に示す要部断面図である。
【図１０】第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その２）を概略的に示す要部断面図である。
【図１１】第２の実施形態に係るキャパシタ構造の製造方法における製造プロセス（その３）を概略的に示す要部断面図である。
【図１２】本発明の第３の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１３】第３の実施形態に係るキャパシタ構造の製造方法の変形例における製造プロセスを概略的に示す要部断面図である。
【図１４】第３の実施形態に係るキャパシタ構造の製造方法の他の変形例における製造プロセスを概略的に示す要部断面図である。
【図１５】本発明の第４の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１６】本発明の第５の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【図１７】本発明の第６の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
【符号の説明】
１０ 基板
１８ 回路素子の形成領域
２０ ＭＩＭキャパシタ構造
２０ａ ＭＩＭキャパシタ素子
２１，５１，７１，９１ ＡｌＣｕ膜（下部電極膜）
２１ａ ＡｌＣｕ膜の周辺領域
２２，５２，７２，９２ ＳｉＯＮ膜（絶縁膜）
２２ａ 絶縁膜の外周近傍の部分
２３，５３，７３，９３ ＴｉＮ膜（上部電極膜）
２３ａ クランプリング上のＴｉＮ膜
３０ スパッタ装置のステージ
３１ クランプリング
３２ プラズマ領域
３３ ターゲット
３５ 負電位が印加されたサセプタ電極
４０ 電子の流れる経路
４１ 上部電極膜に衝突した電子
４２ プラズマ領域から上部電極膜に向かう電子
５３ａ 第２のクランプリング上のＴｉＮ膜
６１ 第１のクランプリング
６１ａ 第１のクランプリングの下部突出部
６２ 第２のクランプリング
６２ａ 第２のクランプリングの下部突出部
８１ クランプリング
８１ａ，８１ｃ，８１ｄ クランプリングの内壁
８１ｂ クランプリングの内壁のエッジ部
８３ 負電位が印加されたクランプリング
８４ コリメータ
Claims (15)
- 基板上に下部電極膜を形成する工程と、
前記下部電極膜上であって、前記下部電極膜の外周近傍の所定領域を除く領域に、絶縁膜を形成する工程と、
アースされた導電性部材を前記下部電極膜の前記所定領域に接触させる工程と、
スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜の前記所定領域上とを繋ぐ領域に上部電極膜を形成する工程と、
前記下部電極膜の前記所定領域から前記導電性部材を引き離す工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 前記下部電極膜の前記所定領域が、前記下部電極膜の外周を含む環状の周辺領域であることを特徴とする請求項１に記載のキャパシタ構造の製造方法。
- 前記導電性部材が、クランプリングであることを特徴とする請求項１又は２のいずれかに記載のキャパシタ構造の製造方法。
- 前記絶縁膜を形成する工程が、
前記下部電極膜上に絶縁膜を堆積させる工程と、
前記絶縁膜の一部を除去し、前記下部電極膜の前記所定領域を露出させる工程と
を含むことを特徴とする請求項１から３までのいずれかに記載のキャパシタ構造の製造方法。 - 前記絶縁膜の一部を除去する工程が、
前記絶縁膜上にホトレジストを塗布する工程と、
周辺露光又はエッジリンスによりホトレジストの外周近傍の領域を除去し、前記絶縁膜の一部を露出させる工程と、
前記絶縁膜の露出する部分を除去する工程と
を含むことを特徴とする請求項４に記載のキャパシタ構造の製造方法。 - 基板上に下部電極膜を形成する工程と、
前記下部電極膜の外径より小さな内径を持つ第１のクランプリングを前記下部電極膜の外周近傍の上部に配置する工程と、
前記下部電極膜上の前記第１のクランプリングで覆われていない領域に絶縁膜を形成する工程と、
前記下部電極膜の上部から前記第１のクランプリングを引き離す工程と、
前記下部電極膜の外径より小さく且つ前記第１のクランプリングの内径より大きな内径を持ち、アースされた第２のクランプリングを前記下部電極膜の外周近傍に接触させる工程と、
スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記下部電極膜上とを繋ぐ領域に上部電極膜を形成する工程と、
前記下部電極膜から前記第２のクランプリングを引き離す工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 基板上に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
アースされたクランプリングであって、前記基板の表面にほぼ垂直に形成された内壁又は前記基板の中央部に向かって傾斜を持つように形成された内壁を有するクランプリングを、前記絶縁膜の外周近傍の領域に接触させる工程と、
スパッタ法によって前記絶縁膜上、前記内壁上を含む前記クランプリングの上部に上部電極膜を形成する工程と、
前記絶縁膜から前記クランプリングを引き離す工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 基板上に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
前記基板の裏面に、負の電位が印加されたサセプタ電極を配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 基板上に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
前記絶縁膜上の外周近傍の領域の上部に、負の電位が印加されたクランプリングを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 基板上に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
前記絶縁膜上に、負の電位が印加されたコリメータを配置した状態で、スパッタ法によって前記絶縁膜上に上部電極膜を形成する工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 前記負の電位が、−６００Ｖから−１２００Ｖまでの範囲内で設定された電位であることを特徴とする請求項８から１０までのいずれかに記載のキャパシタ構造の製造方法。
- 前記下部電極膜を形成する工程が、スパッタ法によってＡｌＣｕ膜を堆積させる工程を含むことを特徴とする請求項１から１１までのいずれかに記載のキャパシタ構造の製造方法。
- 前記絶縁膜を形成する工程が、プラズマＣＶＤ法によってＳｉＯＮ膜、ＳｉＯ２膜、及びＳｉＮ膜の中の少なくとも一つを堆積させる工程を含むことを特徴とする請求項１から１２までのいずれかに記載のキャパシタ構造の製造方法。
- 前記上部電極膜を形成する工程が、スパッタ法によってＴｉＮ膜を堆積させる工程を含むことを特徴とする請求項１から１３までのいずれかに記載のキャパシタ構造の製造方法。
- 前記請求項１から１４までのいずれかに記載の製造方法によって基板上にキャパシタ構造を形成する工程と、
前記キャパシタ構造を構成する前記下部電極膜、前記絶縁膜、及び前記上部電極膜を部分的に除去し、残された前記下部電極膜、前記絶縁膜、及び前記上部電極膜で構成される１又は複数のキャパシタ素子を形成する工程と
を有することを特徴とするキャパシタ素子の製造方法。
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| US6492911B1 (en) * | 1999-04-19 | 2002-12-10 | Netzer Motion Sensors Ltd. | Capacitive displacement encoder |
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Cited By (3)
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| JP2011166032A (ja) * | 2010-02-12 | 2011-08-25 | Sharp Corp | 半導体装置およびその製造方法 |
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