KR100407421B1 - Mis형전계효과트랜지스터를포함하는반도체장치및그제조방법 - Google Patents

Mis형전계효과트랜지스터를포함하는반도체장치및그제조방법 Download PDF

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Abstract

게이트 산화막의 단부가 이온 주입시에, 손상을 받는 것을 방지하며, 또한 티탄 실리사이드막 단부의 막두께가, 지나치게 커지는 것을 방지할 수 있는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법을 제공한다.
n­형 영역(16) 형성전에, 게이트 전극(26)의 각부(角部)(42)로부터 게이트 산화막(20)의 측면에 걸쳐서 실리콘 질화막(24)을 형성한다. n­형 영역(16) 형성을 위해서, 이온 주입을 행한다. 게이트 산화막(20)의 측면과 면하도록, 실리콘 질화막(24)이 있다. 이 때문에, 이온은, 게이트 산화막(20)의 측면에 충돌하지 않는다. 게이트 전극(26)의 상면에 티탄 실리사이드막(28) 형성시, 실리콘 질화막(24)이 게이트 전극(26)의 측면에서의 실리사이드 반응을 방지한다.

Description

MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법
발명의 배경기술
산업상 이용분야
본 발명은, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법 및 그 제조 방법에 의해 제조된 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
종래의 기술
MIS형 전계 효과 트랜지스터의 제조 방법이, 예를 들면 일본 특허 공개평9-162402호 공보에 개시되어 있다. 이하, 이 공보에 개시된 MIS형 전계 효과 트랜지스터의 제조 방법을 설명한다.
도 40을 참조하여, p형의 실시콘 기판(200)의 주표면에, p형 웰(202)을 형성한다. p형 웰(202)의 주위에, 소자 분리용의 필드 산화막(204)을 형성한다. p형웰(202)의 위에, 게이트 산화막(206)을 형성한다. 게이트 산화막(206)의 위에, 폴리실리콘막(208)을 형성한다.
도 41을 참조하여, 폴리실리콘막(208)을 선택적으로 에칭 제거하여, 게이트 전극(212)을 형성한다. 게이트 전극(212) 및 필드 산화막(204)을 마스크로서, 실리콘 기판(200)의 주표면에 비소를 이온 주입하여, n­형 영역(214)을 형성한다. CVD(Chemica1 Vapor Deposition)법을 사용하여, 게이트 전극(212)을 덮도록, 실리콘 기판(200)의 주표면에 실리콘 질화막(210)을 형성한다. 이 실리콘 질화막(210)을 이방성 에칭을 사용하여 에치백(etch back)하고, 게이트 전극(212)의 측면 및 게이트 절연막(206)의 측면과 면하도록, 두께 10nm의 실리콘 질화막(210)을 남긴다. 실리콘 질화막(210)을, 게이트 산화막(206)의 측면과 면하는 위치에 형성함으로써, 게이트 산화막(206)으로 산소가 공급되는 것을 방지하고 있다. 이것에 의해, 게이트 산화막(206)에 게이트 버즈비크가 발생하는 것을 방지하고 있다. 게이트 버즈비크는, MIS형 전계 효과 트랜지스터의 특성이 열화하는 원인이 된다. 실리콘 질화막(210)의 두께를, 10nm으로 한 것은 이하의 이유 때문이다. 이 MIS형 전계 효과 트랜지스터의 소스/드레인은, n­형 영역, n형 영역 및 n­형 영역의 3개의 영역으로 이루어진다. n­형 영역은, 실리콘 질화막(210)의 아래에 위치한다. 실리콘 질화막(210)의 두께가 10nm보다 작으면, n­형 영역의 폭도 10nm보다 작게 된다. n­형 영역의 폭이 10nm보다 작으면, n­형 영역이 이웃에 있는 n형 영역에흡수되어, n­형 영역으로서의 기능을 다할 수 없게 되기 때문이다.
제조 방법의 설명을 계속한다. 도 42를 참조하여, 게이트 전극(212), 실리콘 질화막(210) 및 필드 산화막(204)을 마스크로서, 실리콘 기판(200)의 주표면에, 비소를 이온 주입하여, n형 영역(218)을 형성한다. 다음에, 게이트 전극(212)을 덮도록, CVD법에 의해서, 실리콘 기판(200)의 주표면에 실리콘 산화막을 형성한다. 이 실리콘 산화막을 이방성 에칭을 사용하여 에치백함으로써, 실리콘 질화막(210)과 향하도록 측벽 실리콘 산화막(216)을 형성한다.
도 43을 참조하여, 게이트 전극(212), 실리콘 질화막(210), 측벽 실리콘 산화막(216) 및 필드 산화막(204)을 마스크로서, 실리콘 기판(200)의 주표면에 비소를 이온 주입하여, n+형 영역(220)을 형성한다.
도 44를 참조하여, 게이트 전극(212)을 덮도록, 실리콘 기판(200)의 주표면 전면에, 층간 절연막(222)을 형성한다. 층간 절연막(222)에, n+형 영역(220)에 도달하는 콘택트 홀(224)을 형성한다. 층간 절연막(222)의 위 및 콘택트 홀(224)의 속에 전도막을 형성한다. 그리고, 이 전도막에 소정의 패터닝을 실시함으로써, 배선막(226)을 형성한다. 이상의 공정에 의해, MIS형 전계 효과 트랜지스터가 제조된다.
도 41을 참조하여, 게이트 전극(212)을 마스크로서 실리콘 기판(200)의 주표면에 이온 주입을 함으로써, n­형 영역(214)을 형성하고 있다. 이 이온 주입시,게이트 산화막(206)의 측면은 노출되고 있다. 게이트 산화막(206)의 측면이 노출되고 있기 때문에, 이온이 게이트 산화막(206)의 측면에 충돌한다. 이것에 의해, 게이트 산화막(206)의 단부에서, 게이트 산화막의 결정 구조의 결합이 끊어진 개소가 발생한다. 게이트 산화막의 결정 구조의 결합이 끊어짐으로써 발생하는 문제는, 주로 다음 3가지이다. (1) 게이트 절연막의 결정 구조의 결합이 끊어진 부분의 절연 내압은 내려간다. 이것에 의해, 게이트 절연막의 절연 내압이 내려간다. (2) 게이트 절연막의 결정 구조의 결합이 끊어진 개소를 캐리어가 흐르는 것에 의해, 게이트 절연막중에 리크 전류가 흐른다. (3) 게이트 절연막의 결정 구조의 결합이 끊어져 있는 개소에서는, 채널을 흐르는 캐리어가 용이하게 트랩된다. 이것에 의해, MIS 전계 효과 트랜지스터의 특성이 변화한다. 또한, MIS 전계 효과 트랜지스터의 장기 신뢰성이 저하한다.
특히, 도 45에 나타내는 바와 같이, 경사 이온 주입(258)을 이용하여, 소스/드레인(254)을 형성하는 경우, 다수의 이온이 게이트 산화막(206)의 측면에 직접 충돌한다. 따라서, 게이트 산화막(206)의 단부에서, 결정 구조의 결합이 끊어진 개소가 다수 발생하기 쉽다. 경사 이온 주입을 이용하여, 소스/드레인을 형성하는 이유를 설명한다. 경사 이온 주입(258)을 이용하여, 소스/드레인(254)을 형성하면, 소스/드레인(254)의 단부(256)는, 게이트 전극(212)과 겹치는 위치에 형성된다. 이것에 의해, 채널을 흐르는 캐리어가, 게이트 산화막(206)에 들어가는 것을 방지하고 있다. 즉, 도 41을 참조하여, 소스/드레인인 n­형 영역(214)의 측면이,게이트 전극(212)의 측면의 직하에 위치하고 있으면, 화살표 A로 나타내는 개소에서 전계 집중이 발생한다. 이 전계 집중에 의해, 채널을 흐르는 캐리어가 용이하게, 게이트 산화막(206)속으로 들어간다. 캐리어가 게이트 산화막(206)속으로 들어가면, 게이트 산화막(206)의 특성이 열화한다.
또한, 도 41에 나타내는 n­형 영역(214)은, 확산에 의해서도 형성할 수 있다. n­형 영역(214)을 확산에 의해 형성할 때에 있어서도, 게이트 산화막(206)의 측면은 노출되고 있다. 따라서 확산되는 불순물이, 게이트 산화막(206)의 측면으로부터 게이트 산화막(206)을 구성하는 결정 구조속으로 들어간다. 이것에 의해 게이트 산화막(206)의 절연 내압이 내려간다.
그런데, MIS 전계 효과 트랜지스터의 제조에 있어서, 게이트 전극의 전기적 저항을 내리기 위해서, 게이트 전극의 상면에 실리사이드막을 형성하는 경우가 있다. 이하에 이것에 대해서 설명한다.
도 46을 참조하여, p형의 실리콘 기판(230)의 주표면에, p형 웰(232)을 형성한다. p형 웰(232)의 주위에, 필드 산화막(234)을 형성한다. 실리콘 기판(230)의 주표면에, 게이트 산화막(236) 및 폴리실리콘막을 형성한다. 폴리실리콘막에 소정의 패터닝을 실시함에 따라, 게이트 전극(238)을 형성한다. 게이트 전극(238) 및 필드 산화막(234)을 마스크로서, 실리콘 기판(230)의 주표면에 이온 주입하여, n­형 영역(242)을 형성한다. 다음에, 게이트 전극(238)을 덮도록, 실리콘 기판(230)의 주표면에, 실리콘 산화막을 형성한다. 이 실리콘 산화막을 이방성 에칭을 이용하여 에치백하여, 게이트 전극(238)의 측면 및 게이트 산화막(236)의 측면과 면하도록, 측벽 실리콘 산화막(240)을 형성한다. 예를 들면, A로 나타내는 단차부에 실리콘 산화막이 남지 않도록, 측벽 실리콘 산화막(240)은 오버 에칭된다. 따라서, 측벽 실리콘 산화막(240)은, 게이트 전극(238)의 측면과 상면으로 형성되는 각부(260)보다 아래에 위치하고 있다. 다음에, 게이트 전극(238), 측벽 실리콘 산화막(240) 및 필드 산화막(234)을 마스크로서, 실리콘 기판(230)의 주표면에 이온을 주입하여, n+형 영역(244)을 형성한다.
도 47을 참조하여, 실리콘 기판(230)의 주표면 전면에, 예를 들면 스퍼터링법을 이용하여 티탄막(246)을 형성한다.
도 48을 참조하여, 티탄막(246)을 열처리한다. 이것에 의해, 게이트 전극(238)의 상면상 및 n+형 영역(244)의 위에 위치하는 티탄막이, 실리콘과 반응하여, 티탄 실리사이드막(248, 250)으로 이루어진다. 게이트 전극(238)의 각부(260)에 있어서는, 게이트 전극(238)의 측면이 노출되고 있다. 이 때문에, 여기에서도 실리콘이 티탄막에 공급되어, 티탄 실리사이드막이 형성된다. 따라서, 게이트 전극(238)의 각부(260)에 있어서는, 게이트 전극(238)의 상면 및 측면으로부터 실리콘이 공급되는 결과, 티탄막이 과잉하게 반응하여, 티탄 실리사이드막(248)의 단부(262)의 두께는, 중앙부(263)의 두께보다 커진다.
도 49를 참조하여, 필드 산화막(234) 및 측벽 실리콘 산화막(240)상에 있는 미(未)반응의 티탄막을 제거한다.
도 50을 참조하여, 실리콘 기판(230)의 주표면 전면에, 예를 들면 CVD법을 이용하여 층간 절연막(252)을 형성한다. 티탄 실리사이드막(248)의 단부(262)의 두께를 반영하여, 층간 절연막(252)에는 볼록부(266)가 형성되어 있다. 금후, 게이트 전극 패턴, 배선 패턴이 미세화된 경우, 볼록부(266)의 위에 배선막을 형성하면, 배선막이 단선할 가능성이 있다. 또한, 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 실리사이드막에 발생하는 열응력은 커진다. 실리사이드막의 단부의 두께가 커지면, 그 몫만 실리사이드막에 발생하는 열응력은 커진다. 이 때문에, 게이트 절연막이, 실리사이드막으로부터 받는 열응력도 커진다. 이것에 의해, MIS형 전계 효과 트랜지스터의 특성 변화나 장기 신뢰성의 저하를 초래한다.
측벽 실리콘 산화막(240)을 오버 에칭하지 않을 때에 있어서도, 이하에 나타내는 바와 같은 문제가 발생한다. 도 51을 참조하여, 측벽 실리콘 산화막(240)은, 오버 에칭되지 않는다. 따라서, 측벽 실리콘 산화막(240)은, 각부(260)와 면하는 위치까지 연장되도록 형성되어 있다.
도 52를 참조하여, 게이트 전극(238), 측벽 실리콘 산화막(240) 및 필드 산화막(234)을 마스크로서, 실리콘 기판(230)의 주표면에, 이온을 주입하여, n+형 영역(244)을 형성한다. 다음에, 스퍼터링법을 이용하여, 게이트 전극(238)을 덮도록, 실리콘 기판(230)의 주표면 전면에, 티탄막(246)을 형성한다.
도 53을 참조하여, 티탄막을 열처리하여, 게이트 전극(238)의 상면 및 n+형영역(244)의 위에, 각각, 티탄 실리사이드막(248, 250)을 형성한다. 그리고, 필드 산화막(234) 및 측벽 실리콘 산화막(240)의 위에 위치하고 있는 미반응의 티탄막을 제거한다. 측벽 실리콘 산화막(240)이, 게이트 전극(238)의 각부(260)와 대응하는 위치까지 형성되어 있다. 따라서, 게이트 전극(238)의 각부(260)부근에서, 게이트 전극(238)의 측면은 노출하지 않고 있다. 따라서, 각부(260)부근의 게이트 전극(238)의 측면으로부터는 실리콘이 공급되지 않기 때문에, 각부(260)에 있어서 티탄막이 실리콘과 과잉으로 반응하는 것은 없다. 이 때문에, 티탄 실리사이드막(248)의 단부의 두께가, 중앙부의 두께보다 커지지 않는다. 따라서, 티탄 실리사이드막(248)의 단부의 두께가 원인으로, 층간 절연막에 볼록부가 발생한다고 하는 문제는 발생하지 않는다. 그러나 다음에 나타나는 문제가 발생한다.
도 54를 참조하여, 도 54는, 도 53에 나타내는 구조의 부분 평면도이다. 측벽 실리콘 산화막(240)중에 포함되는 실리콘이 티탄막과 결합한 결과, 측벽 실리콘 산화막(240) 표면의 여기저기에 티탄 실리사이드가 형성된다. 이것들의 티탄 실리사이드중, 티탄 실리사이드막(248)과 측벽 실리콘 산화막(240)의 경계에서, 티탄 실리사이드막(248)과 측벽 실리콘 산화막(240)에 형성된 티탄 실리사이드가 결합한다. 이 결과, 티탄 실리사이드막(248)의 측부도 마찬가지의 이유로 들쭉날쭉한 형상으로 된다. 티탄 실리사이드막(250)의 측부도 같은 이유로 들쭉날쭉한 형상으로 된다. 이들 들쭉날쭉한 형상의 개소에서는, 정전기가 쇼트하기 쉽고, MIS형 전계 효과 트랜지스터의 특성을 열화시킬 때가 있다.
발명의 요약
본 발명은, 이상 설명한 과제를 해결하기 위해서 이루어진 것이다. 본 발명의 과제는, LDD(Lightly Doped Drain)구조를 갖는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치에 있어서, 게이트 절연막의 단부가 손상을 받지 않은 제조 방법 및 그 제조 방법에 의해 제조된 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 다른 과제는, 게이트 전극상에 실리사이드막을 형성할 때에, 실리사이드막의 단부의 두께와 중앙부의 두께를 같게 할 수 있는 MIS형 전계 효과 트랜지스터의 제조 방법 및 그 제조 방법에 의해 제조된 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명의 또 다른 과제는, 실리사이드막의 단부가 들쭉날쭉한 형상이 되는 것을 방지할 수 있는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치 제조 방법 및 그 제조 방법에 의해 제조된 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치를 제공하는 것이다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태는, 주표면을 갖는 반도체 기판과, 측면을 가지며, 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 게이트 절연막의 위에 형성된 게이트 전극과, 주표면에 형성된 저농도 불순물 영역 및 고농도 불순물 영역을 갖는 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법으로써, 이하의 공정을 구비한다.
주표면에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 게이트 절연막의 측면과 면하도록 형성되어, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과, 게이트 전극의 측면에 의하여, 게이트 절연막 보호막을 끼우도록, 불순물을 포함하는 측벽 절연막을 형성하는 공정과, 주표면에 고농도 불순물 영역을 형성하며, 및 열확산에 의해, 측벽 절연막중의 불순물을, 측벽 절연막 아래의 주표면에 확산하고, 주표면에 저농도 불순물 영역을 형성하는 공정을 구비한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태는, 저농도 불순물 영역을 형성하기 전에, 게이트 절연막 보호막을 형성하고 있다. 열확산에 의해, 측벽 절연막중의 불순물을, 측벽 절연막 아래의 주표면에 확산할 때, 불순물이 게이트 절연막의 측면을 통하여, 게이트 절연막의 단부에 확산하는 것을 방지할 수 있다. 이것은, 게이트 절연막 보호막을 구성하는 실리콘 질화막, 도핑 안된 폴리실리콘막, 도핑 안된 비정질 실리콘막은, 막질이 매우 치밀하기 때문에, 불순물이 게이트 절연막 보호막을 통과하기 어렵기 때문이다. 이것들의 막은, 수분이나 산소도 통과하기 어렵기 때문에, 수분이나 산소가 게이트 절연막의 단부에 손상을 주는 것을 방지할 수 있다. 3개의 막중, 실리콘 질화막이 가장 효과적이다. 또한, 실리콘 질화막은, 실리콘 산화막에 대하여, 에칭의 선택성이 있다.
이상 설명한 바와 같이, 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태는, 게이트 절연막이 불순물, 수분, 산소 등으로부터 손상을 받는 것을 방지할 수 있다. 그러므로, 게이트 절연막이 손상을 받는 것에 의해 발생하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성 변화나 장기 신뢰성의 저하를 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태의 바람직한 양태로써는, 이하의 공정이 있다. 게이트 절연막 보호막을 형성하는 공정은, 게이트 절연막 및 게이트 전극을 덮도록, 주표면에 게이트 절연막 보호막으로 이루어지는 막을 형성하는 공정과, 막을 이방성 에칭하여, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태의 바람직한 다른 양태로써, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 각부와 대응하는 위치까지 연장하도록 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 오버 에칭하여, 측벽 절연막을 각부보다 아래에 위치하도록 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 저농도 불순물 영역 및 고농도 불순물 영역을 형성하는 공정후, 측벽 절연막 및 게이트 전극을 덮도록, 고융점 금속막을 형성하는 공정과, 고융점 금속막을 열처리하여, 게이트 전극의 상면에 실리사이드막을 형성하는 공정을 포함한다. 이 양태에, 게이트 전극의 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정을 조합한 경우, 실리사이드막과 측벽 절연막과의 사이에, 게이트 절연막 보호막을 형성할 수 있다. 이 게이트 절연막 보호막이 존재함으로써, 실리사이드막과 측벽 절연막과의 경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다. 따라서, 들쭉날쭉부에서 정전기가 쇼트하여, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성이 열화하는 것을 방지할 수 있다.
이 양태에, 게이트 전극의 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정 및 측벽 절연막을 오버 에칭하고, 측벽 절연막을 각부보다 아래에 위치하도록 형성하는 공정을 조합한 경우, 실리사이드막의 단부의 두께가 중앙부의 두께와 비교하여 커지는 것은 아니다. 왜냐하면, 게이트 전극의 각부와 대응하는 위치에 게이트 절연막 보호막이 있는 것으로, 실리사이드막 형성시, 게이트 전극의 측면으로 고융점 금속막이 실리사이드화하지 않기 때문이다. 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 열응력은 커진다. 이 양태로서는, 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 실리사이드막에 발생하는 열응력을 작게 할 수 있다. 이 때문에, 게이트 절연막이, 실리사이드막으로부터 받는 열응력을 작게 할 수 있다. 그러므로, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성 변화나 장기 신뢰성의 저하를 방지할 수 있다.
또한, 실리사이드막의 단부의 두께와 중앙부의 두께와는, 거의 동일하기 때문에, 실리사이드막은 평탄하게 이루어진다. 실리사이드막의 위에 위치하는 층간 절연막도, 이것을 반영하여 평탄하게 이루어진다. 따라서, 실리사이드막의 위에 위치하는 층간 절연막상에, 배선막을 형성하는 경우, 배선막의 단선 등의 문제를 회피할 수 있다.
고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐중, 적어도 하나를 포함하는 것이 바람직하다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 l 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 고융점 금속막은, 티탄을 포함한다. 실리사이드막을 형성하는 공정은, 고융점 금속막을 열처리하여, 게이트 전극의 상면에 티탄 실리사이드막을 형성하는 공정과, 측벽 절연막의 위의 고융점 금속막을 제거하는 공정과, 티탄 실리사이드막을 열처리하고, 티탄 실리사이드막의 저항을 감소시키는 공정을 포함한다.
고융점 금속막으로서, 티탄을 포함하는 것이 바람직하다. 최초의 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C49로 된다. 이때, 티탄 실리사이드막에는, 열응력이 발생한다. 이 열응력은 게이트 절연막에 악영향을 미치게 한다. 다음 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C54로 된다. 티탄 실리사이드막 C54는 티탄 실리사이드막 C49와 비교하여 전기적 저항이 작기 때문에, 이러한 처리를 하는 것이다. 이 때에도, 티탄 실리사이드막에는, 열응력이 발생한다. 따라서, 게이트 절연막은 두번 열응력을 받는다. 이 양태에서는, 티탄 실리사이드막의 단부의 두께를 작게 할 수가 있기 때문에, 게이트 절연막이 받는 두번의 열응력을 작게 할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 게이트 전극을 형성하는 공정과 게이트 절연막 보호막을 형성하는 공정과의 사이에, 열산화에 의해, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하는 공정을 포함한다.
게이트 절연막 보호막은, 산화 절연막보다 유전율이 높기 때문에, 막표면에서 미소 전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 게이트 절연막 보호막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 게이트 절연막 보호막을 통하여, 반도체 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 이 양태로서는, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하고 있기 때문에, 이것들의 문제를 해결할 수 있다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
또한, 산화 절연막은, 그 두께가, 게이트 절연막의 두께보다 작고, 또한 저농도 불순물 영역의 위까지 연장되도록 형성하는 경우, 게이트 절연막 보호막은, 저농도 불순물 영역상의 산화 절연막상에 위치한다. 따라서, 게이트 절연막 보호막은, 게이트 절연막의 측면의 전면과 향하도록 형성되지 않고, 측면 일부의 면과 향하도록 형성된다. 이 경우라도, 게이트 절연막을 보호하는 효과는 있다. 단지, 게이트 절연막 보호막이, 게이트 절연막의 측면의 전면과 면하는 경우의 쪽이, 게이트 절연막을 보호하는 효과는 크다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 1 형태에 있어서, 측벽 절연막은, 실리콘 산화막을 포함하여, 불순물은, 인 및 붕소중, 적어도 하나를 포함하는 것이 바람직하다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태는, 주표면을 갖는 반도체 기판과, 측면을 가지며, 주표면의 위에 형성된 게이트 절연막과, 측면과 상면에서 형성되는 각부를 가지며, 게이트 절연막의 위에 형성된 게이트 전극과, 주표면에 형성된 저농도 불순물 영역 및 고농도 불순물 영역을 갖는 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법으로써, 이하의 공정을 구비한다.
주표면에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 게이트 절연막의 측면과 면하도록 형성되며, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘 막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과, 주표면에 저농도 불순물 영역을 형성하는 공정과, 게이트 전극의 측면에의하여, 게이트 절연막 보호막을 끼우도록, 측벽 절연막을 형성하는 공정과, 주표면에 고농도 불순물 영역을 형성하는 공정을 구비한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태는, 저농도 불순물 영역을 형성하기 전에, 게이트 절연막 보호막을 형성하고 있다. 저농도 불순물 영역을 열확산이나 이온 주입에 의해 형성하는 경우, 불순물이나 이온이 게이트 절연막의 측면을 통과하여, 게이트 절연막의 단부에 들어가는 것을 방지할 수 있다. 이것은, 게이트 절연막 보호막을 구성하는 실리콘 질화막, 도핑 안된 폴리실리콘막, 도핑 안된 비정질 실리콘막은, 막질이 매우 치밀하기 때문에, 불순물이나 이온이 게이트 절연막 보호막을 통과하기 어렵기 때문이다. 이것들의 막은, 수분이나 산소도 통과하기 어렵기 때문에, 수분이나 산소가 게이트 절연막의 단부에 손상을 주는 것을 방지할 수 있다. 3개의 막중, 실리콘 질화막이 가장 효과적이다. 또한, 실리콘 질화막은, 실리콘 산화막에 대하여, 에칭의 선택성이 있다.
이상 설명한 바와 같이, 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태는, 게이트 절연막이 불순물, 이온, 수분, 산소 등으로부터 손상을 받는 것을 방지할 수 있다. 따라서, 게이트 절연막이 손상을 받음으로써 발생하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성 변화나 장기 신뢰성의 저하를 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 양태로서, 이하의 공정이 있다. 게이트 절연막 보호막을 형성하는 공정은, 게이트 절연막 및 게이트 전극을 덮도록, 주표면에 게이트 절연막 보호막으로 이루어지는 막을 형성하는 공정과, 막을 이방성 에칭하여, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 다른 양태로서, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 각부와 대응하는 위치까지 연장하도록 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 오버 에칭하여, 측벽 절연막을 각부보다 아래에 위치하도록 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 다른 양태로서, 이하의 공정이 있다. 고농도 불순물 영역을 형성하는 공정후, 측벽 절연막 및 게이트 전극을 덮도록, 고융점 금속막을 형성하는 공정과, 고융점 금속막을 열처리하고, 게이트 전극의 상면에 실리사이드막을 형성하는 공정을 포함한다.
이 양태에, 게이트 전극의 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정을 조합한 경우, 실리사이드막과 측벽 절연막과의 사이에, 게이트 절연막 보호막을 형성할 수 있다. 이 게이트 절연막 보호막이 존재하는 것에 의해, 실리사이드막과 측벽 절연막과의 경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다.
이 양태에, 게이트 전극의 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정 및 측벽 절연막을 오버 에칭하여, 측벽 절연막을 각부보다 아래에 위치하도록 형성하는 공정을 조합한 경우, 실리사이드막의 단부의 두께가 중앙부의 두께와 비교하여 커지게 되는 일은 없다. 왜냐하면, 게이트 전극의 각부와 대응하는 위치에 게이트 절연막 보호막이 있는 것으로, 실리사이드막 형성시, 게이트 전극의 측면으로 고융점 금속막이 실리사이드화하지 않기 때문이다. 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 열응력은 커진다. 이 양태로서는, 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 실리사이드막에 발생하는 열응력을 작게 할 수 있다. 이 때문에, 게이트 절연막이, 실리사이드막으로부터 받는 열응력을 작게 할 수 있다.
또한, 실리사이드막의 단부의 두께와 중앙부의 두께와는 같기 때문에, 실리사이드막은 평탄하게 된다. 실리사이드막의 위에 위치하는 층간 절연막도, 이것을 반영하여 평탄하게 된다. 따라서, 실리사이드막의 위에 위치하는 층간 절연막상에, 배선막을 형성하는 경우, 배선막의 단선 등의 문제를 회피할 수 있다.
고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐중, 적어도 하나를 포함하는 것이 바람직하다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 고융점 금속막은, 티탄을 포함한다. 실리사이드막을 형성하는 공정은, 고융점 금속막을 열처리하고, 게이트 전극의 상면에 티탄 실리사이드막을 형성하는 공정과, 측벽 절연막의 위의 고융점 금속막을 제거하는 공정과, 티탄 실리사이드막을 열처리하고, 티탄 실리사이드막의 저항을 감소시키는 공정을 포함한다.
고융점 금속막으로서, 티탄을 포함하는 것이 바람직하다. 최초의 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C49로 된다. 이 때, 티탄 실리사이드막에는, 열응력이 발생한다. 이 열응력은 게이트 절연막에 악영향을 미치게 한다. 다음 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C54로 된다. 티탄 실리사이드막 C54는 티탄 실리사이드막 C49와 비교하여 전기적 저항이 작기 때문에, 이러한 처리를 하는 것이다. 이 때에도, 티탄 실리사이드막에는, 열응력이 발생한다. 그러므로, 게이트 절연막은 두 번 열응력을 받는다. 이 양태로서는, 티탄 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 게이트 절연막이 받는 두번의 열응력을 작게 할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 저농도 불순물 영역을 형성하는 공정은, 주표면에, 불순물을 경사 이온 주입하여 형성하는 공정을 포함한다. 경사 이온 주입이란, 반도체 기판의 주표면에 대하여, 일정한각도를 기울여 이온 주입하는 방법이다.
경사 이온 주입을 이용하여, 저농도 불순물 영역을 형성하는 경우, 게이트 절연막 보호막이 없으면, 이온이 게이트 절연막의 측면에 직접 충돌한다. 따라서, 게이트 절연막의 단부에서, 결정 구조가 끊어진 개소가 다수 발생하기 쉽다. 이 양태로서는, 게이트 절연막 보호막이 있는 것으로, 이온이 게이트 절연막의 측면에 직접 충돌하는 것을 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 게이트 전극을 형성하는 공정과 게이트 절연막 보호막을 형성하는 공정과의 사이에, 열산화에 의해, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하는 공정을 포함한다.
게이트 절연막 보호막은, 산화 절연막보다 유전율이 높기 때문에, 막표면에서 미소전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 게이트 절연막 보호막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 게이트 절연막 보호막을 통하여, 반도체 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 이 양태로서는, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하고 있기 때문에, 이것들의 문제를 해결할 수 있다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
또한, 산화 절연막은, 그 두께가, 게이트 절연막의 두께보다 작고, 또한 저농도 불순물 영역의 위까지 연장되도록 형성하는 경우, 게이트 절연막 보호막은, 저농도 불순물 영역상의 산화 절연막상에 위치한다. 따라서, 게이트 절연막 보호막은, 게이트 절연막의 측면의 전면과 향하도록 형성되지 않고, 측면의 일부의 면과 향하도록 형성된다. 이 경우라도, 게이트 절연막을 보호하는 효과는 있다. 단지, 게이트 절연막 보호막이, 게이트 절연막의 측면의 전면과 면하는 경우의 쪽이, 게이트 절연막을 보호하는 효과는 크다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태는, 주표면을 갖는 반도체 기판과, 측면을 가지며, 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 게이트 절연막의 위에 형성된 게이트 전극과, 주표면에 형성된 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법으로써, 이하의 공정을 구비한다.
주표면에 게이트 절연막 및 게이트 전극을 형성하는 공정과, 게이트 절연막의 측면과 면하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과, 게이트 전극의 측면에 의하여, 게이트 절연막 보호막을 끼우도록, 측벽 절연막을 형성하는 공정과, 주표면에 소스/드레인을 형성하는 공정과, 측벽 절연막 및 게이트 전극을 덮도록, 고융점 금속막을 형성하는 공정과, 고융점 금속막을 열처리하여, 게이트 전극의 표면에 실리사이드막을 형성하는 공정을 구비한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태는, 소스/드레인을 형성하기 전에, 게이트 절연막 보호막을 형성하고 있다. 소스/드레인을 열확산이나 이온 주입에 의해 형성하는 경우, 불순물이나 이온이 게이트 절연막의 측면을 통하여, 게이트 절연막의 단부에 들어가는 것을 방지할 수 있다. 이것은, 게이트 절연막 보호막을 구성하는 실리콘 질화막, 도핑 안된 폴리실리콘막, 도핑 안된 비정질 실리콘막은, 막질이 매우 치밀하기 때문에, 불순물이나 이온이 게이트 절연막 보호막을 통과하기 어렵기 때문이다. 이것들의 막은, 수분이나 산소도 통과하기 어렵기 때문에, 수분이나 산소가 게이트 절연막의 단부에 손상을 주는 것을 방지할 수 있다. 세개의 막중, 실리콘 질화막이 가장 효과적이다. 또한, 실리콘 질화막은, 실리콘 산화막에 대하여, 에칭의 선택성이 있다.
이상 설명한 바와 같이, 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태는, 게이트 절연막이 불순물, 이온, 수분, 산소 등으로부터 손상을 받는 것을 방지할 수 있다. 따라서, 게이트 절연막이 손상을 받는 것에 의해 발생하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성 변화나 장기 신뢰성의 저하를 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태의 바람직한 양태로서, 이하의 공정이 있다. 게이트 절연막 보호막을 형성하는 공정은, 게이트 절연막 및 게이트 전극을 덮도록, 주표면에 게이트절연막 보호막으로 이루어지는 막을 형성하는 공정과, 막을 이방성 에칭하여, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하는 게이트 절연막 보호막을 형성하는 공정을 포함한다. 이 양태로서는, 실리사이드막과 측벽 절연막과의 사이에, 게이트 절연막 보호막을 형성할 수 있다. 이 게이트 절연막 보호막이 존재하는 것에 의해, 실리사이드막과 측벽 절연막과의 경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태의 바람직한 다른 양태로서, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 각부와 대응하는 위치까지 연장되도록 형성하는 공정을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 측벽 절연막을 형성하는 공정은, 측벽 절연막을 오버 에칭하고, 측벽 절연막을 각부보다 아래에 위치하도록 형성하는 공정을 포함한다.
이 양태로서는, 측벽 절연막을 오버 에칭하고 있지만, 실리사이드막의 단부의 두께가 중앙부의 두께와 비교하여 커지게 되는 것은 아니다. 왜냐하면, 게이트 전극의 각부와 대응하는 위치에 게이트 절연막 보호막이 있는 것으로, 실리사이드막 형성시, 게이트 전극의 측면에서 고융점 금속막이 실리사이드화하지 않기 때문이다. 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 열응력은커진다. 이 양태로서는, 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 실리사이드막에 발생하는 열응력을 작게 할 수 있다. 이 때문에, 게이트 절연막이, 실리사이드막으로부터 받는 열응력을 작게 할 수 있다.
또한, 실리사이드막의 단부의 두께와 중앙부의 두께와는 같기 때문에, 실리사이드막은 평탄하게 된다. 실리사이드막의 위에 위치하는 층간 절연막도, 이것을 반영하여 평탄하게 진다. 따라서, 실리사이드막의 위에 위치하는 층간 절연막상에, 배선막을 형성하는 경우, 배선막의 단선 등의 문제를 회피할 수 있다.
고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐중, 적어도 하나를 포함하는 것이 바람직하다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 고융점 금속막은, 티탄막을 포함한다. 실리사이드막을 형성하는 공정은, 고융점 금속막을 열처리하고, 게이트 전극의 상면에 티탄 실리사이드막을 형성하는 공정과, 측벽 절연막 위의 고융점 금속막을 제거하는 공정과, 티탄 실리사이드막을 열처리하고, 티탄 실리사이드막의 저항을 감소시키는 공정을 포함한다.
고융점 금속막으로서, 티탄을 포함하는 것이 바람직하다. 최초의 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C49로 된다. 이 때, 티탄 실리사이드막에는, 열응력이 발생한다. 이 열응력은 게이트 절연막에 악영향을 미치게 한다. 다음 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C54로 된다. 티탄 실리사이드막 C54는 티탄 실리사이드막 C49와 비교하여 전기적 저항이 작기 때문에, 이러한처리를 하는 것이다. 이 때에도, 티탄 실리사이드막에는, 열응력이 발생한다. 따라서, 게이트 절연막은 두번 열응력을 받는다. 이 양태에서는, 티탄 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 게이트 절연막이 받는 두번의 열응력을 작게 할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법의 제 3 형태의 바람직한 또 다른 양태로서, 이하의 공정이 있다. 게이트 전극을 형성하는 공정과 게이트 절연막 보호막을 형성하는 공정과의 사이에, 열산화에 의해, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하는 공정을 포함한다.
게이트 절연막 보호막은, 산화 절연막보다 유전율이 높기 때문에, 막표면에서 미소 전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 게이트 절연막 보호막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 게이트 절연막 보호막을 통하여, 반도체 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 이 양태로서는, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하고 있기 때문에, 이것들의 문제를 해결할 수 있다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
또한, 산화 절연막은, 그 두께가, 게이트 절연막의 두께보다 작고, 또한 소스/드레인의 위까지 연장되도록 형성하는 경우, 게이트 절연막 보호막은, 소스/드레인상의 산화 절연막상에 위치한다. 따라서, 게이트 절연막 보호막은, 게이트 절연막 측면의 전면과 향하도록 형성되지 않고, 측면 일부의 면과 향하도록 형성된다. 이 경우라도, 게이트 절연막을 보호하는 효과는 있다. 단지, 게이트 절연막 보호막이, 게이트 절연막의 측면의 전면과 면하는 경우의 쪽이, 게이트 절연막을 보호하는 효과는 크다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태는, 주표면을 갖는 반도체 기판과, 측면을 가지며, 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 게이트 절연막의 위에 형성된 게이트 전극과, 주표면에 형성된 소스/드레인과, 게이트 절연막의 측면과 면하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘중, 적어도 하나를 포함하는 게이트 절연막 보호막과, 게이트 전극에 의하여, 게이트 절연막 보호막을 끼우도록 형성된 측벽 절연막과, 게이트 전극의 상기 상면에 형성된 실리사이드막을 구비한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 양태로서, 이하의 구성이 있다. 게이트 절연막 보호막은, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하도록 형성되어 있다.
이 양태는, 실리사이드막과 측벽 절연막의 사이에, 게이트 절연막 보호막이 있다. 이 게이트 절연막 보호막이 존재함으로써, 실리사이드막과 측벽 절연막과의경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 측벽 절연막은, 각부보다 아래에 위치하도록 형성되어 있다. 이 양태와, 게이트 절연막 보호막은, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐서, 게이트 전극의 측면 및 게이트 절연막의 측면과 면하도록 형성되어 있는 양태를 조합시키면, 실리사이드막의 단부의 두께가 중앙부의 두께와 비교하여 커지는 것은 아니다. 왜냐하면, 게이트 전극의 각부와 대응하는 위치에 게이트 절연막 보호막이 있는 것으로, 실리사이드막 형성시, 게이트 전극의 측면에서 고융점 금속막이 실리사이드화하지 않기 때문이다. 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 열응력은 커진다. 이 양태로서는, 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 실리사이드막에 발생하는 열응력을 작게 할 수 있다. 이 때문에, 게이트 절연막이, 실리사이드막으로부터 받는 열응력을 작게 할 수 있다.
또한, 실리사이드막의 단부의 두께와 중앙부의 두께와는 같기 때문에, 실리사이드막은 평탄하게 된다. 실리사이드막의 위에 위치하는 층간 절연막도, 이것을 반영하여 평탄하게 된다. 따라서, 실리사이드막의 위에 위치하는 층간 절연막상에, 배선막을 형성하는 경우, 배선막의 단선 등의 문제를 회피할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 소스/드레인은, 주표면에 형성된 저농도 불순물 영역 및 고농도 불순물 영역을 포함한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 게이트 전극과 게이트 절연막 보호막과의 사이에 위치하고, 게이트 전극의 측면 및 게이트 절연막의 측면을 덮도록 형성된 산화 절연막을 포함한다. 게이트 절연막 보호막은, 산화 절연막 보다 유전율이 높기 때문에, 막표면에서 미소 전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 게이트 절연막 보호막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 게이트 절연막 보호막을 통하여, 반도체 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 이 양태로서는, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하고 있기 때문에, 이것들의 문제를 해결할 수 있다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 산화 절연막은, 그 두께가, 게이트 절연막의 두께보다 작고, 또한 소스/드레인의 위까지 연장되어 있다. 게이트 절연막 보호막은, 소스/드레인상의 산화 절연막상에 위치한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 게이트 절연막 보호막은, 두께 2nm이상, 또한 10nm보다 작다. 두께 2nm이상으로 한 것은, 이것보다 게이트 절연막 보호막의 두께가 작으면, 게이트 절연막을 보호하는 막으로서의 역할을, 충분히 다하지 않게 된다고 생각되기 때문이다. 일본 특개평 9-162402호 공보에 개시된 기술로서는, 실리콘 질화막의 두께를 10nm로 하고 있다. 이 공보에 개시된 기술에 있어서는, 실리콘 질화막의 두께를 10nm보다 작게 하는 것은 곤란하다고 생각된다. 즉, 도 40으로 나타내는 바와 같이, 실리콘 질화막(210) 직하의 영역에 n­형 영역(214)을 형성하고 있다. 실리콘 질화막(210)의 두께가 10nm보다 작으면, n­형 영역(214)이 n형 영역(218)에 흡수된다고 생각된다. 이 양태는, 게이트 절연막 보호막의 아래에, 이러한 독립의 불순물 영역을 형성하지 않고 있기 때문에, 게이트 절연막 보호막의 두께를, 10nm보다 작게 할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 측벽 절연막은, 인 및 붕소중, 적어도 하나를 포함하는 실리콘 산화막을 포함한다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 소스/드레인은 단부를 구비하며, 단부는, 전기 게이트 전극과 중첩되는 위치에 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태는, 주표면을 갖는 반도체 기판과, 측면을 가지며, 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 게이트 절연막상에 형성된게이트 전극과, 주표면에 형성된 소스/드레인과, 게이트 절연막의 측면과 면하도록 형성되며, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 두께 2nm이상, 또한 10nm보다 작은 게이트 절연막 보호막을 구비한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태에 있어서, 게이트 절연막 보호막은, 두께 2nm이상, 또한 10nm보다 작다. 이유는, 상기한 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 1 형태로 설명한 수치 한정의 이유와 동일하다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 양태로서, 이하의 구성이 있다. 게이트 전극과 게이트 절연막 보호막과의 사이에 위치하고, 게이트 전극의 측면 및 게이트 절연막의 측면을 덮도록 형성된 산화 절연막을 포함한다. 게이트 절연막 보호막은, 산화 절연막보다 유전율이 높기 때문에, 막표면에서 미소 전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 게이트 절연막 보호막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 게이트 절연막 보호막을 통하여, 반도체 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 이 양태로서는, 게이트 절연막의 측면 및 게이트 전극의 측면을 덮도록 산화 절연막을 형성하고 있기 때문에, 이것들의 문제를 해결할 수 있다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 다른 양태로서, 이하의 구성이 있다. 산화 절연막은, 그 두께가, 게이트 절연막의 두께보다 작고, 또한 소스/드레인의 위까지 연장되어 있다. 게이트 절연막 보호막은, 소스/드레인상의 산화 절연막상에 위치한다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 게이트 전극에 의하여, 게이트 절연막 보호막을 끼우도록 형성된 측벽 절연막을 포함한다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 소스/드레인은, 저농도 불순물 영역 및 고농도 불순물 영역을 포함한다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 게이트 절연막 보호막은, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐 형성되어 있다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 측벽 절연막은, 각부와 대응하는 위치까지 연장되도록 형성되어 있다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 측벽 절연막은, 각부보다 아래에 위치하도록 형성되어 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 게이트 전극의 상면에 형성된 실리사이드막을 포함한다. 이 양태와, 게이트 절연막 보호막은, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐 형성되어 있는 양태를 조합한 경우, 실리사이드막과 측벽 절연막과의 사이에, 게이트 절연막 보호막이 존재하는 것이 된다. 이 게이트 절연막 보호막이 존재하는 것에 의해, 실리사이드막과 측벽 절연막과의 경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다. 또한, 이 양태와, 게이트 절연막 보호막은, 각부와 대응하는 위치로부터 게이트 절연막의 측면과 대응하는 위치에 걸쳐 형성되어 있는 양태와, 측벽 절연막은, 각부 보다 아래에 위치하도록 형성되어 있는 양태를 조합하면, 실리사이드막 단부의 두께가 중앙부의 두께와 비교하여 커지게 되는 것은 아니다. 왜냐하면, 게이트 전극의 각부와 대응하는 위치에 게이트 절연막 보호막이 있는 것으로, 실리사이드막 형성시, 게이트 전극의 측면으로 고융점 금속막이 실리사이드화하지 않기 때문이다. 실리사이드막의 막두께가 크면, 막두께가 작은 경우와 비교하여, 열응력은 커진다. 실리사이드막의 단부의 두께를 작게 할 수 있기 때문에, 실리사이드막에 발생하는 열응력을 작게 할 수 있다. 이 때문에, 게이트 절연막이 받는 열응력을 작게 할 수 있다. 또한, 실리사이드막 단부의 두께와 중앙부의 두께와는 동일하기 때문에, 실리사이드막은 평탄하게 된다. 실리사이드막의 위에 위치하는 층간 절연막도, 이것에 반영하여 평탄하게 된다. 따라서, 실리사이드막의 위에 위치하는 층간 절연막상에, 배선막을 형성하는 경우, 배선막의 단선 등의 문제를 회피할 수 있다.
본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 소스/드레인은 단부를 구비하며, 단부는, 게이트 전극과 겹치는 위치에 있다. 본 발명에 따른 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제 2 형태의 바람직한 또 다른 양태로서, 이하의 구성이 있다. 측벽 절연막은, 인 및 붕소중, 적어도 하나를 포함하는 실리콘 산화막을 포함한다.
본 발명에 적용되는 게이트 절연막의 재료로서는, 실리콘 산화막, 실리콘 질화산화막, 산화 탄탈막 등이 있다. 저농도 불순물 영역 및 고농도 불순물 영역이란, 예를 들면, LDD 구조를 의미한다. 게이트 절연막 보호막은, 두께 2nm이상, 또한 10nm보다 작으면, 본 발명의 방법의 형태에도 적용할 수 있다.
본 발명에 있어서, 게이트 전극의 상면에 실리사이드를 셀퍼라인으로 형성하는 경우, 적어도 게이트 전극의 상면은, 실리콘을 포함하는 재료로 구성될 필요가 있다.
본 발명의 게이트 전극의 상면에 실리사이드를 포함하는 구성에 있어서, 실리사이드의 과잉 반응의 방지나 정전기 발생의 방지 효과를 얻기 위해서는, 게이트 절연막 보호막은, 실리콘 질화막을 포함할 필요가 있다.
도 1은 본 발명의 제 1 실시예의 단면도.
도 2는 본 발명의 제 1 실시예의 제 1 공정도.
도 3은 본 발명의 제 1 실시예의 제 2 공정도.
도 4는 본 발명의 제 1 실시예의 제 3 공정도.
도 5는 본 발명의 제 1 실시예의 제 4 공정도.
도 6은 본 발명의 제 1 실시예의 제 5 공정도.
도 7은 본 발명의 제 1 실시예의 제 6 공정도.
도 8은 본 발명의 제 1 실시예의 제 7 공정도.
도 9는 본 발명의 제 1 실시예의 제 8 공정도.
도 10은 본 발명의 제 1 실시예의 제 9 공정도.
도 11은 본 발명의 제 2 실시예의 제 1 공정도.
도 12는 본 발명의 제 2 실시예의 제 2 공정도.
도 13은 본 발명의 제 2 실시예의 제 3 공정도.
도 14는 본 발명의 제 2 실시예의 제 4 공정도.
도 15는 본 발명의 제 2 실시예의 제 5 공정도.
도 16은 본 발명의 제 3 실시예의 제 1 공정도.
도 17은 본 발명의 제 3 실시예의 제 2 공정도.
도 18은 본 발명의 제 3 실시예의 제 3 공정도.
도 19는 본 발명의 제 3 실시예의 제 4 공정도.
도 20은 본 발명의 제 3 실시예의 제 5 공정도.
도 21은 도 20에 나타내는 구조의 부분 평면도.
도 22는 본 발명의 제 4 실시예의 단면도.
도 23은 본 발명의 제 4 실시예의 제 1 공정도.
도 24는 본 발명의 제 4 실시예의 제 2 공정도.
도 25는 본 발명의 제 4 실시예의 제 3 공정도.
도 26은 본 발명의 제 4 실시예의 제 4 공정도.
도 27은 본 발명의 제 4 실시예의 제 5 공정도.
도 28은 본 발명의 제 4 실시예의 제 6 공정도.
도 29는 본 발명의 제 4 실시예의 제 7 공정도.
도 30은 본 발명의 제 4 실시예의 제 8 공정도.
도 31은 본 발명의 제 4 실시예의 제 9 공정도.
도 32는 본 발명의 제 4 실시예의 제 10 공정도.
도 33은 본 발명의 제 5 실시예의 단면도.
도 34는 본 발명의 제 6 실시예의 단면도.
도 35는 본 발명의 제 7 실시예의 단면도.
도 36은 본 발명의 제 8 실시예의 단면도.
도 37은 본 발명의 제 9 실시예의 단면도.
도 38은 본 발명의 제 10 실시예의 단면도.
도 39는 본 발명의 제 11 실시예의 단면도.
도 40은 종래의 MIS형 전계 효과 트랜지스터의 제조 방법의 제 1 공정도.
도 41은 종래의 MIS형 전계 효과 트랜지스터의 제조 방법의 제 2 공정도.
도 42는 종래의 MIS형 전계 효과 트랜지스터의 제조 방법의 제 3 공정도.
도 43은 종래의 MIS형 전계 효과 트랜지스터의 제조 방법의 제 4 공정도.
도 44는 종래의 MIS형 전계 효과 트랜지스터의 제조 방법의 제 5 공정도.
도 45는 경사 이온 주입 공정을 나타내는 단면도.
도 46은 실리사이드 구조의 제조 방법의 일례인 제 1 공정도.
도 47은 실리사이드 구조의 제조 방법의 일례인 제 2 공정도.
도 48은 실리사이드 구조의 제조 방법의 일례인 제 3 공정도.
도 49는 실리사이드 구조의 제조 방법의 일례인 제 4 공정도.
도 50은 실리사이드 구조의 제조 방법의 일례인 제 5 공정도.
도 51은 실리사이드 구조의 제조 방법의 다른 예인 제 1 공정도.
도 52는 실리사이드 구조의 제조 방법의 다른 예인 제 2 공정도.
도 53은 실리사이드 구조의 제조 방법의 다른 예인 제 3 공정도.
도 54는 도 53에 나타내는 구조의 부분 평면도.
*도면의 주요부분에 대한 부호의 설명*
10 : 실리콘 기판 12 : 필드 산화막
14 : n+형 영역 16 : n-형 영역
20 : 게이트 산화막 22 : 측벽 실리콘 산화막
24 : 실리콘 질화막 26 : 게이트 전극
28 : 티탄 실리사이드막 30 : 콘택트 홀
32 : 배선막 34 : 층간 절연막
발명의 양호한 실시예의 설명
(제 1 실시예)
도 1은 본 발명의 제 1 실시예의 단면도이다. 반도체 기판의 일례인 실리콘 기판(10)의 주표면에는, 게이트 절연막의 일례인 게이트 산화막(20)이 형성되어 있다. 게이트 산화막(20)의 위에는, 게이트 전극(26)이 형성되어 있다. 게이트 전극(26)을 구성하는 재료로서는, 이하의 재료가 있다. (1) 인, 비소, 붕소 등을 포함하는 다결정 실리콘. (2) 텅스텐, 몰리브덴, 플라티나, 니켈, 티탄, 코발트 등의 고융점 금속과 실리콘을 반응시킨 실리사이드. (3) 고융점 금속, 알루미늄 등의 전도성을 갖는 금속. 게이트 전극(26)으로서, (1)(2)(3)를 단독으로 사용한 것이라도 좋고, 이들을 조합하여 적층 구조로 한 것이라도 좋다. 게이트 전극(26)의 측면과 상면으로 형성되는 각부(42)와 대응하는 위치로부터 게이트 산화막(20)의 측면과 대응하는 위치에 걸쳐서, 게이트 산화막(20)의 측면 및 게이트 전극(26)의 측면과 면하는 실리콘 질화막(24)이 형성되어 있다. 실리콘 기판(10) 주표면의 위에, 직접 실리콘 질화막(24)이 놓여 있다. 따라서, 실리콘 질화막(24)은, 게이트 산화막(20)의 측면을 완전히 덮고 있다. 실리콘 질화막(24)은, 게이트 절연막 보호막의 일례이다. 또한, 실리콘 질화막(24)의 화살표(t)로 나타내는 두께로서, 2nm이상, 또한 10nm보다 작은 것이 바람직하다.
게이트 전극(26)의 측면에 의하여, 실리콘 질화막(24)을 끼우도록, 측벽 절연막의 일례인 측벽 실리콘 산화막(22)이 형성되어 있다. 측벽 실리콘 산화막(22)은 오버 에칭되어 있다. 따라서, 측벽 실리콘 산화막(22)은, 각부(42)보다 아래에 위치하고 있다. 게이트 전극(26)의 상면에는, 실리사이드막의 일례인 티탄 실리사이드막(28)이 형성되어 있다.
측벽 실리콘 산화막(22)의 아래에 위치하는 실리콘 기판(10)의 주표면에는,n-형 영역(16)이 형성되어 있다. 실리콘 기판(10)의 주표면으로써, n­형 영역(16)의 이웃에는, n+형 영역(14)이 형성되어 있다. n+형 영역(14) 및 n­형 영역(16)으로, LDD 구조의 소스/드레인이 구성되어 있다. n+형 영역(14) 상에는, 티탄 실리사이드막(18)이 형성되어 있다. 게이트 전극(26) 및 소스/드레인을 덮도록, 실리콘 기판(10)의 주표면은, 층간 절연막(34)이 형성되어 있다. 층간 절연막(34)의 재료로서는, 예를 들면 실리콘 산화막, PSG막, BSG막, BPSG막이 있다. 이것들의 막을 단독으로 사용하여 층간 절연막(34)으로 해도 좋고, 이것들의 막을 조합함으로써 다층 구조의 층간 절연막(34)으로 해도 좋다. 층간 절연막(34)에는, 티탄 실리사이드막(18)에 도달하는 콘택트 홀(30)이 형성되어 있다. 층간 절연막(34)의 위에는, 배선막(32)이 형성되어 있다. 배선막(32)은, 콘택트 홀(30)의 내부에도 형성되며, 이것에 의해, 배선막(32)과 티탄 실리사이드막(18)이 전기적으로 접속되어 있다. 배선막(32)의 재료로서, 알루미늄, 알루미늄에 동(銅) 등을 포함하는 알루미늄 합금, 티탄 등의 고융점 금속 등이 있다. 이것들을 단독으로 사용하여 배선막(32)으로 해도 좋고, 조합하여 사용해도 좋다. 또한 12는 필드 산화막이다.
다음에, 도 1에 나타내는 구조의 제조 방법을 설명한다. 도 2를 참조하여, 실리콘 기판(10)의 주표면에, 소자 분리를 위한 필드 산화막(12)을 형성한다. 그리고, 예를 들면 열산화법을 사용하여, 실리콘 기판(10)의 주표면에, 게이트 산화막(20)을 형성한다. 게이트 산화막(20)의 두께로서는, 수 nm∼100nm 이다. 실리콘 기판(10)의 주표면 전면에, 예를 들면 CVD법을 사용하여 폴리실리콘막을 형성한다. 폴리실리콘막에는 인이 불순물로서 포함되어 있고, 이것에 의해 폴리실리콘막은 전도성을 갖는다. 이 폴리실리콘막의 위에 포토레지스트를 도포하여, 소정의 패터닝을 실시한다. 패터닝된 포토레지스트를 마스크로서, 폴리실리콘막을 이방성 에칭을 이용하여 선택적으로 에칭 제거하여, 게이트 전극(26)을 형성한다. 폴리실리콘막을 이방성 에칭하는 방법으로서는, 수 10m토르 정도의 감압화에 있어, 프레온이나 할로겐등의 가스를 흘려, 고주파 플라스마를 발생시키며, 이 고주파 플라스마로 에칭하는 것이 일반적이다.
도 3을 참조하여, 게이트 산화막(20) 및 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면 전면에, 실리콘 질화막(24)을 형성한다. 실리콘 질화막(24)을 형성하는 방법으로서는, 예를 들면 재료 가스로써 디클로르 실란과 암모니아를 사용한 CVD법이 있다.
도 4를 참조하여, 실리콘 질화막(24)을 이방성 에칭에 의해 에치백한다. 이것에 의해, 게이트 전극(26)의 측면 및 게이트 산화막(20)의 측면과 면하는 위치에, 실리콘 질화막(24)을 남긴다. 실리콘 질화막(24)을, 이방성 에칭하는 방법으로서는, 예를 들면, 0.1토르 정도의 감압화로 프레온계 가스를 흘려, 고주파 플라스마를 발생시키며, 이 고주파 플라스마에 의해 에칭하는 방법이 있다.
도 5를 참조하여, 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면 전면에, 예를 들면, CVD법을 사용하여, 인을 포함하는 실리콘 산화막(36)을 형성한다. 실리콘 산화막(36)을 형성하는 CVD법으로서, 예를 들면, 모노실란, 산소 및 소량의 포스핀을 질소 캐리어 가스를 사용하여 열화학 반응시키는 방법이 있다.실리콘 산화막(36)중의 인농도는 2 내지 10mol%로 되어 있다.
도 6을 참조하여, 실리콘 산화막(36)을 이방성 에칭을 사용하여 에치백하며, 실리콘 질화막(24)의 주위에, 측벽 실리콘 산화막(22)을 형성한다. 측벽 실리콘 산화막(22)은 오버 에칭되어 있기 때문에, 각부(42)보다 아래에 위치하고 있다. 게이트 전극(26), 측벽 실리콘 산화막(22) 및 필드 산화막(12)을 마스크로서, 실리콘 기판(10)의 주표면에 비소를 이온 주입한다. 이 이온 주입은, 실리콘 기판(10)의 주표면에 대하여 수직으로 되어 있다. 비소의 이온 주입량은, 1x1015/cm2∼1×1016/cm2이다.
도 7을 참조하여, 실리콘 기판(10)을 열처리함으로써, 실리콘 기판(10)에 주입된 비소를 활성화하여, n+형 영역(14)을 형성한다. 이 열처리에 의해, 측벽 실리콘 산화막(22)중에 포함되는 인이 실리콘 기판(10)의 주표면에 확산하여, n­형 영역(16)이 형성된다. 이 인의 확산시에, 측벽 실리콘 산화막(22)과 게이트 산화막(20)의 측면과의 사이에는, 실리콘 질화막(24)이 있다. 따라서, 인이 게이트 산화막(20)의 단부에 확산하는 것을 방지할 수 있다. 측벽 실리콘 산화막(22)중에 비소나 붕소를 불순물로서 포함시킨 경우도, 게이트 산화막(20)의 단부에는 비소나 붕소는 확산하지 않는다.
도 8을 참조하여, 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면 전면에, 예를 들면 스퍼터링법을 사용하여 티탄막(38)을 형성한다.
도 9를 참조하여, 티탄막(38)을 600 내지 750℃의 램프 어닐링으로 열처리하여, 게이트 전극(26)의 표면 및 n+형 영역(14)상에, 티탄 실리사이드막(28, 18)을 형성한다. 티탄 실리사이드막(18, 28)의 결정 구조는 C49이다.
도 10을 참조하여, 암모니아계의 물질을 사용하여, 필드 산화막(12) 및 측벽 실리콘 산화막(22)상에 위치하고 있는 미반응의 티탄막을 제거한다. 그리고, 티탄 실리사이드막(18, 28)을, 700 내지 900℃로 열처리한다. 이 열처리에 의해, 티탄 실리사이드막의 결정 구조는 C54로 변한다. C54는 C49와 비교하여 전기적 저항이 작다. 그런데, 티탄 실리사이드막의 결정 구조가 C49가 될 때, 티탄 실리사이드막에는 열응력이 발생하여, 그 영향이 게이트 산화막에 미친다. 티탄 실리사이드막의 결정 구조가 C49로부터 C54로 변하였을 때도, 티탄 실리사이드막에는 열응력이 발생한다. 이 열응력도 게이트 산화막에 영향을 미치게 한다. 따라서, 각부(42)에 위치하는 티탄막이 지나치게 반응하여, 티탄 실리사이드막(28)의 단부의 두께가 커지게 되면, 이상 설명한 열응력도 커진다. 이 제 1 실시예에서는, 실리콘 질화막(24)에 의해, 각부(42)에 있어서 티탄막이 지나치게 반응하는 것을 방지한다.
다시 제조 공정의 설명으로 되돌아간다. 도 1을 참조하여, 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면, 예를 들면 실리콘 산화막을 포함하는 층간 절연막(34)을 형성한다. 층간 절연막(34)을 선택적으로 에칭 제거하여, 티탄 실리사이드막(18)에 도달하는 콘택트 홀(30)을 형성한다. 다음에, 층간 절연막(34)의 위에, 예를 들면 스퍼터링법을 사용하여 알루미늄을 형성한다. 알루미늄은 콘택트 홀(30)내에도 형성된다. 그리고, 이 알루미늄에 소정의 패터닝을 실시함으로써,배선막(32)을 형성한다.
(제 2 실시예)
본 발명의 제 2 실시예를 설명한다. 제 1 실시예와 같은 방법을 사용하여, 도 4에 나타내는 구조를 제조한다. 도 11을 참조하여, 게이트 전극(26) 및 필드 산화막(12)을 마스크로서, 실리콘 기판(10)의 주표면에, 경사 이온 주입을 한다. 경사 이온 주입이란, 실리콘 기판(10)의 주표면에 대하여 일정한 각도, 예를 들면, 7도 기울여 이온을 주입하는 방법이다. 이온 주입량은, 1×10l2/cm2∼1×1014/cm2이다. 채널이 n채널인 경우, 포스핀이나 아르신 등의 원료 가스를 플라스마화함으로써 빼내어지는 인이나 비소를, 가속하여 실리콘 기판중에 주입한다. 채널이 p채널인 경우, 디볼란 등의 원료 가스를 플라스마화함으로써 빼내어지는 붕소 등의 이온을, 가속하여 실리콘 기판중에 주입한다. 게이트 산화막(20)의 측면과 면하도록, 실리콘 질화막(24)이 있다. 따라서, 주입된 이온은, 실리콘 질화막(24)에 충돌하여, 게이트 산화막(20)의 측면에 충돌하는 것을 방지할 수 있다. 이것에 의해, 게이트 산화막(20)의 단부에 결정 구조의 결합이 끊어져 있는 개소가 발생하는 것을 방지할 수 있다.
도 12를 참조하여, 실리콘 기판(10)중에 주입된 이온을 열처리한다. 이것에 의해 이온이 활성화되어, 실리콘 기판(10)의 주표면에, n­형 영역(16)이 형성된다. n­형 영역(16)을 형성하는 다른 방법으로서, 예를 들면 확산이 있다. 확산으로서, 예를 들면, 옥시 염화 인, 산소, 질소의 혼합 기체를 열분해하는 것에 의해 발생하는 인을, 실리콘 기판(10)중에 확산하는 방법이 있다. 이 경우에 있어서도, 게이트 산화막(20)의 측면과 면하도록 실리콘 질화막(24)이 있기 때문에, 인이, 게이트 산화막(20)의 측면으로부터 게이트 산화막(20)의 단부에 들어가는 것을 방지할 수 있다.
도 13을 참조하여, 예를 들면 CVD법을 사용하여, 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면에 실리콘 산화막(36)을 형성한다. 또한, 측벽 실리콘 산화막으로 이루어지는 부분의 아래에는, 이미 n­형 영역(16)이 형성되어 있다. 그러므로, 실리콘 산화막(36)중에, 불순물을 포함시키지 않아도 좋다. 단, 실리콘 산화막(36)의 막질 향상을 위해, 실리콘 산화막(36)중에 불순물을 포함시켜도 좋다.
도 14를 참조하여, 제 1 실시예와 같은 방법을 사용하여, 실리콘 산화막(36)을 에칭하여, 실리콘 질화막(24)의 주위에 측벽 실리콘 산화막(22)을 형성한다. 측벽 실리콘 산화막(22)은 오버 에칭되어, 각부(42)보다 아래에 위치하고 있다. 그리고, 제 1 실시예와 같은 방법을 사용하여, 실리콘 기판(10)의 주표면에 불순물을 이온 주입한다.
도 15를 참조하여, 실리콘 기판(10)을 열처리한다. 이것에 의해 실리콘 기판(10)중에 주입된 이온이 활성화하여, n+형 영역(14)이 형성된다. 또한, 게이트 전극(26)의 표면에 실리사이드막을 형성하는 경우, 제 1 실시예의 도 8 내지 도 10으로 나타내는 공정과 같은 공정을 사용하면 된다.
(제 3 실시예)
제 1 실시예와 같은 방법을 사용하여, 도 5에 나타내는 구조를 제조한다. 그리고 실리콘 산화막(36)을 이방성 에칭을 사용하여 에치백하여, 도 16에 나타내는 바와 같이, 측벽 실리콘 산화막(22)을 형성한다. 또한, 이 실시예에서는, 측벽 실리콘 산화막(22)을 오버 에칭하지 않고 있다. 따라서, 측벽 실리콘 산화막(22)은, 각부(42)와 면하는 위치까지 연장되어 있다. 다음에, 게이트 전극(26), 측벽 실리콘 산화막(22) 및 필드 산화막(12)을 마스크로서, 실리콘 기판(10)의 주표면에 제 1 실시예의 도 6에 나타내는 공정과 같은 방법 사용하여 불순물을 이온 주입한다.
도 17을 참조하여, 제 1 실시예의 도 7에 나타내는 공정과 같이, 실리콘 기판(10)을 열처리한다. 이것에 의해, 실리콘 기판(10)중에 주입된 이온이 활성화하여, n+형 영역(14)이 형성된다. 동시에, 측벽 실리콘 산화막(22)중에 포함되어 있는 불순물이 실리콘 기판(10)의 주표면에 확산하여, n­형 영역(16)이 형성된다. 이 확산시에, 측벽 실리콘 산화막(22)과 게이트 산화막(20)과의 사이에는 실리콘 질화막(24)이 있다. 따라서, 불순물이 게이트 산화막(20)의 측면으로부터 게이트 산화막(20)의 단부에 들어가는 것을 방지할 수 있다. 또한, 측벽 실리콘 산화막(22)형성전에, 실리콘 기판(10)중에 이온을 주입함으로써, n­형 영역(16)을 형성해도 된다.
도 18을 참조하여, 예를 들면 스퍼터링법을 사용하여, 실리콘 기판(10)의 주표면 전면에, 고융점 금속막의 일례인 티탄막(38)을 형성한다.
도 19를 참조하여, 티탄막(38)을 열처리한다. 이것에 의해, 게이트 전극(26)의 표면 및 n+형 영역(14)의 위에는, 각각 티탄 실리사이드막(28, 18)이 형성된다. 이 티탄 실리사이드막의 결정 구조는, C49이다.
도 20을 참조하여, 암모니아계의 물질을 사용하여, 미반응의 티탄막(38)을 제거한다. 그리고, 티탄 실리사이드막(18, 28)을 다시 열처리한다. 이것에 의해 티탄 실리사이드막의 결정 구조는 C54로 된다. 측벽 실리콘 산화막(22)이, 각부(42)와 대응하는 위치까지 형성되어 있다. 따라서, 실리콘 질화막(24)이 없더라도, 티탄 실리사이드막(28) 단부의 두께가, 중앙부의 두께와 비교하여 두껍게 되는 것은 아니다. 단, 실리콘 질화막(24)을 각부(42)의 위치까지 형성하면, 이하에 나타내는 효과가 있다. 도 21은, 도 20에 나타내는 구조의 부분 평면도이다. 티탄 실리사이드막(28)과 측벽 실리콘 산화막(22)과의 사이에는, 실리콘 질화막(24)이 있다. 이 실리콘 질화막(24)이 존재하는 것에 의해, 티탄 실리사이드막(28)과 측벽 실리콘 산화막(22)과의 경계에 들쭉날쭉부가 발생하는 것을 방지할 수 있다.
(제 4 실시예)
도 22는, 본 발명의 제 4 실시예의 단면도이다. 도 1에 나타내는 제 1 실시예와의 차이는, 게이트 전극(26)의 측면으로부터 n­형 영역(16)의 위에 걸쳐서, 산화 절연막(40)을 형성한 것이다. 이외의 구조는, 도 1에 나타내는 구조와 같기 때문에 동일 부호를 부여함으로 설명을 생략한다.
폴리실리콘막을 선택적으로 에칭 제거하여, 게이트 전극(26)을 형성할 때, 폴리실리콘막은 오버 에칭된다. 이것은, 단차부, 예를 들면 필드 산화막과 활성 영역과의 경계에 폴리실리콘막이 남지 않도록 하기 위해서이다. 게이트 전극(26)을 형성할 때는, 게이트 산화막(20)의 측면은 노출되고 있다. 따라서, 에칭시 발생하는 이온이나 원자 등이 게이트 산화막(20)의 측면에 충돌하여, 게이트 산화막(20)의 단부에 손상을 준다. 이 손상을 회복하기 위해서, 산소나 수증기를 포함하는 산화 분위기중에서, 게이트 산화막(20)을 열처리하여, 손상의 회복을 도모한다. 이 열처리에 의해, 실리콘 기판(10)의 주표면, 게이트 산화막(20)의 측면, 게이트 전극(26)의 측면 및 게이트 전극(26)의 상면에, 산화 절연막(40)이 형성된다. 일반적으로, 산화 절연막(40)의 두께는, 게이트 산화막의 막두께의 반분량 내지 게이트 산화막의 막두께보다도 작다. 산화 절연막(40)이, 게이트 전극(26)과 실리콘 질화막(24)과의 사이에 위치함으로써 이하의 효과가 발생한다. 실리콘 질화막은, 실리콘 산화막보다 유전율이 높기 때문에, 막표면에서 미소 전류를 흘리기 쉽다. 따라서, 게이트 전극에 직접 실리콘 질화막을 접촉시키면, 게이트 전극의 기생 용량이 커진다. 이것이 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 고속 동작을 저해하는 요인이 된다. 또한, 게이트 전극으로부터 실리콘 질화막을 통하여, 실리콘 기판에 도달하는 리크 전류가 발생한다. 이 리크 전류는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 소비 전류를 증가시키는 원인이 된다. 또한, 게이트 전극이 폴리실리콘이나 실리사이드로 구성되어 있는 경우, 산화 절연막은 실리콘 산화막으로 이루어진다.
다음에, 도 22에 나타내는 구조의 제조 방법을 설명한다. 우선, 도 2에서 나타내는 구조를 제조한다. 도 23을 참조하여, 게이트 산화막(20)의 단부가 받은 손상을 회복하기 위해서, 게이트 산화막(20)에 열처리를 한다. 이것에 의해, 실리콘 기판(10)의 주표면, 게이트 산화막(20)의 측면, 게이트 전극(26)의 측면 및 게이트 전극(26)의 상면에, 산화 절연막의 일례인 실리콘 산화막(40)이 형성된다. 열처리의 조건은, 온도가 600 내지 900℃이며, 시간이 60min 이하이고, 분위기가 산소 또는 수증기를 포함하는 산소 분위기이다.
도 24를 참조하여, 실리콘 기판(10)의 주표면에, 게이트 전극(26)을 덮도록 실리콘 질화막(24)을 형성한다. 형성 조건은, 도 3에 나타내는 공정과 동일하다.
도 25를 참조하여, 실리콘 질화막(24)을 이방성 에칭을 사용하여 에치백한다. 이것에 의해, 각부(42)와 대응하는 위치로부터 게이트 산화막(20)의 측면과 대응하는 위치에 걸쳐서, 실리콘 질화막(24)이 남는다. 실리콘 질화막(24)은, 실리콘 기판(10)의 주표면상의 실리콘 산화막(40)상에 위치한다. 따라서, 실리콘 질화막(24)은, 게이트 산화막(20)의 측면의 전면과 향하도록 형성되지 않고, 측면의 일부의 면과 향하도록 형성된다. 이 경우에 있어서도, 게이트 산화막(20)을 보호하는 효과는 있다. 단지, 실리콘 질화막(24)이, 게이트 산화막(20)의 측면의 전면과 면하는 경우의 쪽이, 게이트 산화막(20)을 보호하는 효과는 크다. 실리콘 질화막(24)의 에칭의 조건은, 도 4로 나타내는 공정과 동일하다.
도 26을 참조하여, 실리콘 기판(10)의 주표면에, 게이트 전극(26) 및 필드 산화막(12)을 마스크로서 불순물을 경사 이온 주입한다. 이온 주입의 조건은, 도11로 나타내는 공정과 동일하다. 게이트 산화막(20)의 측면과 면하도록, 실리콘 질화막(24)이 형성되어 있다. 그러므로, 이온은 실리콘 질화막(24)에 충돌한다. 따라서, 이온이 게이트 산화막(20)의 측면에 충돌하는 것을 방지할 수 있다. 실리콘 기판(10)의 주표면에 이온 주입을 하는 대신에, 불순물을 확산한 경우라도, 실리콘 질화막(24)에 의해, 게이트 산화막(20)의 단부에 불순물이 들어가는 것을 방지하는 것이 가능해진다.
도 27에 나타내는 바와 같이, 실리콘 기판(10)을 열처리하여, n­형 영역(16)을 형성한다.
도 28을 참조하여, 게이트 전극(26)을 덮도록, 실리콘 기판(10)의 주표면 전면에, 예를 들면, CVD법을 사용하여 실리콘 산화막을 형성한다. 그리고, 이 실리콘 산화막을 이방성 에칭을 사용하여 에치백하여, 실리콘 질화막(24)의 주위에 측벽 실리콘 산화막(22)을 형성한다. 측벽 실리콘 산화막(22)은 오버 에칭되어 있기 때문에, 각부(42)보다 아래에 위치하고 있다. 다음에, 게이트 전극(26), 측벽 실리콘 산화막(22) 및 필드 산화막(12)을 마스크로서, 실리콘 기판(10)의 주표면에 불순물을 이온 주입한다. 이온 주입의 조건은, 도 14로 설명하는 공정의 이온 주입의 조건과 같다.
도 29를 참조하여, 실리콘 기판(10)중에 주입된 이온을 활성화하여, n+형 영역(14)을 형성한다.
도 30을 참조하여, 게이트 전극(26) 및 n+형 영역(14)을 덮도록, 예를 들면,스퍼터링법을 사용하여 티탄막(38)을 형성한다.
도 31을 참조하여, 티탄막(38)을 열처리한다. 이것에 의해, 게이트 전극(26)의 상면에 티탄 실리사이드막(28)이 형성되어, n+형 영역(14)의 위에 티탄 실리사이드막(18)이 형성된다. 티탄 실리사이드막(18, 28)의 결정 구조는 C49다. 실리콘 질화막(24)은, 게이트 전극(26)의 각부에 위치하고 있다. 이 때문에, 티탄 실리사이드막(28)의 단부의 막두께가, 중앙부의 막두께와 비교하여 커지게 되는 것은 아니다.
도 32를 참조하여, 미반응의 티탄막(38)을, 암모니아계의 물질을 사용하여 제거한다. 그리고, 티탄 실리사이드막(18, 28)을 열처리한다. 이것에 의해 티탄 실리사이드막(18, 28)의 결정 구조는 C54로 된다.
(제 5 실시예)
도 33은, 본 발명의 제 5 실시예의 단면도이다. 도 22로 나타내는 제 4 실시예와의 차이는, 측벽 실리콘 산화막(22)이 각부(42)와 대응하는 위치까지 연장되어 있는 점이다. 이외의 점에 대해서는 도 22에 나타내는 구조와 동일하기 때문에, 동일 부호를 부여함으로 그 설명은 생략한다. 도 33에 나타내는 구조의 제조 방법은, 도 22 내지 도 32에 나타내는 제 4 실시예의 제조 방법과 거의 동일하다. 차이는, 도 28에 있어서, 측벽 실리콘 산화막(22)을 오버 에칭하지 않는 점이다. 따라서, 도 33에 나타내는 바와 같이, 측벽 실리콘 산화막(22)은 각부(42)와 대응하는 위치까지 연장되어 있다.
(제 6 실시예)
도 34는, 본 발명의 제 6 실시예의 단면도이다. 도 1에 나타내는 제 1 실시예와의 차이는, 소스/드레인(44)이 싱글 구조로 되어 있는 점이다. 이외의 구조에 대해서는, 도 1에 나타내는 제 1 실시예와 동일하기 때문에, 동일 부호를 부여함으로써 설명을 생략한다. 도 34에 나타내는 구조의 제조 방법은, 도 1 내지 도 10으로 나타내는 이 발명의 제 1 실시예와 거의 같다. 상위(相違)한 점은, 측벽 실리콘 산화막(22)에 불순물을 포함하지 않는 점이다. 따라서, 도 7로 나타내는 공정에서, 실리콘 기판(10)을 열처리할 때, 측벽 실리콘 산화막(22)의 아래에 n-형 영역(16)이 형성되는 것은 아니다.
(제 7 실시예)
도 35는, 본 발명의 제 7 실시예의 단면도이다. 도 20으로 나타내는 제 3 실시예와의 차이는, 소스/드레인(44)이 싱글 구조라는 점이다. 그 외에 대해서는, 제 3 실시예와 같기 때문에, 동일 부호를 부여함으로 설명을 생략한다.
도 35로 나타내는 구조의 제조 방법은, 거의 도 16 내지 도 20으로 나타내는 제 3 실시예와 같다. 차이는, 측벽 실리콘 산화막(22)중에 불순물을 포함하지 않는 점이다. 따라서, 측벽 실리콘 산화막(22)의 아래에, 확산에 의해서 n-형 영역이 형성되는 것은 아니다.
(제 8 실시예)
도 36은, 본 발명의 제 8 실시예의 단면도이다. 제 8 실시예의 구조는, 도22로 나타내는 제 4 실시예의 구조와 거의 동일하다. 차이는, 소스/드레인(44)이 싱글 구조라는 점이다. 그 이외의 점에 대해서는, 제 4 실시예와 같은 구조이기 때문에, 동일 부호를 부여함으로 설명을 생략한다. 도 36으로 나타내는 구조는, 도 22로 나타내는 구조의 제조 방법과 거의 동일하다. 차이는, 도 26 및 도 27로 나타내는 바와 같이 n­형 영역 형성 공정을 생략하는 점이다.
(제 9 실시예)
도 37은, 본 발명의 제 9 실시예의 단면도이다. 제 9 실시예의 구조는, 도 33으로 나타내는 제 5 실시예의 구조와 거의 같다. 상위한 점은, 소스/드레인(44)이 싱글 구조라는 점이다. 그 이외의 점에 대해서는, 제 5 실시예와 같은 구조이기 때문에, 동일 부호를 부여함으로 설명을 생략한다. 도 37로 나타내는 구조는, 도 33으로 나타내는 구조의 제조 방법과 거의 같다. 차이는, 도 26 및 도 27로 나타내는 바와 같이 n­형 영역 형성 공정을 생략하는 점이다.
(제 10 실시예)
도 38은, 본 발명의 제 10 실시예의 단면도이다. 제 10 실시예의 구조가, 도 34로 나타내는 제 6 실시예의 구조와 상위한 점은, 티탄 실리사이드(18, 28) 및 측벽 실리콘 산화막(22)이 없는 점, 및, 소스/드레인(44)의 단부가 게이트 전극(26)과 겹치는 위치에 있는 점이다. 그 이외의 점에 대해서는, 제 6 실시예와 같은 구조이기 때문에, 동일 부호를 부여함으로 설명을 생략한다. 실리콘 질화막(24)의 화살표(t)로서 나타내는 두께로서, 2nm이상, 또한 10nm보다 작은 것이 바람직하다.
(제 11 실시예)
도 39는, 본 발명의 제 11 실시예의 단면도이다. 제 11 실시예의 구조가, 도 36으로 나타내는 제 8 실시예의 구조와 상위한 점은, 티탄 실리사이드(18, 28) 및 측벽 실리콘 산화막(22)이 없는 점, 및, 소스/드레인(44)의 단부가 게이트 전극(26)과 겹치는 위치에 있는 점이다. 그 이외의 점에 대해서는, 제 8 실시예와 같은 구조이기 때문에, 동일 부호를 부여함으로 설명을 생략한다.
게이트 절연막이 불순물, 수분, 산소 등으로부터 손상을 받는 것을 방지할 수 있다. 그러므로, 게이트 절연막이 손상을 받는 것에 의해 발생하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 특성 변화나 장기 신뢰성의 저하를 방지할 수 있다.

Claims (49)

  1. 주(主)표면을 갖는 반도체 기판과, 측면을 가지며, 상기 주표면의 위에 형성된 게이트 절연막과, 측면과 상면(上面)으로 형성되는 각부를 가지며, 상기 게이트 절연막의 위에 형성된 게이트 전극과, 상기 주표면에 형성된 저농도 불순물 영역 및 고농도 불순물 영역을 갖는 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 주표면에 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막의 상기 측면과 면(面)하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과,
    상기 게이트 전극의 상기 측면에 의하여, 상기 게이트 절연막 보호막을 끼우도록 불순물을 포함하는 측벽 절연막을 형성하는 공정과,
    상기 주표면에 상기 고농도 불순물 영역을 형성하고, 열확산에 의해, 상기 측벽 절연막중의 상기 불순물을, 상기 측벽 절연막 아래의 상기 주표면에 확산하고, 상기 주표면에 상기 저농도 불순물 영역을 형성하는 공정을 포함한 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 게이트 절연막 보호막을 형성하는 공정은,
    상기 게이트 절연막 및 상기 게이트 전극을 덮도록, 상기 주표면에 상기 게이트 절연막 보호막으로 이루어지는 막을 형성하는 공정과,
    상기 막을 이방성 에칭하고, 상기 각부(角部)와 대응하는 위치로부터 상기 게이트 절연막의 상기 측면과 대응하는 위치에 걸쳐서, 상기 게이트 전극의 상기 측면 및 상기 게이트 절연막의 상기 측면과 면하는 상기 게이트 절연막 보호막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  3. 제 2 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 상기 각부와 대응하는 위치까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  4. 제 2 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 오버 에칭하고, 상기 측벽 절연막이 상기 각부보다 아래에 위치하도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  5. 제 2 항에 있어서,
    상기 저농도 불순물 영역 및 상기 고농도 불순물 영역을 형성하는 공정후,
    상기 측벽 절연막 및 상기 게이트 전극을 덮도록, 고융점(高融点) 금속막을 형성하는 공정과,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 실리사이드막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐 중, 적어도 하나를 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  7. 제 2 항에 있어서,
    상기 고융점 금속막은, 티탄을 포함하고,
    상기 실리사이드막을 형성하는 공정은,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 티탄 실리사이드막을 형성하는 공정과,
    상기 측벽 절연막 위의 상기 고융점 금속막을 제거하는 공정과,
    상기 티탄 실리사이드막을 열처리하고, 상기 티탄 실리사이드막의 저항을 감소시키는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  8. 제 1 내지 제 7 항 중 어느 한 항에 있어서,
    상기 게이트 전극을 형성하는 공정과 상기 게이트 절연막 보호막을 형성하는 공정과의 사이에,
    열산화에 의해, 상기 게이트 절연막의 상기 측면 및 상기 게이트 전극의 상기 측면을 덮도록 산화 절연막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 산화 절연막은, 그 두께가, 상기 게이트 절연막의 두께보다 작고, 또한 상기 저농도 불순물 영역의 위까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  10. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 측벽 절연막은, 실리콘 산화막을 포함하며,
    상기 불순물은, 인 및 붕소중, 적어도 하나를 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  11. 주표면을 갖는 반도체 기판과, 측면을 가지며, 상기 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 상기 게이트 절연막의위에 형성된 게이트 전극과, 상기 주표면에 형성되고, 저농도 불순물 영역 및 고농도 불순물 영역을 갖는 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 주표면에 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막의 상기 측면과 면하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과,
    상기 주표면에 상기 저농도 불순물 영역을 형성하는 공정과,
    상기 게이트 전극의 상기 측면에 의하여, 상기 게이트 절연막 보호막을 끼우도록, 측벽 절연막을 형성하는 공정과,
    상기 주표면에 상기 고농도 불순물 영역을 형성하는 공정을 구비한, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 게이트 절연막 보호막을 형성하는 공정은,
    상기 게이트 절연막 및 상기 게이트 전극을 덮도록, 상기 주표면에 상기 게이트 절연막 보호막으로 이루어지는 막을 형성하는 공정과,
    상기 막을 이방성 에칭하고, 상기 각부와 대응하는 위치로부터 상기 게이트 절연막의 상기 측면과 대응하는 위치에 걸쳐서, 상기 게이트 전극의 상기 측면 및 상기 게이트 절연막의 상기 측면과 면하는 상기 게이트 절연막 보호막을 형성하는공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  13. 제 12 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 상기 각부와 대응하는 위치까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  14. 제 12 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 오버 에칭하고, 상기 측벽 절연막을 상기 각부보다 아래에 위치하도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  15. 제 12 항에 있어서,
    상기 고농도 불순물 영역을 형성하는 공정후,
    상기 측벽 절연막 및 상기 게이트 전극을 덮도록, 고융점 금속막을 형성하는 공정과,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 실리사이드막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐 중, 적어도 하나를 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  17. 제 12 항에 있어서,
    상기 고융점 금속막은, 상기 티탄을 포함하고,
    상기 실리사이드막을 형성하는 공정은,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 티탄 실리사이드막을 형성하는 공정과,
    상기 측벽 절연막의 위의 상기 고융점 금속막을 제거하는 공정과,
    상기 티탄 실리사이드막을 열처리하고, 상기 티탄 실리사이드막의 저항을 감소시키는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  18. 제 11 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 저농도 불순물 영역을 형성하는 공정은, 상기 주표면에, 불순물을 경사 이온 주입하여 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  19. 제 11 항 내지 제 17 항중 어느 한 항에 있어서,
    상기 게이트 전극을 형성하는 공정과 상기 게이트 절연막 보호막을 형성하는 공정과의 사이에,
    열산화에 의해, 상기 게이트 절연막의 상기 측면 및 상기 게이트 전극의 상기 측면을 덮도록 산화 절연막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 산화 절연막은, 그 두께가, 상기 게이트 절연막의 두께보다 작고, 또한 상기 저농도 불순물 영역의 위까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  21. 주표면을 갖는 반도체 기판과, 측면을 가지며, 상기 주표면의 위에 형성된 게이트 절연막과, 측면과 상면으로 형성되는 각부를 가지며, 상기 게이트 절연막의 위에 형성된 게이트 전극과, 상기 주표면에 형성된 소스/드레인을 포함하는 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 주표면에 상기 게이트 절연막 및 상기 게이트 전극을 형성하는 공정과,
    상기 게이트 절연막의 상기 측면과 면하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘 막중, 적어도 하나를 포함하는 게이트 절연막 보호막을 형성하는 공정과,
    상기 게이트 전극의 상기 측면에 의하여, 상기 게이트 절연막 보호막이 끼우도록, 측벽 절연막을 형성하는 공정과,
    상기 주표면에 상기 소스/드레인을 형성하는 공정과,
    상기 측벽 절연막 및 상기 게이트 전극을 덮도록, 고융점 금속막을 형성하는 공정과,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 실리사이드막을 형성하는 공정을 구비한 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 게이트 절연막 보호막을 형성하는 공정은,
    상기 게이트 절연막 및 상기 게이트 전극을 덮도록, 상기 주표면에 상기 게이트 절연막 보호막으로 이루어지는 막을 형성하는 공정과,
    상기 막을 이방성 에칭하고, 상기 각부와 대응하는 위치로부터 상기 게이트 절연막의 상기 측면과 대응하는 위치에 걸쳐서, 상기 게이트 전극의 측면 및 상기 게이트 절연막의 상기 측면과 면하는 상기 게이트 절연막 보호막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  23. 제 22 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 상기 각부와 대응하는 위치까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  24. 제 22 항에 있어서,
    상기 측벽 절연막을 형성하는 공정은, 상기 측벽 절연막을 오버 에칭하고, 상기 측벽 절연막을 상기 각부보다 아래에 위치하도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  25. 제 21 항에 있어서,
    상기 고융점 금속막은, 티탄, 코발트, 몰리브덴, 플라티나, 니켈 및 텅스텐 중, 적어도 하나를 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  26. 제 22 항에 있어서,
    상기 고융점 금속막은, 티탄막을 포함하며,
    상기 실리사이드막을 형성하는 공정은,
    상기 고융점 금속막을 열처리하고, 상기 게이트 전극의 상기 상면에 티탄 실리사이드막을 형성하는 공정과,
    상기 측벽 절연막 위의 상기 고융점 금속막을 제거하는 공정과,
    상기 티탄 실리사이드막을 열처리하고, 상기 티탄 실리사이드막의 저항을 감소시키는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  27. 제 21 항 내지 제 26 항중 어느 한 항에 있어서,
    상기 게이트 전극을 형성하는 공정과 상기 게이트 절연막 보호막을 형성하는 공정과의 사이에,
    열산화에 의해, 상기 게이트 절연막의 상기 측면 및 상기 게이트 전극의 상기 측면을 덮도록 산화 절연막을 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  28. 제 27 항에 있어서,
    상기 산화 절연막은, 그 두께가, 상기 게이트 절연막의 두께보다 작고, 또한 상기 소스/드레인의 위까지 연장되도록 형성하는 공정을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치의 제조 방법.
  29. 주표면을 갖는 반도체 기판과,
    측면을 가지며, 상기 주표면의 위에 형성된 게이트 절연막과,
    측면과 상면으로 형성되는 각부를 가지며, 상기 게이트 절연막의 위에 형성된 게이트 전극과,
    상기 주표면에 형성된 소스/드레인과,
    상기 게이트 절연막의 상기 측면과 면하도록 형성되고, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘 막중, 적어도 하나를 포함하는 게이트 절연막 보호막과,
    상기 게이트 전극에 의하여, 상기 게이트 절연막 보호막을 끼우도록 형성된 측벽 절연막과,
    상기 게이트 전극의 상기 상면에 형성된 실리사이드막을 구비한 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  30. 제 29 항에 있어서,
    상기 게이트 절연막 보호막은, 상기 각부와 대응하는 위치로부터 상기 게이트 절연막의 상기 측면과 대응하는 위치에 걸쳐서, 상기 게이트 전극의 측면 및 상기 게이트 절연막의 상기 측면과 면하도록 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  31. 제 30 항에 있어서,
    상기 측벽 절연막은, 상기 각부와 대응하는 위치까지 연장되도록 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  32. 제 30 항에 있어서,
    상기 측벽 절연막은, 상기 각부보다 아래에 위치하도록 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  33. 제 29 항에 있어서,
    상기 소스/드레인은, 상기 주표면에 형성된 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  34. 제 29 항 내지 제 33 항중 어느 한 항에 있어서,
    상기 게이트 전극과 상기 게이트 절연막 보호막과의 사이에 위치하고, 상기 게이트 전극의 상기 측면 및 상기 게이트 절연막의 상기 측면을 덮도록 형성된 산화 절연막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  35. 제 34 항에 있어서,
    상기 산화 절연막은, 상기 소스/드레인의 위까지 연장되어 있으며, 상기 산화 절연막의 두께는, 상기 게이트 절연막의 두께보다 작고,
    상기 게이트 절연막 보호막은, 상기 소스/드레인의 위에 있는 상기 산화 절연막의 위에 위치하고 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  36. 제 29 항 내지 제 33 항중 어느 한 항에 있어서,
    상기 게이트 절연막 보호막은, 두께 2nm이상, 또한 10nm보다 작은, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  37. 제 29 항 내지 제 33 항중 어느 한 항에 있어서,
    상기 측벽 절연막은, 인 및 붕소중, 적어도 하나를 포함하는 실리콘 산화막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  38. 제 33 항에 있어서,
    상기 소스/드레인은 단부를 구비하며, 상기 단부는, 상기 게이트 전극과 겹치는 위치에 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  39. 주표면을 갖는 반도체 기판과,
    측면을 가지며, 상기 주표면의 위에 형성된 게이트 절연막과,
    측면과 상면으로 형성되는 각부를 가지며, 상기 게이트 절연막의 위에 형성된 게이트 전극과,
    상기 주표면에 형성된 소스/드레인과,
    상기 게이트 절연막의 상기 측면과 면하도록 형성되며, 실리콘 질화막, 도핑 안된 폴리실리콘막 및 도핑 안된 비정질 실리콘막중, 적어도 하나를 포함하는 두께 2nm이상, 또한 10nm보다 작은 게이트 절연막 보호막을 구비한 MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  40. 제 39 항에 있어서,
    상기 게이트 전극과 상기 게이트 절연막 보호막과의 사이에 위치하며, 상기 게이트 전극의 상기 측면 및 상기 게이트 절연막의 상기 측면을 덮도록 형성된 산화 절연막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  41. 제 40 항에 있어서,
    상기 산화 절연막은, 상기 소스/드레인의 위까지 연장되어 있으며, 상기 산화 절연막의 두께는, 상기 게이트 절연막의 두께보다 작고,
    상기 게이트 절연막 보호막은, 상기 소스/드레인의 위에 있는 상기 산화 절연막의 위에 위치하고 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  42. 제 39 항에 있어서,
    상기 게이트 전극에 의하여, 상기 게이트 절연막 보호막을 끼우도록 형성된 측벽 절연막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  43. 제 42 항에 있어서,
    상기 소스/드레인은, 저농도 불순물 영역 및 고농도 불순물 영역을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  44. 제 42 항에 있어서,
    상기 게이트 절연막 보호막은, 상기 각부와 대응하는 위치로부터 상기 게이트 절연막의 상기 측면과 대응하는 위치에 걸쳐서 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  45. 제 44 항에 있어서,
    상기 측벽 절연막은, 상기 각부와 대응하는 위치까지 연장되도록 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  46. 제 44 항에 있어서,
    상기 측벽 절연막은, 상기 각부보다 아래에 위치하도록 형성되어 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  47. 제 45 항 또는 제 46 항에 있어서,
    상기 게이트 전극의 상기 상면에 형성된 실리사이드막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  48. 제 39 항 내지 제 46 항중 어느 한 항에 있어서,
    상기 소스/드레인은 단부를 구비하며, 상기 단부는, 상기 게이트 전극과 겹치는 위치에 있는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
  49. 제 42 항 내지 제 46 항중 어느 한 항에 있어서,
    상기 측벽 절연막은, 인 및 붕소중, 적어도 하나를 포함하는 실리콘 산화막을 포함하는, MIS형 전계 효과 트랜지스터를 포함하는 반도체 장치.
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