JPH09162402A

JPH09162402A - Ｍｏｓ型半導体装置とその製造方法

Info

Publication number: JPH09162402A
Application number: JP7346384A
Authority: JP
Inventors: Kaihei Itsushiki; 海平一色
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1995-12-11
Filing date: 1995-12-11
Publication date: 1997-06-20

Abstract

(57)【要約】【課題】ショートチャネル効果その他の問題を解決
し、デバイス劣化を防ぐ。【解決手段】ゲート電極３０７を形成し、それをマス
クとして砒素イオン注入によりＮ^-領域３０９を形成す
る。シリコン窒化膜を約１０ｎｍの厚さに堆積し、エッ
チバックを行なって第１のサイドウォール３０８を形成
し、それをマスクとして砒素イオン注入によりＮ型領域
３１１を形成する。シリコン酸化膜を約１００ｎｍの厚
さに堆積し、エッチバックを行なって第２のサイドウォ
ール３１０を形成し、それをマスクとして砒素イオン注
入によりＮ⁺領域３１２を形成する。その後、約８５０
℃での熱処理により、注入した砒素を拡散、活性化させ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳ型半導体装置
とその製造方法に関するものである。

【０００２】

【従来の技術】半導体装置の高集積化に伴ない、それを
構成するＭＯＳＦＥＴも微細化されてきている。素子が
微細化されるに伴なって生じる問題点の１つは、ショー
トチャネル効果によるホットキャリア劣化の問題であ
る。このホットキャリア対策としては、Ｎ型低濃度不純
物拡散層（Ｎ^-領域）をゲート電極の側面のサイドウォ
ール（側壁）直下に備えたＬＤＤ（Lightly doped drai
n）構造が採用され、効果を挙げている。ところが、ゲ
ート長が１μｍを下回るようなＭＯＳＦＥＴでは、ＬＤ
Ｄ構造を採用しても十分な効果が得られなくなってきて
いる。

【０００３】ＬＤＤ構造における問題の１つとして、Ｌ
ＤＤ構造を形成するために必要なサイドウォールとして
使用されているシリコン酸化膜の品質が、ゲート酸化膜
に使われるシリコン熱酸化膜に比べてよくないことに起
因するデバイス特性の劣化がある。このため、サイドウ
ォール直下のＮ^-領域で発生したホットキャリアがサイ
ドウォール膜中に捕らえられ易くなり、その捕獲キャリ
アの影響や界面準位の生成によりＮ^-領域の抵抗が増加
する。そのため、相互コンタクダンス（Ｇｍ）が大きく
劣化し、十分な駆動能力が得られないという問題が出て
きている。

【０００４】また、サイドウォールの酸化膜から酸素が
供給され易いため、図１に示されるようなゲートバーズ
ビーク２０５が発生し、デバイス特性が劣化するなどの
問題も発生している。図１で、２０４はゲート酸化膜、
２０２はゲート電極である。基板のチャネル領域を挾ん
でＬＤＤ構造の拡散層が形成されており、２０７は高濃
度不純物拡散層、２０８は拡散層２０７に接しチャネル
側に形成された低濃度不純物拡散層である。２０３はＬ
ＤＤ構造を形成するために使用されたサイドウォールで
あり、ゲート酸化膜２０４の両端部はサイドウォール２
０３から酸素が供給されて酸化が進み、ゲートバーズビ
ークとなっている。

【０００５】他の問題点として、図２に示されるよう
に、埋込みチャネル型ＰチャネルＭＯＳＦＥＴでは、表
面チャネル型であるＮチャネルＭＯＳＦＥＴに比べてシ
ョートチャネル効果によるしきい値電圧の低下が著し
く、実効チャネル長を確保することが重要になってきて
いる。図２はゲート長に対するしきい値電圧の変化を示
したものであり、Ｎ型ゲートタイプのＰチャネルＭＯＳ
ＦＥＴは埋込みチャネル型であり、ゲート長０.５μｍ
以下になると短チャネル効果によってしきい値電圧が低
下している。

【０００６】ところで、ＰチャネルＭＯＳＦＥＴでは拡
散係数の大きいボロンを不純物として使用するため、不
純物拡散領域を厳密に制御することが難しい。熱工程に
よって拡散領域長が決まってしまうため、ＮチャネルＭ
ＯＳＦＥＴとＰチャネルＭＯＳＦＥＴの構造的なバラン
スをとることが困難である。このバランスを取るために
は、ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴ
のそれぞれのチャネルドープ量の最適化や、パンチスル
ーストッパのためのドーズ量の最適化、さらに熱工程の
工夫などにより不純物プロファイルの最適化を図る必要
があるが、工程設計が複雑になり、工程管理も厳密にな
るなどの問題が生じてくる。

【０００７】このような問題を解決するための１つの方
法として、ＰチャネルＭＯＳＦＥＴのゲート電極の導電
型をＰ型にして表面チャネル型ＰチャネルＭＯＳＦＥＴ
とし、ＮチャネルＭＯＳＦＥＴとのバランスをとる方法
が知られている。しかし、その方法は、ＬＳＩの基本構
造であるＣＭＯＳ構造を作成したときに、ゲート電極間
にＰＮ接合ができてしまうなどの問題があり、実用的な
技術にはなっていない。

【０００８】本発明の第１の目的は、このような問題点
を解決するためになされたものであり、ショートチャネ
ル効果や従来のＬＤＤ構造がもつ問題点を解決し、デバ
イス劣化を防止できるＬＤＤ構造を提供することであ
る。本発明の第２の目的は、ＮチャネルＭＯＳＦＥＴと
ＰチャネルＭＯＳＦＥＴで構成されたＣＭＯＳＦＥＴ素
子の実効チャネル長をそれぞれ独立に設計できるＭＯＳ
ＦＥＴ構造を提供するものである。

【０００９】

【課題を解決するための手段】本発明のＭＯＳ型半導体
装置は、ゲート電極の側面にサイドウォールが形成され
てたものであり、そのサイドウォールはゲート電極に接
する膜厚１０〜５０ｎｍの耐酸化性絶縁膜からなる第１
のサイドウォールと、その第１サイドウォールに接して
その外側に形成された膜厚１００〜１５０ｎｍのシリコ
ン酸化膜又はシリコン膜からなる第２のサイドウォール
とから構成されている。

【００１０】本発明のＮチャネルＭＯＳ型半導体装置の
構成は、ソース領域とドレイン領域が高不純物拡散層及
び各々の拡散層に接合されてチャネル領域側に形成され
ている低不純物濃度拡散層を有するＬＤＤ構造である。
そしてそのＬＤＤ構造を形成するために使用されたサイ
ドウォールが、上記のように、耐酸化性の絶縁膜で形成
されたゲート電極に接する厚さ１０〜５０ｎｍの第１の
サイドウォールを含むものである。このため、ゲート酸
化膜への酸素の侵入を遮断でき、ゲートバーズビークの
発生を防止することができる。

【００１１】サイドウォールが第１のサイドウォールと
第２のサイドウォールとを含むことから、ＬＤＤ構造は
ゲート電極端から離れゲート電極からみて第２のサイド
ウォールの外側の端付近から外側の位置に形成された高
不純物濃度の第１のＮ型拡散層と、第１のＮ型拡散層に
接してチャネル領域側に形成され、第１のＮ型拡散層よ
りも低不純物濃度の第２のＮ型拡散層と、第２のＮ型拡
散層に接してさらにチャネル領域側でゲート電極端の位
置まで伸びて形成され、第２のＮ型拡散層よりもさらに
低不純物濃度の第３のＮ型拡散層とからなる構造とする
ことができる。

【００１２】そのようなＬＤＤ構造を形成するには、ゲ
ート電極をマスクとして低不純物濃度拡散層を形成し、
ゲート電極の側面に第１のサイドウォールを形成した
後、さらに第１のサイドウォールをマスクとして不純物
イオンを注入し、中濃度の不純物層を形成する。さらに
シリコン酸化膜又はシリコン膜を堆積し、エッチバック
を施して第２のサイドウォールを形成し、これをマスク
として不純物イオンを注入して高濃度不純物拡散層を形
成する。第２のサイドウォールの厚さはドレイン近傍で
の電界緩和のために必要であり、ゲート長が０.５μｍ
程度のＭＯＳＦＥＴでは少なくとも５０ｎｍは必要であ
る。

【００１３】以上のように、ゲート電極、第１のサイド
ウォール、第２のサイドウォールをそれぞれマスクとし
てイオン注入を行ない、チャネル領域から高濃度不純物
拡散層までの不純物濃度を徐々に濃くすることができ、
低濃度領域でのホットキャリア発生によるデバイス劣化
を防ぐことができる。

【００１４】本発明のＰチャネルＭＯＳ型半導体装置の
構成は、ソース領域とドレイン領域が単一の不純物拡散
層からなり、ソース領域とドレイン領域の端部はゲート
電極端から外側に離れた位置に形成されており、ソース
領域とドレイン領域の端部とゲート電極端の間のゲート
酸化膜上には第１、第２のサイドウォールが位置してい
るものである。このとき、第１のサイドウォールと第２
のサイドウォールの合計厚さは、ボロンの拡散を考慮し
た厚さが必要であり、少なくとも次の表１に示す拡散量
を考慮しなければならない。表１は、ＢＦ₂注入による
ボロンの横方向の広がり量を示したものであり、ドーズ
量は１×１０¹⁵／ｃｍ²、熱処理は８５０℃で３０分で
ある。

【００１５】

【表１】

【００１６】ここで、注入エネルギー１５ＫｅＶ、８５
０℃の熱処理を考えると、ゲート電極とソース、ドレイ
ン領域とのオフセット量は少なくとも５０ｎｍが必要に
なる。つまり、設計上のチャネル長は単純に（ゲート電
極下のチャネル長＋５０ｎｍ×２）と考えることができ
る。

【００１７】また、Ｎ⁺ゲートタイプのＮチャネルＭＯ
ＳＦＥＴ及びＰチャネルＭＯＳＦＥＴのショートチャネ
ル効果（しきい値電圧の低下傾向）は、図２に示される
ように、ＰチャネルＭＯＳＦＥＴで著しい。しかし、本
発明の構成とすることにより、サイドウォールオフセッ
ト構造となり、約０.１μｍ実効チャネル長を大きくで
きるため、短チャネル効果によるデバイス特性劣化を防
ぐことができる。

【００１８】本発明のＰチャネルＭＯＳ型半導体装置
は、第１のサイドウォールと第２のサイドウォールを形
成した後に、ゲート電極、第１のサイドウォール及び第
２のサイドウォールをマスクとして基板にＰ型不純物を
イオン注入して形成される。本発明のＣＭＯＳ型半導体
装置は、上記のＮチャネルＭＯＳ型半導体装置とＰチャ
ネルＭＯＳ型半導体装置とを含んだものである。

【００１９】

【実施例】

【実施例１】図３により本発明をＮチャネルＭＯＳＦＥ
Ｔに適用した実施例を製造方法とともに示す。（Ａ）Ｐ型シリコン基板３０１の表面に形成されたＰ型
ウエル３０２の表面に、素子分離用のフィールド酸化膜
３０３によって島状に分離された素子形成領域３０６を
形成する。ドライ熱酸化処理を施して素子形成領域３０
６のシリコン基板３０１上にゲート酸化膜３０４を約１
０ｎｍの厚さに成長させ、さらにその上に多結晶シリコ
ン膜３０５を熱酸化膜の全面に約２００ｎｍの厚さに堆
積する。その後、砒素イオンを多結晶シリコン膜３０５
の全面に１０ＫｅＶ、５×１０¹⁵／ｃｍ²の条件で注入
し、続いて約８００℃の熱処理によって砒素イオンを多
結晶シリコン膜３０５中に拡散させ、活性化させる。な
お、この実施例ではノンドープの多結晶シリコン膜を堆
積した後にイオン注入を行なってＮ型にしているが、砒
素などをドープした多結晶シリコン膜を堆積するように
してもよい。

【００２０】（Ｂ）次に、多結晶シリコン膜３０５とゲ
ート酸化膜３０４を写真蝕刻法を用いてパターン化し、
ゲート電極３０７を形成する。ゲート電極３０７及びフ
ィールド酸化膜３０３をマスクとしてＮ型不純物イオン
である砒素を３０ＫｅＶ、１×１０¹³／ｃｍ²の条件で
注入し、Ｎ^-領域３０９を形成する。次に、基板全面に
ＣＶＤ法などの方法で耐酸化性の材料であるシリコン窒
化膜を約１０ｎｍの厚さに堆積し、ＲＩＥ（反応性イオ
ンエッチング）などの方法でエッチバックを行なって厚
さ約１０ｎｍの第１のサイドウォール３０８を形成す
る。なお、本実施例では耐酸化性膜としてシリコン窒化
膜を用いたが、耐酸化性の材料であればこれに限るもの
ではない。ここで、ゲート電極側面を耐酸化性のサイド
ウォール３０８で被覆したことで、外部からゲート酸化
膜３０４への酸素の供給を遮断することができるため、
ゲートバーズビークが発生せず、デバイス特性を劣化さ
せることがなくなる。

【００２１】（Ｃ）続いて、ゲート電極３０７、第１の
サイドウォール３０８及びフィールド酸化膜３０３をマ
スクとしてＮ型不純物イオンである砒素を４０ＫｅＶ、
３×１０¹⁴／ｃｍ²条件で注入し、Ｎ型領域３１１を形
成する。次に、基板全面にＣＶＤ法などの方法でシリコ
ン酸化膜を約１００ｎｍの厚さに堆積し、ＲＩＥなどの
方法でエッチバックを行なって厚さ約１００ｎｍの第２
のサイドウォール３１０を形成する。なお、本実施例で
はシリコン酸化膜を用いたが、多結晶シリコンなどのシ
リコン膜であってもよい。シリコン酸化膜又はシリコン
膜のサイドウォールを形成することで、シリコン基板へ
の応力を軽微にすることができる。第１と第２のサイド
ウォールの合計膜厚は２層のＮ型不純物層３０９と３１
１の幅Ｄ（同図（Ｄ）参照）に該当し、その２層のサイ
ドウォールの膜厚は電源電圧や注入条件によって異なる
が、１５０ｎｍを越えるとデバイスの微細化に反するこ
とになり、実用的な値とは言えなくなる。

【００２２】（Ｄ）さらに、ゲート電極３０７、第１の
サイドウォール３０８、第２のサイドウォール３１０及
びフィールド酸化膜３０３をマスクとしてＮ型不純物イ
オンである砒素を５０ＫｅＶ、６×１０¹⁵／ｃｍ²の条
件で注入した後、約８５０℃で約３０分間熱処理を施
し、注入した砒素を拡散、活性化させてソース・ドレイ
ン領域となるＮ⁺領域３１２、Ｎ領域３１１、Ｎ^-領域３
０９を形成する。

【００２３】（Ｅ）その後、シリコン基板全面にＣＶＤ
法などの手段によってＮＳＧ膜を約３００ｎｍの厚さに
堆積した後、ＢＰＳＧ膜を約５００ｎｍの厚さに堆積
し、熱処理によって平坦化することで層間絶縁膜３１３
を形成する。その後、コンタクトホールの開口、及び配
線３１４の形成工程を経てＮチャネルＭＯＳＦＥＴが完
成する。

【００２４】

【実施例２】図４により本発明をＰチャネルＭＯＳＦＥ
Ｔに適用した実施例を製造方法とともに示す。（Ａ）Ｐ型シリコン基板３０１の表面に形成されたＮ型
ウエル４０２の表面に、素子分離用のフィールド酸化膜
４０３によって島状に分離された素子形成領域４０６を
形成する。ドライ熱酸化処理を施して素子形成領域４０
６のシリコン基板４０１上にゲート酸化膜４０４を約１
０ｎｍの厚さに成長させ、さらにその上に多結晶シリコ
ン膜４０５を熱酸化膜の全面に約２００ｎｍの厚さに堆
積する。その後、砒素イオンを多結晶シリコン膜４０５
の全面に１０ＫｅＶ、５×１０¹⁵／ｃｍ²の条件で注入
し、続いて約８００℃の熱処理によって砒素イオンを多
結晶シリコン膜４０５中に拡散させ、活性化させる。な
お、この実施例ではノンドープの多結晶シリコン膜を堆
積した後にイオン注入を行なってＮ型にしているが、砒
素などをドープした多結晶シリコン膜を堆積するように
してもよい。

【００２５】（Ｂ）次に、多結晶シリコン膜４０５とゲ
ート酸化膜４０４を写真蝕刻法を用いてパターン化し、
ゲート電極４０７を形成する。次に、基板全面にＣＶＤ
法などの方法で耐酸化性の材料であるシリコン窒化膜を
約１０ｎｍの厚さに堆積し、ＲＩＥなどの方法でエッチ
バックを行なって厚さ約１０ｎｍの第１のサイドウォー
ル４０８を形成する。なお、本実施例では耐酸化性膜と
してシリコン窒化膜を用いたが、耐酸化性の材料であれ
ばこれに限るものではない。ここで、ゲート電極側面を
耐酸化性のサイドウォール４０８で被覆したことで、外
部からゲート酸化膜４０４への酸素の供給を遮断するこ
とができるため、ゲートバーズビークが発生せず、デバ
イス特性を劣化させることがなくなる。次に、基板全面
にＣＶＤ法などの方法でシリコン酸化膜を約１００ｎｍ
の厚さに堆積し、ＲＩＥなどの方法でエッチバックを行
なって厚さ約１００ｎｍの第２のサイドウォール４０９
を形成する。なお、本実施例ではシリコン酸化膜を用い
たが、多結晶シリコンなどのシリコン膜であってもよ
い。シリコン酸化膜又はシリコン膜のサイドウォールを
形成することで、シリコン基板への応力を軽微にするこ
とができる。

【００２６】（Ｃ）ゲート電極４０７、第１のサイドウ
ォール４０８、第２のサイドウォール４０９及びフィー
ルド酸化膜４０３をマスクとしてＰ型不純物イオンであ
るＢＦ₂を１５ＫｅＶ、１×１０¹⁵／ｃｍ²の条件で注入
した後、約８５０℃で約３０分間熱処理を施し、注入し
たＢＦ₂を拡散、活性化させてソース・ドレイン領域と
なるＰ⁺領域４１０を形成する。その後、シリコン基板
全面にＣＶＤ法などの手段によってＮＳＧ膜を約３００
ｎｍの厚さに堆積した後、ＢＰＳＧ膜を約５００ｎｍの
厚さに堆積し、熱処理によって平坦化することで層間絶
縁膜４１１を形成する。その後、コンタクトホールの開
口、及び配線４１２の形成工程を経てＰチャネルＭＯＳ
ＦＥＴが完成する。

【００２７】

【実施例３】図５により本発明をＣＭＯＳ半導体装置に
適用した実施例を製造方法とともに示す。この実施例は
実施例１のＮチャネルＭＯＳＦＥＴと実施例２のＰチャ
ネルＭＯＳＦＥＴとを独立に設計できるようにして、バ
ランスのよいＣＭＯＳ構造を得るようにしたものであ
る。

【００２８】（Ａ）Ｐ型シリコン基板５０１の表面に形
成されたＰ型ウエル５０２とＮ型ウエル５０３の表面
に、素子分離用のフィールド酸化膜５２０によって島状
に分離された素子形成領域５０６，５０７をそれぞれ形
成する。ドライ熱酸化処理を施して素子形成領域のシリ
コン基板５０１上にゲート酸化膜５０４を約１０ｎｍの
厚さに成長させ、さらにその上に多結晶シリコン膜５０
５を熱酸化膜の全面に約２００ｎｍの厚さに堆積する。
その後、砒素イオンを多結晶シリコン膜５０５の全面に
１０ＫｅＶ、５×１０¹⁵／ｃｍ²の条件で注入し、続い
て約８００℃の熱処理によって砒素イオンを多結晶シリ
コン膜５０５中に拡散させ、活性化させる。なお、この
実施例ではノンドープの多結晶シリコン膜を堆積した後
にイオン注入を行なってＮ型にしているが、砒素などを
ドープした多結晶シリコン膜を堆積するようにしてもよ
い。

【００２９】（Ｂ）次に、多結晶シリコン膜５０５とゲ
ート酸化膜５０４を写真蝕刻法を用いてパターン化し、
ゲート電極５０８を形成する。ＰチャネルＭＯＳＦＥＴ
となる領域５０７をフォトレジストなどでマスクし、Ｎ
チャネルＭＯＳＦＥＴとなる領域５０６に対して、ゲー
ト電極５０８及びフィールド酸化膜５２０をマスクとし
てＮ型不純物イオンである砒素を３０ＫｅＶ、１×１０
¹³／ｃｍ²の条件で注入し、Ｎ^-領域５１０を形成する。
つぎに、ＰチャネルＭＯＳＦＥＴとなる領域５０７をマ
スクしていたフォトレジストなどを除去した後、基板全
面にＣＶＤ法などの方法で耐酸化性の材料であるシリコ
ン窒化膜を約１０ｎｍの厚さに堆積し、ＲＩＥなどの方
法でエッチバックを行なって厚さ約１０ｎｍの第１のサ
イドウォール５０９を形成する。なお、本実施例では耐
酸化性膜としてシリコン窒化膜を用いたが、耐酸化性の
材料であればこれに限るものではない。ここで、ゲート
電極側面を耐酸化性のサイドウォール５０９で被覆した
ことで、外部からゲート酸化膜５０４への酸素の供給を
遮断することができるため、ゲートバーズビークが発生
せず、デバイス特性を劣化させることがなくなる。続い
て、ＰチャネルＭＯＳＦＥＴとなる領域５０７をフォト
レジストなど５１１マスクし、ＮチャネルＭＯＳＦＥＴ
となる領域５０６に対して、ゲート電極５０８、第１の
サイドウォール５０９及びフィールド酸化膜５２０をマ
スクとしてＮ型不純物イオンである砒素を４０ＫｅＶ、
３×１０¹⁴／ｃｍ²条件で注入し、Ｎ型領域５１２を形
成する。つぎに、ＰチャネルＭＯＳＦＥＴとなる領域５
０７をマスクしていたフォトレジストなど５１１を除去
した後、基板全面にＣＶＤ法などの方法でシリコン酸化
膜を約１００ｎｍの厚さに堆積し、ＲＩＥなどの方法で
エッチバックを行なって厚さ約１００ｎｍの第２のサイ
ドウォール５１４を形成する。なお、本実施例ではシリ
コン酸化膜を用いたが、多結晶シリコンなどのシリコン
膜であってもよい。

【００３０】（Ｃ）再び、ＰチャネルＭＯＳＦＥＴとな
る領域５０７をフォトレジストなど５１５でマスクし、
ＮチャネルＭＯＳＦＥＴとなる領域５０６に対して、ゲ
ート電極５０８、第１のサイドウォール５０９、第２の
サイドウォール５１４及びフィールド酸化膜３０３をマ
スクとしてＮ型不純物イオンである砒素を５０ＫｅＶ、
６×１０¹⁵／ｃｍ²の条件で注入する。

【００３１】（Ｄ）今度は、ＮチャネルＭＯＳＦＥＴと
なる領域５０６をフォトレジストなど５１７でマスク
し、ＰチャネルＭＯＳＦＥＴとなる領域５０７に対し
て、ゲート電極５０８、第１のサイドウォール５０９、
第２のサイドウォール５１４及びフィールド酸化膜３０
３をマスクとしてＰ型不純物イオンであるＢＦ₂を１５
ＫｅＶ、１×１０¹⁵／ｃｍ²の条件で注入する。その
後、約８５０℃で約３０分間熱処理を施し、注入した砒
素、ボロンを拡散、活性化させてソース・ドレイン領域
となるＮ⁺領域５１３、Ｐ⁺領域５１６のほか、Ｎ領域５
１２、Ｎ^-領域５１０を形成する。その後、シリコン基
板全面にＣＶＤ法などの手段によってＮＳＧ膜を約３０
０ｎｍの厚さに堆積した後、ＢＰＳＧ膜を約５００ｎｍ
の厚さに堆積し、熱処理によって平坦化することで層間
絶縁膜５１７を形成する。その後、コンタクトホールの
開口、及び配線５１８の形成工程を経てＣＭＯＳ半導体
装置が完成する。

【００３２】

【発明の効果】本発明のＭＯＳ型半導体装置は、ゲート
電極の側面に耐酸化性絶縁膜からなる第１のサイドウォ
ールを備えているので、ゲート電極側面からゲート酸化
膜への酸素の侵入を遮断することができるため、ゲート
バーズビークの発生を防止することができ、デバイスの
特性劣化を防止することができる。本発明のＮチャネル
ＭＯＳ型半導体装置は、ゲート電極、第１のサイドウォ
ール、第２のサイドウォールをそれぞれマスクとしてイ
オン注入を行ない、チャネル領域から高濃度不純物拡散
層までの不純物濃度を徐々に濃くすることができ、低濃
度領域でのホットキャリア発生によるデバイス劣化を一
層有効に防ぐことができる。また、ゲート電極側面のサ
イドウォールが２層になっているので、ＰチャネルＭＯ
Ｓ型半導体装置とＮチャネルＭＯＳ型半導体装置の実効
チャネル長を最適化することができ、バランスのよいＣ
ＭＯＳ半導体装置を構成することができる。

【図面の簡単な説明】

【図１】従来のＭＯＳ型半導体装置のＬＤＤ構造を示す
断面図である。

【図２】ゲート長に対するしきい値電圧変化を示す図で
ある。

【図３】本発明をＮＭＯＳＦＥＴに適用した実施例を製
造方法とともに示す工程断面図である。

【図４】本発明をＰＭＯＳＦＥＴに適用した実施例を製
造方法とともに示す工程断面図である。

【図５】本発明をＣＭＯＳ半導体装置に適用した実施例
を製造方法とともに示す工程断面図である。

【符号の説明】

３０１，４０１，５０１シリコン基板３０２，４０２，５０３，５０４ウエル３０４，４０４，５０４ゲート酸化膜３０７，４０７，５０８ゲート電極３０８，４０８，５０９第１のサイドウォール３１０，４０９，５１４第２のサイドウォール３０９，５１０Ｎ^-領域３１１，５１２Ｎ領域３１２，５１３Ｎ⁺領域４１０，５１６Ｐ⁺領域

Claims

【特許請求の範囲】

【請求項１】半導体基板表面で素子分離用の絶縁膜に
より分離された素子形成領域で、チャネル領域上にゲー
ト絶縁膜を介してゲート電極が形成されているＭＯＳ型
半導体装置において、ゲート電極の側面にサイドウォールが形成されており、
そのサイドウォールはゲート電極に接する膜厚１０〜５
０ｎｍの耐酸化性絶縁膜からなる第１のサイドウォール
と、その第１サイドウォールに接してその外側に形成された
膜厚１００〜１５０ｎｍのシリコン酸化膜又はシリコン
膜からなる第２のサイドウォールとから構成されている
ことを特徴とするＭＯＳ型半導体装置。
【請求項２】このＭＯＳ型半導体装置がＮチャネル型
であり、ソース領域とドレイン領域は、ゲート電極端か
ら離れゲート電極からみて第２のサイドウォールの外側
の端付近から外側の位置に形成された高不純物濃度の第
１のＮ型拡散層と、第１のＮ型拡散層に接してチャネル領域側に形成され、
第１のＮ型拡散層よりも低不純物濃度の第２のＮ型拡散
層と、第２のＮ型拡散層に接してさらにチャネル領域側でゲー
ト電極端の位置まで伸びて形成され、第２のＮ型拡散層
よりもさらに低不純物濃度の第３のＮ型拡散層とからな
る請求項１に記載のＭＯＳ型半導体装置。
【請求項３】このＭＯＳ型半導体装置がＰチャネル型
であり、ソース領域とドレイン領域は単一の不純物拡散
層からなり、ソース領域とドレイン領域の端部はゲート
電極端から離れた位置に形成されており、ソース領域と
ドレイン領域の端部とゲート電極端の間のゲート酸化膜
上には前記第１、第２のサイドウォールが位置している
請求項１に記載のＭＯＳ型半導体装置。
【請求項４】このＭＯＳ型半導体装置がＣＭＯＳであ
り、ソース領域とドレイン領域がゲート電極端から離れゲー
ト電極からみて第２のサイドウォールの外側の端付近か
ら外側の位置に形成された高不純物濃度の第１のＮ型拡
散層、第１のＮ型拡散層に接してチャネル領域側に形成
され、第１のＮ型拡散層よりも低不純物濃度の第２のＮ
型拡散層、及び第２のＮ型拡散層に接してさらにチャネ
ル領域側でゲート電極端の位置まで伸びて形成され、第
２のＮ型拡散層よりもさらに低不純物濃度の第３のＮ型
拡散層からなるＮチャネル型ＭＯＳＦＥＴと、ソース領域とドレイン領域が単一の不純物拡散層からな
り、ソース領域とドレイン領域の端部はゲート電極端か
ら離れた位置に形成されており、ソース領域とドレイン
領域の端部とゲート電極端の間のゲート酸化膜上には前
記第１、第２のサイドウォールが位置しているＰチャネ
ル型ＭＯＳＦＥＴとを含んでいる請求項１に記載のＭＯ
Ｓ型半導体装置。
【請求項５】以下の工程（Ａ）から（Ｆ）を含むＮチ
ャネルＭＯＳ型半導体装置の製造方法。（Ａ）半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程、（Ｂ）ゲート電極をマスクとして基板
に低濃度Ｎ型拡散層を形成する条件でＮ型不純物をイオ
ン注入する工程、（Ｃ）ゲート電極上から基板全面に膜
厚１０〜５０ｎｍの耐酸化性絶縁膜を形成し、エッチバ
ックを施してゲート電極の側面に第１のサイドウォール
を形成する工程、（Ｄ）ゲート電極及び第１のサイドウ
ォールをマスクとして基板に前記Ｎ型拡散層よりは高濃
度のＮ型拡散層を形成する条件でＮ型不純物をイオン注
入する工程、（Ｅ）ゲート電極上から基板全面に膜厚５
０〜１００ｎｍのシリコン酸化膜又はシリコン膜を形成
し、エッチバックを施して第１のサイドウォールの側面
に第２のサイドウォールを形成する工程、（Ｆ）ゲート
電極、第１のサイドウォール及び第２のサイドウォール
をマスクとして基板に前記両Ｎ型拡散層よりも高濃度の
Ｎ型拡散層を形成する条件でＮ型不純物をイオン注入す
る工程。
【請求項６】以下の工程（Ａ）から（Ｄ）を含むＰチ
ャネルＭＯＳ型半導体装置の製造方法。（Ａ）半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程、（Ｂ）ゲート電極上から基板全面に膜
厚１０〜５０ｎｍの耐酸化性絶縁膜を形成し、エッチバ
ックを施してゲート電極の側面に第１のサイドウォール
を形成する工程、（Ｃ）ゲート電極上から基板全面に膜
厚５０〜１００ｎｍのシリコン酸化膜又はシリコン膜を
形成し、エッチバックを施して第１のサイドウォールの
側面に第２のサイドウォールを形成する工程、（Ｄ）ゲ
ート電極、第１のサイドウォール及び第２のサイドウォ
ールをマスクとして基板にＰ型不純物をイオン注入する
工程。
【請求項７】以下の工程（Ａ）から（Ｇ）を含むＣＭ
ＯＳ半導体装置の製造方法。（Ａ）半導体基板上にゲート絶縁膜を介してゲート電極
を形成する工程、（Ｂ）ＰチャネルＭＯＳＦＥＴとなる領域を第１のレジ
ストでマスクし、ＮチャネルＭＯＳＦＥＴとなる領域に
対して、ゲート電極をマスクとして基板に低濃度Ｎ型拡
散層を形成する条件でＮ型不純物をイオン注入する工
程、（Ｃ）第１のレジストを除去した後、ゲート電極上から
基板全面に膜厚１０〜５０ｎｍの耐酸化性絶縁膜を形成
し、エッチバックを施してゲート電極の側面に第１のサ
イドウォールを形成する工程、（Ｄ）ＰチャネルＭＯＳＦＥＴとなる領域を第２のレジ
ストでマスクし、ＮチャネルＭＯＳＦＥＴとなる領域に
対して、ゲート電極及び第１のサイドウォールをマスク
として基板に前記Ｎ型拡散層よりは高濃度のＮ型拡散層
を形成する条件でＮ型不純物をイオン注入する工程、（Ｅ）第２のレジストを除去した後、ゲート電極上から
基板全面に膜厚５０〜１００ｎｍのシリコン酸化膜又は
シリコン膜を形成し、エッチバックを施して第１のサイ
ドウォールの側面に第２のサイドウォールを形成する工
程、（Ｆ）ＰチャネルＭＯＳＦＥＴとなる領域を第３のレジ
ストでマスクし、ゲート電極、第１のサイドウォール及
び第２のサイドウォールをマスクとして基板に前記両Ｎ
型拡散層よりも高濃度のＮ型拡散層を形成する条件でＮ
型不純物をイオン注入する工程、（Ｇ）前記工程（Ｅ）と（Ｆ）の間、又は工程（Ｆ）の
後で、ＮチャネルＭＯＳＦＥＴとなる領域を第４のレジ
ストでマスクし、ゲート電極、第１のサイドウォール及
び第２のサイドウォールをマスクとして基板にＰ型不純
物をイオン注入する工程。