JPH1174525A - Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法 - Google Patents
Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート酸化膜の端部がイオン注入の際に、ダ
メージを受けるのを防ぎ、かつチタンシリサイド膜の端
部の膜厚が、過剰に大きくなるのを防ぐことができるＭ
ＩＳ型電界効果トランジスタを含む半導体装置の製造方
法を提供すること。 【解決手段】 ｎ- 型領域１６形成前に、ゲート電極２
６の角部４２からゲート酸化膜２０の側面にわたってシ
リコン窒化膜２４を形成する。ｎ- 型領域１６形成のた
めに、イオン注入をする。ゲート酸化膜２０の側面と面
するように、シリコン窒化膜２４がある。このため、イ
オンは、ゲート酸化膜２０の側面に衝突しない。ゲート
電極２６の上面にチタンシリサイド膜２８形成時、シリ
コン窒化膜２４がゲート電極２６の側面でのシリサイド
反応を防止する。
メージを受けるのを防ぎ、かつチタンシリサイド膜の端
部の膜厚が、過剰に大きくなるのを防ぐことができるＭ
ＩＳ型電界効果トランジスタを含む半導体装置の製造方
法を提供すること。 【解決手段】 ｎ- 型領域１６形成前に、ゲート電極２
６の角部４２からゲート酸化膜２０の側面にわたってシ
リコン窒化膜２４を形成する。ｎ- 型領域１６形成のた
めに、イオン注入をする。ゲート酸化膜２０の側面と面
するように、シリコン窒化膜２４がある。このため、イ
オンは、ゲート酸化膜２０の側面に衝突しない。ゲート
電極２６の上面にチタンシリサイド膜２８形成時、シリ
コン窒化膜２４がゲート電極２６の側面でのシリサイド
反応を防止する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳ型電界効
果トランジスタを含む半導体装置の製造方法及びその製
造方法により製造されたＭＩＳ型電界効果トランジスタ
を含む半導体装置に関するものである。
果トランジスタを含む半導体装置の製造方法及びその製
造方法により製造されたＭＩＳ型電界効果トランジスタ
を含む半導体装置に関するものである。
【０００２】
【背景技術】ＭＩＳ型電界効果トランジスタの製造方法
が、例えば特開平９−１６２４０２号公報に開示されて
いる。以下、この公報に開示されたＭＩＳ型電界効果ト
ランジスタの製造方法を説明する。
が、例えば特開平９−１６２４０２号公報に開示されて
いる。以下、この公報に開示されたＭＩＳ型電界効果ト
ランジスタの製造方法を説明する。
【０００３】図４０を参照して、ｐ型のシリコン基板２
００の主表面に、ｐ型ウェル２０２を形成する。ｐ型ウ
ェル２０２の周囲に、素子分離用のフィールド酸化膜２
０４を形成する。ｐ型ウェル２０２の上に、ゲート酸化
膜２０６を形成する。ゲート酸化膜２０６の上に、ポリ
シリコン膜２０８を形成する。
００の主表面に、ｐ型ウェル２０２を形成する。ｐ型ウ
ェル２０２の周囲に、素子分離用のフィールド酸化膜２
０４を形成する。ｐ型ウェル２０２の上に、ゲート酸化
膜２０６を形成する。ゲート酸化膜２０６の上に、ポリ
シリコン膜２０８を形成する。
【０００４】図４１を参照して、ポリシリコン膜２０８
を選択的にエッチング除去して、ゲート電極２１２を形
成する。ゲート電極２１２及びフィールド酸化膜２０４
をマスクとして、シリコン基板２００の主表面に砒素を
イオン注入し、ｎ-型領域２１４を形成する。ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて、ゲート電極２１２を覆うように、シリ
コン基板２００の主表面にシリコン窒化膜２１０を形成
する。このシリコン窒化膜２１０を異方性エッチングを
用いてエッチバックし、ゲート電極２１２の側面及びゲ
ート絶縁膜２０６の側面と面するように、厚さ１０ｎｍ
のシリコン窒化膜２１０を残す。シリコン窒化膜２１０
を、ゲート酸化膜２０６の側面と面する位置に形成する
ことにより、ゲート酸化膜２０６へ酸素が供給されるの
を防いでいる。これにより、ゲート酸化膜２０６にゲー
トバーズビークが発生することを防止している。ゲート
バーズビークは、ＭＩＳ型電界効果トランジスタの特性
が劣化する原因となる。シリコン窒化膜２１０の厚み
を、１０ｎｍとしたのは以下の理由からである。このＭ
ＩＳ型電界効果トランジスタのソース／ドレインは、ｎ
-型領域、ｎ型領域及びｎ+型領域の３つの領域からな
る。ｎ-型領域は、シリコン窒化膜２１０の下に位置す
る。シリコン窒化膜２１０の厚みが１０ｎｍより小さい
と、ｎ-型領域の幅も１０ｎｍより小さくなる。ｎ-型領
域の幅が１０ｎｍより小さいと、ｎ-型領域が隣にある
ｎ型領域に吸収され、ｎ-型領域としての機能を果たせ
なくなるからである。
を選択的にエッチング除去して、ゲート電極２１２を形
成する。ゲート電極２１２及びフィールド酸化膜２０４
をマスクとして、シリコン基板２００の主表面に砒素を
イオン注入し、ｎ-型領域２１４を形成する。ＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）法を用いて、ゲート電極２１２を覆うように、シリ
コン基板２００の主表面にシリコン窒化膜２１０を形成
する。このシリコン窒化膜２１０を異方性エッチングを
用いてエッチバックし、ゲート電極２１２の側面及びゲ
ート絶縁膜２０６の側面と面するように、厚さ１０ｎｍ
のシリコン窒化膜２１０を残す。シリコン窒化膜２１０
を、ゲート酸化膜２０６の側面と面する位置に形成する
ことにより、ゲート酸化膜２０６へ酸素が供給されるの
を防いでいる。これにより、ゲート酸化膜２０６にゲー
トバーズビークが発生することを防止している。ゲート
バーズビークは、ＭＩＳ型電界効果トランジスタの特性
が劣化する原因となる。シリコン窒化膜２１０の厚み
を、１０ｎｍとしたのは以下の理由からである。このＭ
ＩＳ型電界効果トランジスタのソース／ドレインは、ｎ
-型領域、ｎ型領域及びｎ+型領域の３つの領域からな
る。ｎ-型領域は、シリコン窒化膜２１０の下に位置す
る。シリコン窒化膜２１０の厚みが１０ｎｍより小さい
と、ｎ-型領域の幅も１０ｎｍより小さくなる。ｎ-型領
域の幅が１０ｎｍより小さいと、ｎ-型領域が隣にある
ｎ型領域に吸収され、ｎ-型領域としての機能を果たせ
なくなるからである。
【０００５】製造方法の説明を続ける。図４２を参照し
て、ゲート電極２１２、シリコン窒化膜２１０及びフィ
ールド酸化膜２０４をマスクとして、シリコン基板２０
０の主表面に、砒素をイオン注入し、ｎ型領域２１８を
形成する。次に、ゲート電極２１２を覆うように、ＣＶ
Ｄ法によって、シリコン基板２００の主表面にシリコン
酸化膜を形成する。このシリコン酸化膜を異方性エッチ
ングを用いてエッチバックすることにより、シリコン窒
化膜２１０と面するようにサイドウォールシリコン酸化
膜２１６を形成する。
て、ゲート電極２１２、シリコン窒化膜２１０及びフィ
ールド酸化膜２０４をマスクとして、シリコン基板２０
０の主表面に、砒素をイオン注入し、ｎ型領域２１８を
形成する。次に、ゲート電極２１２を覆うように、ＣＶ
Ｄ法によって、シリコン基板２００の主表面にシリコン
酸化膜を形成する。このシリコン酸化膜を異方性エッチ
ングを用いてエッチバックすることにより、シリコン窒
化膜２１０と面するようにサイドウォールシリコン酸化
膜２１６を形成する。
【０００６】図４３を参照して、ゲート電極２１２、シ
リコン窒化膜２１０、サイドウォールシリコン酸化膜２
１６及びフィールド酸化膜２０４をマスクとして、シリ
コン基板２００の主表面に砒素をイオン注入し、ｎ+型
領域２２０を形成する。
リコン窒化膜２１０、サイドウォールシリコン酸化膜２
１６及びフィールド酸化膜２０４をマスクとして、シリ
コン基板２００の主表面に砒素をイオン注入し、ｎ+型
領域２２０を形成する。
【０００７】図４４を参照して、ゲート電極２１２を覆
うように、シリコン基板２００の主表面全面に、層間絶
縁膜２２２を形成する。層間絶縁膜２２２に、ｎ+型領
域２２０に到達するコンタクトホール２２４を形成す
る。層間絶縁膜２２２の上及びコンタクトホール２２４
の中に導電膜を形成する。そして、この導電膜に所定の
パターニングを施すことにより、配線膜２２６を形成す
る。以上の工程により、ＭＩＳ型電界効果トランジスタ
が製造される。
うように、シリコン基板２００の主表面全面に、層間絶
縁膜２２２を形成する。層間絶縁膜２２２に、ｎ+型領
域２２０に到達するコンタクトホール２２４を形成す
る。層間絶縁膜２２２の上及びコンタクトホール２２４
の中に導電膜を形成する。そして、この導電膜に所定の
パターニングを施すことにより、配線膜２２６を形成す
る。以上の工程により、ＭＩＳ型電界効果トランジスタ
が製造される。
【０００８】
【発明が解決しようとする課題】図４１を参照して、ゲ
ート電極２１２をマスクとしてシリコン基板２００の主
表面にイオン注入をすることにより、ｎ-型領域２１４
を形成している。このイオン注入時、ゲート酸化膜２０
６の側面は露出している。ゲート酸化膜２０６の側面が
露出しているので、イオンがゲート酸化膜２０６の側面
に衝突する。これにより、ゲート酸化膜２０６の端部に
おいて、ゲート酸化膜の結晶構造の結合が切れた個所が
発生する。ゲート酸化膜の結晶構造の結合が切れること
により生じる問題は、主に次の３つである。（１）ゲー
ト絶縁膜の結晶構造の結合が切れた部分の絶縁耐圧は下
がる。これにより、ゲート絶縁膜の絶縁耐圧が下がる。
（２）ゲート絶縁膜の結晶構造の結合の切れた個所をキ
ャリアが流れることにより、ゲート絶縁膜中にリーク電
流が流れる。（３）ゲート絶縁膜の結晶構造の結合が切
れている個所では、チャネルを流れるキャリアが容易に
トラップされる。これにより、ＭＩＳ電界効果トランジ
スタの特性が変化する。また、ＭＩＳ電界効果トランジ
スタの長期信頼性が低下する。
ート電極２１２をマスクとしてシリコン基板２００の主
表面にイオン注入をすることにより、ｎ-型領域２１４
を形成している。このイオン注入時、ゲート酸化膜２０
６の側面は露出している。ゲート酸化膜２０６の側面が
露出しているので、イオンがゲート酸化膜２０６の側面
に衝突する。これにより、ゲート酸化膜２０６の端部に
おいて、ゲート酸化膜の結晶構造の結合が切れた個所が
発生する。ゲート酸化膜の結晶構造の結合が切れること
により生じる問題は、主に次の３つである。（１）ゲー
ト絶縁膜の結晶構造の結合が切れた部分の絶縁耐圧は下
がる。これにより、ゲート絶縁膜の絶縁耐圧が下がる。
（２）ゲート絶縁膜の結晶構造の結合の切れた個所をキ
ャリアが流れることにより、ゲート絶縁膜中にリーク電
流が流れる。（３）ゲート絶縁膜の結晶構造の結合が切
れている個所では、チャネルを流れるキャリアが容易に
トラップされる。これにより、ＭＩＳ電界効果トランジ
スタの特性が変化する。また、ＭＩＳ電界効果トランジ
スタの長期信頼性が低下する。
【０００９】特に、図４５に示すように、斜めイオン注
入２５８を用いて、ソース／ドレイン２５４を形成する
場合、多数のイオンがゲート酸化膜２０６の側面に直接
衝突する。よって、ゲート酸化膜２０６の端部におい
て、結晶構造の結合が切れた個所が多数発生しやすい。
斜めイオン注入を用いて、ソース／ドレインを形成す理
由を説明する。斜めイオン注入２５８を用いて、ソース
／ドレイン２５４を形成すると、ソース／ドレイン２５
４の端部２５６は、ゲート電極２１２と重なる位置に形
成される。これにより、チャネルを流れるキャリアが、
ゲート酸化膜２０６に飛び込むのを防いでいる。すなわ
ち、図４１を参照して、ソース／ドレインであるｎ-型
領域２１４の側面が、ゲート電極２１２の側面の真下に
位置していると、矢印Ａで示す個所で電界集中が発生す
る。この電界集中により、チャネルを流れるキャリアが
容易に、ゲート酸化膜２０６中に飛び込む。キャリアが
ゲート酸化膜２０６中に飛び込むと、ゲート酸化膜２０
６の特性が劣化する。
入２５８を用いて、ソース／ドレイン２５４を形成する
場合、多数のイオンがゲート酸化膜２０６の側面に直接
衝突する。よって、ゲート酸化膜２０６の端部におい
て、結晶構造の結合が切れた個所が多数発生しやすい。
斜めイオン注入を用いて、ソース／ドレインを形成す理
由を説明する。斜めイオン注入２５８を用いて、ソース
／ドレイン２５４を形成すると、ソース／ドレイン２５
４の端部２５６は、ゲート電極２１２と重なる位置に形
成される。これにより、チャネルを流れるキャリアが、
ゲート酸化膜２０６に飛び込むのを防いでいる。すなわ
ち、図４１を参照して、ソース／ドレインであるｎ-型
領域２１４の側面が、ゲート電極２１２の側面の真下に
位置していると、矢印Ａで示す個所で電界集中が発生す
る。この電界集中により、チャネルを流れるキャリアが
容易に、ゲート酸化膜２０６中に飛び込む。キャリアが
ゲート酸化膜２０６中に飛び込むと、ゲート酸化膜２０
６の特性が劣化する。
【００１０】なお、図４１に示すｎ-型領域２１４は、
拡散によっても形成することができる。ｎ-型領域２１
４を拡散により形成する際においても、ゲート酸化膜２
０６の側面は露出している。よって拡散させられる不純
物が、ゲート酸化膜２０６の側面からゲート酸化膜２０
６を構成する結晶構造中に入り込む。これによりゲート
酸化膜２０６の絶縁耐圧が下がる。
拡散によっても形成することができる。ｎ-型領域２１
４を拡散により形成する際においても、ゲート酸化膜２
０６の側面は露出している。よって拡散させられる不純
物が、ゲート酸化膜２０６の側面からゲート酸化膜２０
６を構成する結晶構造中に入り込む。これによりゲート
酸化膜２０６の絶縁耐圧が下がる。
【００１１】ところで、ＭＩＳ電界効果トランジスタの
製造において、ゲート電極の電気的抵抗を下げるため
に、ゲート電極の上面にシリサイド膜を形成する場合が
ある。以下これについて説明する。
製造において、ゲート電極の電気的抵抗を下げるため
に、ゲート電極の上面にシリサイド膜を形成する場合が
ある。以下これについて説明する。
【００１２】図４６を参照して、ｐ型のシリコン基板２
３０の主表面に、ｐ型ウェル２３２を形成する。ｐ型ウ
ェル２３２の周囲に、フィールド酸化膜２３４を形成す
る。シリコン基板２３０の主表面に、ゲート酸化膜２３
６及びポリシリコン膜を形成する。ポリシリコン膜に所
定のパターニングを施すことにより、ゲート電極２３８
を形成する。ゲート電極２３８及びフィールド酸化膜２
３４をマスクとして、シリコン基板２３０の主表面にイ
オン注入し、ｎ-型領域２４２を形成する。次に、ゲー
ト電極２３８を覆うように、シリコン基板２３０の主表
面に、シリコン酸化膜を形成する。このシリコン酸化膜
を異方性エッチングを用いてエッチバックし、ゲート電
極２３８の側面及びゲート酸化膜２３６の側面と面する
ように、サイドウォールシリコン酸化膜２４０を形成す
る。例えば、Ａで示す段差部にシリコン酸化膜が残らな
いように、サイドウォールシリコン酸化膜２４０はオー
バエッチングされる。よって、サイドウォールシリコン
酸化膜２４０は、ゲート電極２３８の側面と上面とで形
成される角部２６０より下に位置している。次に、ゲー
ト電極２３８、サイドウォールシリコン酸化膜２４０及
びフィールド酸化膜２３４をマスクとして、シリコン基
板２３０の主表面にイオンを注入し、ｎ+型領域２４４
を形成する。
３０の主表面に、ｐ型ウェル２３２を形成する。ｐ型ウ
ェル２３２の周囲に、フィールド酸化膜２３４を形成す
る。シリコン基板２３０の主表面に、ゲート酸化膜２３
６及びポリシリコン膜を形成する。ポリシリコン膜に所
定のパターニングを施すことにより、ゲート電極２３８
を形成する。ゲート電極２３８及びフィールド酸化膜２
３４をマスクとして、シリコン基板２３０の主表面にイ
オン注入し、ｎ-型領域２４２を形成する。次に、ゲー
ト電極２３８を覆うように、シリコン基板２３０の主表
面に、シリコン酸化膜を形成する。このシリコン酸化膜
を異方性エッチングを用いてエッチバックし、ゲート電
極２３８の側面及びゲート酸化膜２３６の側面と面する
ように、サイドウォールシリコン酸化膜２４０を形成す
る。例えば、Ａで示す段差部にシリコン酸化膜が残らな
いように、サイドウォールシリコン酸化膜２４０はオー
バエッチングされる。よって、サイドウォールシリコン
酸化膜２４０は、ゲート電極２３８の側面と上面とで形
成される角部２６０より下に位置している。次に、ゲー
ト電極２３８、サイドウォールシリコン酸化膜２４０及
びフィールド酸化膜２３４をマスクとして、シリコン基
板２３０の主表面にイオンを注入し、ｎ+型領域２４４
を形成する。
【００１３】図４７を参照して、シリコン基板２３０の
主表面全面に、例えばスパッタリング法を用いてチタン
膜２４６を形成する。
主表面全面に、例えばスパッタリング法を用いてチタン
膜２４６を形成する。
【００１４】図４８を参照して、チタン膜２４６を熱処
理する。これにより、ゲート電極２３８の上面上及びｎ
+型領域２４４の上に位置するチタン膜が、シリコンと
反応し、チタンシリサイド膜２４８、２５０となる。ゲ
ート電極２３８の角部２６０においては、ゲート電極２
３８の側面が露出している。このため、ここからもシリ
コンがチタン膜に供給され、チタンシリサイド膜が形成
される。よって、ゲート電極２３８の角部２６０におい
ては、ゲート電極２３８の上面及び側面からシリコンが
供給される結果、チタン膜が過剰に反応し、チタンシリ
サイド膜２４８の端部２６２の厚みは、中央部２６３の
厚みより大きくなる。
理する。これにより、ゲート電極２３８の上面上及びｎ
+型領域２４４の上に位置するチタン膜が、シリコンと
反応し、チタンシリサイド膜２４８、２５０となる。ゲ
ート電極２３８の角部２６０においては、ゲート電極２
３８の側面が露出している。このため、ここからもシリ
コンがチタン膜に供給され、チタンシリサイド膜が形成
される。よって、ゲート電極２３８の角部２６０におい
ては、ゲート電極２３８の上面及び側面からシリコンが
供給される結果、チタン膜が過剰に反応し、チタンシリ
サイド膜２４８の端部２６２の厚みは、中央部２６３の
厚みより大きくなる。
【００１５】図４９を参照して、フィールド酸化膜２３
４及びサイドウォールシリコン酸化膜２４０上にある未
反応のチタン膜を除去する。
４及びサイドウォールシリコン酸化膜２４０上にある未
反応のチタン膜を除去する。
【００１６】図５０を参照して、シリコン基板２３０の
主表面全面に、例えばＣＶＤ法を用いて層間絶縁膜２５
２を形成する。チタンシリサイド膜２４８の端部２６２
の厚みを反映して、層間絶縁膜２５２には凸部２６６が
形成されている。今後、ゲート電極パターン、配線パタ
ーンが微細化されてきた場合、凸部２６６の上に配線膜
を形成すると、配線膜が断線する可能性がある。また、
シリサイド膜の膜厚が大きいと、膜厚が小さい場合に比
べ、シリサイド膜に生じる熱応力は大きくなる。シリサ
イド膜の端部の厚みが大きくなると、その分だけシリサ
イド膜に生じる熱応力は大きくなる。このため、ゲート
絶縁膜が、シリサイド膜から受ける熱応力も大きくな
る。これにより、ＭＩＳ型電界効果トランジスタの特性
変化や長期信頼性の低下を招く。
主表面全面に、例えばＣＶＤ法を用いて層間絶縁膜２５
２を形成する。チタンシリサイド膜２４８の端部２６２
の厚みを反映して、層間絶縁膜２５２には凸部２６６が
形成されている。今後、ゲート電極パターン、配線パタ
ーンが微細化されてきた場合、凸部２６６の上に配線膜
を形成すると、配線膜が断線する可能性がある。また、
シリサイド膜の膜厚が大きいと、膜厚が小さい場合に比
べ、シリサイド膜に生じる熱応力は大きくなる。シリサ
イド膜の端部の厚みが大きくなると、その分だけシリサ
イド膜に生じる熱応力は大きくなる。このため、ゲート
絶縁膜が、シリサイド膜から受ける熱応力も大きくな
る。これにより、ＭＩＳ型電界効果トランジスタの特性
変化や長期信頼性の低下を招く。
【００１７】サイドウォールシリコン酸化膜２４０をオ
ーバーエッチングしないときにおいても、以下に示すよ
うな問題が生じる。図５１を参照して、サイドウォール
シリコン酸化膜２４０は、オーバーエッチングされてい
ない。よって、サイドウォールシリコン酸化膜２４０
は、角部２６０と面する位置まで延びているように形成
されている。
ーバーエッチングしないときにおいても、以下に示すよ
うな問題が生じる。図５１を参照して、サイドウォール
シリコン酸化膜２４０は、オーバーエッチングされてい
ない。よって、サイドウォールシリコン酸化膜２４０
は、角部２６０と面する位置まで延びているように形成
されている。
【００１８】図５２を参照して、ゲート電極２３８、サ
イドウォールシリコン酸化膜２４０及びフィールド酸化
膜２３４をマスクとして、シリコン基板２３０の主表面
に、イオンを注入し、ｎ+型領域２４４を形成する。次
に、スパッタリング法を用いて、ゲート電極２３８を覆
うように、シリコン基板２３０の主表面全面に、チタン
膜２４６を形成する。
イドウォールシリコン酸化膜２４０及びフィールド酸化
膜２３４をマスクとして、シリコン基板２３０の主表面
に、イオンを注入し、ｎ+型領域２４４を形成する。次
に、スパッタリング法を用いて、ゲート電極２３８を覆
うように、シリコン基板２３０の主表面全面に、チタン
膜２４６を形成する。
【００１９】図５３を参照して、チタン膜を熱処理し、
ゲート電極２３８の上面及びｎ+型領域２４４の上に、
それぞれ、チタンシリサイド膜２４８、２５０を形成す
る。そして、フィールド酸化膜２３４及びサイドウォー
ルシリコン酸化膜２４０の上に位置している未反応のチ
タン膜を除去する。サイドウォールシリコン酸化膜２４
０が、ゲート電極２３８の角部２６０と対応する位置ま
で形成されている。よって、ゲート電極２３８の角部２
６０付近において、ゲート電極２３８の側面は露出して
いない。したがって、角部２６０付近のゲート電極２３
８の側面からはシリコンが供給されないので、角部２６
０においてチタン膜がシリコンと過剰に反応することは
ない。このため、チタンシリサイド膜２４８の端部の厚
みが、中央部の厚みより大きくならない。よって、チタ
ンシリサイド膜２４８の端部の厚みが原因で、層間絶縁
膜に凸部が発生するという問題は生じない。しかし次に
示す問題が生じる。
ゲート電極２３８の上面及びｎ+型領域２４４の上に、
それぞれ、チタンシリサイド膜２４８、２５０を形成す
る。そして、フィールド酸化膜２３４及びサイドウォー
ルシリコン酸化膜２４０の上に位置している未反応のチ
タン膜を除去する。サイドウォールシリコン酸化膜２４
０が、ゲート電極２３８の角部２６０と対応する位置ま
で形成されている。よって、ゲート電極２３８の角部２
６０付近において、ゲート電極２３８の側面は露出して
いない。したがって、角部２６０付近のゲート電極２３
８の側面からはシリコンが供給されないので、角部２６
０においてチタン膜がシリコンと過剰に反応することは
ない。このため、チタンシリサイド膜２４８の端部の厚
みが、中央部の厚みより大きくならない。よって、チタ
ンシリサイド膜２４８の端部の厚みが原因で、層間絶縁
膜に凸部が発生するという問題は生じない。しかし次に
示す問題が生じる。
【００２０】図５４を参照して、図５４は、図５３に示
す構造の部分平面図である。サイドウォールシリコン酸
化膜２４０中に含まれるシリコンがチタン膜と結合する
結果、サイドウォールシリコン酸化膜２４０の表面の所
々にチタンシリサイドが形成される。これらのチタンシ
リサイドのうち、チタンシリサイド膜２４８とサイドウ
ォールシリコン酸化膜２４０との境界において、チタン
シリサイド膜２４８とサイドウォールシリコン酸化膜２
４０に形成されたチタンシリサイドとが結合する。この
結果、チタンシリサイド膜２４８の側部はギザギザ状と
なる。チタンシリサイド膜２５０の側部も同様の理由で
ギザギザ状となる。これらギザギザ状の個所では、静電
気がショートしやすく、ＭＩＳ型電界効果トランジスタ
の特性を劣化させることがある。
す構造の部分平面図である。サイドウォールシリコン酸
化膜２４０中に含まれるシリコンがチタン膜と結合する
結果、サイドウォールシリコン酸化膜２４０の表面の所
々にチタンシリサイドが形成される。これらのチタンシ
リサイドのうち、チタンシリサイド膜２４８とサイドウ
ォールシリコン酸化膜２４０との境界において、チタン
シリサイド膜２４８とサイドウォールシリコン酸化膜２
４０に形成されたチタンシリサイドとが結合する。この
結果、チタンシリサイド膜２４８の側部はギザギザ状と
なる。チタンシリサイド膜２５０の側部も同様の理由で
ギザギザ状となる。これらギザギザ状の個所では、静電
気がショートしやすく、ＭＩＳ型電界効果トランジスタ
の特性を劣化させることがある。
【００２１】この発明は、以上説明した課題を解決する
のためになされたものである。この発明の課題は、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
有するＭＩＳ型電界効果トランジスタを含む半導体装置
において、ゲート絶縁膜の端部がダメージを受けない製
造方法及びその製造方法により製造されたＭＩＳ型電界
効果トランジスタを含む半導体装置を提供することであ
る。
のためになされたものである。この発明の課題は、ＬＤ
Ｄ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を
有するＭＩＳ型電界効果トランジスタを含む半導体装置
において、ゲート絶縁膜の端部がダメージを受けない製
造方法及びその製造方法により製造されたＭＩＳ型電界
効果トランジスタを含む半導体装置を提供することであ
る。
【００２２】この発明の他の課題は、ゲート電極上にシ
リサイド膜を形成する際に、シリサイド膜の端部の厚み
と中央部の厚みとを同じにすることができるＭＩＳ型電
界効果トランジスの製造方法及びその製造方法により製
造されたＭＩＳ型電界効果トランジスタを含む半導体装
置を提供することである。
リサイド膜を形成する際に、シリサイド膜の端部の厚み
と中央部の厚みとを同じにすることができるＭＩＳ型電
界効果トランジスの製造方法及びその製造方法により製
造されたＭＩＳ型電界効果トランジスタを含む半導体装
置を提供することである。
【００２３】この発明のさらに他の課題は、シリサイド
膜の端部がギザギザ状になることを防止することができ
るＭＩＳ型電界効果トランジスタを含む半導体装置製造
方法及びその製造方法により製造されたＭＩＳ型電界効
果トランジスタを含む半導体装置を提供することであ
る。
膜の端部がギザギザ状になることを防止することができ
るＭＩＳ型電界効果トランジスタを含む半導体装置製造
方法及びその製造方法により製造されたＭＩＳ型電界効
果トランジスタを含む半導体装置を提供することであ
る。
【００２４】
【課題を解決するための手段】この発明に従うＭＩＳ型
電界効果トランジスタを含む半導体装置の製造方法の第
１形態は、主表面を有する半導体基板と、側面を有し、
主表面の上に形成されたゲート絶縁膜と、側面と上面と
で形成される角部を有し、ゲート絶縁膜の上に形成され
たゲート電極と、主表面に形成された低濃度不純物領域
及び高濃度不純物領域を有するソース／ドレインと、を
含むＭＩＳ型電界効果トランジスタを含む半導体装置の
製造方法であって、以下の工程を備える。
電界効果トランジスタを含む半導体装置の製造方法の第
１形態は、主表面を有する半導体基板と、側面を有し、
主表面の上に形成されたゲート絶縁膜と、側面と上面と
で形成される角部を有し、ゲート絶縁膜の上に形成され
たゲート電極と、主表面に形成された低濃度不純物領域
及び高濃度不純物領域を有するソース／ドレインと、を
含むＭＩＳ型電界効果トランジスタを含む半導体装置の
製造方法であって、以下の工程を備える。
【００２５】主表面にゲート絶縁膜及びゲート電極を形
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
ゲート電極の側面とによって、ゲート絶縁膜保護膜を挟
むように、不純物を含むサイドウォール絶縁膜を形成す
る工程と、主表面に高濃度不純物領域を形成し、及び熱
拡散により、サイドウォール絶縁膜中の不純物を、サイ
ドウォール絶縁膜の下の主表面に拡散し、主表面に低濃
度不純物領域を形成する工程と、を備える。
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
ゲート電極の側面とによって、ゲート絶縁膜保護膜を挟
むように、不純物を含むサイドウォール絶縁膜を形成す
る工程と、主表面に高濃度不純物領域を形成し、及び熱
拡散により、サイドウォール絶縁膜中の不純物を、サイ
ドウォール絶縁膜の下の主表面に拡散し、主表面に低濃
度不純物領域を形成する工程と、を備える。
【００２６】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態は、低濃度
不純物領域を形成する前に、ゲート絶縁膜保護膜を形成
している。熱拡散により、サイドウォール絶縁膜中の不
純物を、サイドウォール絶縁膜の下の主表面に拡散する
際、不純物がゲート絶縁膜の側面を通って、ゲート絶縁
膜の端部に拡散するのを防ぐことができる。これは、ゲ
ート絶縁膜保護膜を構成するシリコン窒化膜、ノンドー
プドポリシリコン膜、ノンドープドアモルファスシリコ
ン膜は、膜質が非常に緻密であるので、不純物がゲート
絶縁膜保護膜を通過しにくいからである。これらの膜
は、水分や酸素も通しにくいので、水分や酸素がゲート
絶縁膜の端部にダメージを与えるのを防ぐことができ
る。三つの膜のうち、シリコン窒化膜が最も効果的であ
る。また、シリコン窒化膜は、シリコン酸化膜に対し
て、エッチングの選択性がある。
スタを含む半導体装置の製造方法の第１形態は、低濃度
不純物領域を形成する前に、ゲート絶縁膜保護膜を形成
している。熱拡散により、サイドウォール絶縁膜中の不
純物を、サイドウォール絶縁膜の下の主表面に拡散する
際、不純物がゲート絶縁膜の側面を通って、ゲート絶縁
膜の端部に拡散するのを防ぐことができる。これは、ゲ
ート絶縁膜保護膜を構成するシリコン窒化膜、ノンドー
プドポリシリコン膜、ノンドープドアモルファスシリコ
ン膜は、膜質が非常に緻密であるので、不純物がゲート
絶縁膜保護膜を通過しにくいからである。これらの膜
は、水分や酸素も通しにくいので、水分や酸素がゲート
絶縁膜の端部にダメージを与えるのを防ぐことができ
る。三つの膜のうち、シリコン窒化膜が最も効果的であ
る。また、シリコン窒化膜は、シリコン酸化膜に対し
て、エッチングの選択性がある。
【００２７】以上説明したように、この発明に従うＭＩ
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第１形態は、ゲート絶縁膜が不純物、水分、酸素等か
らダメージを受けるのを防ぐことができる。よって、ゲ
ート絶縁膜がダメージを受けることにより生じるＭＩＳ
型電界効果トランジスタを含む半導体装置の特性変化や
長期信頼性の低下を防ぐことができる。
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第１形態は、ゲート絶縁膜が不純物、水分、酸素等か
らダメージを受けるのを防ぐことができる。よって、ゲ
ート絶縁膜がダメージを受けることにより生じるＭＩＳ
型電界効果トランジスタを含む半導体装置の特性変化や
長期信頼性の低下を防ぐことができる。
【００２８】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。
スタを含む半導体装置の製造方法の第１形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。
【００２９】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
スタを含む半導体装置の製造方法の第１形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
【００３０】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
【００３１】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。低濃度不純
物領域及び高濃度不純物領域を形成する工程後、サイド
ウォール絶縁膜及びゲート電極を覆うように、高融点金
属膜を形成する工程と、高融点金属膜を熱処理し、ゲー
ト電極の上面にシリサイド膜を形成する工程と、を含
む。この態様に、ゲート電極の角部と対応する位置から
ゲート絶縁膜の側面と対応する位置にわたって、ゲート
電極の側面及びゲート絶縁膜の側面と面するゲート絶縁
膜保護膜を形成する工程を組み合わせた場合、シリサイ
ド膜とサイドウォール絶縁膜との間に、ゲート絶縁膜保
護膜を形成することができる。このゲート絶縁膜保護膜
が存在することにより、シリサイド膜とサイドウォール
絶縁膜との境界にギザギザ部が発生するのを防ぐことが
できる。よって、ギザギザ部で静電気がショートして、
ＭＩＳ型電界効果トランジスタを含む半導体装置の特性
が劣化するのを防ぐことができる。
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。低濃度不純
物領域及び高濃度不純物領域を形成する工程後、サイド
ウォール絶縁膜及びゲート電極を覆うように、高融点金
属膜を形成する工程と、高融点金属膜を熱処理し、ゲー
ト電極の上面にシリサイド膜を形成する工程と、を含
む。この態様に、ゲート電極の角部と対応する位置から
ゲート絶縁膜の側面と対応する位置にわたって、ゲート
電極の側面及びゲート絶縁膜の側面と面するゲート絶縁
膜保護膜を形成する工程を組み合わせた場合、シリサイ
ド膜とサイドウォール絶縁膜との間に、ゲート絶縁膜保
護膜を形成することができる。このゲート絶縁膜保護膜
が存在することにより、シリサイド膜とサイドウォール
絶縁膜との境界にギザギザ部が発生するのを防ぐことが
できる。よって、ギザギザ部で静電気がショートして、
ＭＩＳ型電界効果トランジスタを含む半導体装置の特性
が劣化するのを防ぐことができる。
【００３２】この態様に、ゲート電極の角部と対応する
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程及びサイドウォール
絶縁膜をオーバエッチングし、サイドウォール絶縁膜を
角部より下に位置するように形成する工程を組み合わせ
た場合、シリサイド膜の端部の厚みが中央部の厚みに比
べて大きくなるということはない。なぜなら、ゲート電
極の角部と対応する位置にゲート絶縁膜保護膜があるの
で、シリサイド膜形成の際、ゲート電極の側面で高融点
金属膜がシリサイド化しないからである。シリサイド膜
の膜厚が大きいと、膜厚が小さい場合に比べ、熱応力は
大きくなる。この態様では、シリサイド膜の端部の厚み
を小さくすることができるので、シリサイド膜に生じる
熱応力を小さくできる。このため、ゲート絶縁膜が、シ
リサイド膜から受ける熱応力を小さくできる。よって、
ＭＩＳ型電界効果トランジスタを含む半導体装置の特性
変化や長期信頼性の低下を防ぐことができる。
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程及びサイドウォール
絶縁膜をオーバエッチングし、サイドウォール絶縁膜を
角部より下に位置するように形成する工程を組み合わせ
た場合、シリサイド膜の端部の厚みが中央部の厚みに比
べて大きくなるということはない。なぜなら、ゲート電
極の角部と対応する位置にゲート絶縁膜保護膜があるの
で、シリサイド膜形成の際、ゲート電極の側面で高融点
金属膜がシリサイド化しないからである。シリサイド膜
の膜厚が大きいと、膜厚が小さい場合に比べ、熱応力は
大きくなる。この態様では、シリサイド膜の端部の厚み
を小さくすることができるので、シリサイド膜に生じる
熱応力を小さくできる。このため、ゲート絶縁膜が、シ
リサイド膜から受ける熱応力を小さくできる。よって、
ＭＩＳ型電界効果トランジスタを含む半導体装置の特性
変化や長期信頼性の低下を防ぐことができる。
【００３３】また、シリサイド膜の端部の厚みと中央部
の厚みとは、ほぼ同じなので、シリサイド膜は平坦とな
る。シリサイド膜の上に位置する層間絶縁膜も、これを
反映して平坦となる。よって、シリサイド膜の上に位置
する層間絶縁膜の上に、配線膜を形成する場合、配線膜
の断線等の問題を回避できる。
の厚みとは、ほぼ同じなので、シリサイド膜は平坦とな
る。シリサイド膜の上に位置する層間絶縁膜も、これを
反映して平坦となる。よって、シリサイド膜の上に位置
する層間絶縁膜の上に、配線膜を形成する場合、配線膜
の断線等の問題を回避できる。
【００３４】高融点金属膜は、チタン、コバルト、モリ
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
【００３５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタンを含む。シリサイド膜を形成する工程は、
高融点金属膜を熱処理し、ゲート電極の上面にチタンシ
リサイド膜を形成する工程と、サイドウォール絶縁膜の
上の高融点金属膜を除去する工程と、チタンシリサイド
膜を熱処理し、チタンシリサイド膜の抵抗を下げる工程
と、を含む。
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタンを含む。シリサイド膜を形成する工程は、
高融点金属膜を熱処理し、ゲート電極の上面にチタンシ
リサイド膜を形成する工程と、サイドウォール絶縁膜の
上の高融点金属膜を除去する工程と、チタンシリサイド
膜を熱処理し、チタンシリサイド膜の抵抗を下げる工程
と、を含む。
【００３６】高融点金属膜として、チタンを含むのが好
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
【００３７】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
スタを含む半導体装置の製造方法の第１形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
【００３８】ゲート絶縁膜保護膜は、酸化絶縁膜より誘
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ電界効果ト
ランジスタを含む半導体装置の消費電流を増加させる原
因となる。この態様では、ゲート絶縁膜の側面及びゲー
ト電極の側面を覆うように酸化絶縁膜を形成しているの
で、これらの問題を解決できる。なお、ゲート電極がポ
リシリコンやシリサイドで構成されている場合、酸化絶
縁膜はシリコン酸化膜となる。
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ電界効果ト
ランジスタを含む半導体装置の消費電流を増加させる原
因となる。この態様では、ゲート絶縁膜の側面及びゲー
ト電極の側面を覆うように酸化絶縁膜を形成しているの
で、これらの問題を解決できる。なお、ゲート電極がポ
リシリコンやシリサイドで構成されている場合、酸化絶
縁膜はシリコン酸化膜となる。
【００３９】なお、酸化絶縁膜は、その厚みが、ゲート
絶縁膜の厚みより小さく、かつ低濃度不純物領域の上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
低濃度不純物領域上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
絶縁膜の厚みより小さく、かつ低濃度不純物領域の上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
低濃度不純物領域上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
【００４０】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第１形態において、
サイドウォール絶縁膜は、シリコン酸化膜を含み、不純
物は、リン及びホウ素のうち、少なくとも一つを含むの
が好ましい。
スタを含む半導体装置の製造方法の第１形態において、
サイドウォール絶縁膜は、シリコン酸化膜を含み、不純
物は、リン及びホウ素のうち、少なくとも一つを含むの
が好ましい。
【００４１】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態は、主表面
を有する半導体基板と、側面を有し、主表面の上に形成
されたゲート絶縁膜と、側面と上面とで形成される角部
を有し、ゲート絶縁膜の上に形成されたゲート電極と、
主表面に形成された低濃度不純物領域及び高濃度不純物
領域を有するソース／ドレインと、を含むＭＩＳ型電界
効果トランジスタを含む半導体装置の製造方法であっ
て、以下の工程を備える。
スタを含む半導体装置の製造方法の第２形態は、主表面
を有する半導体基板と、側面を有し、主表面の上に形成
されたゲート絶縁膜と、側面と上面とで形成される角部
を有し、ゲート絶縁膜の上に形成されたゲート電極と、
主表面に形成された低濃度不純物領域及び高濃度不純物
領域を有するソース／ドレインと、を含むＭＩＳ型電界
効果トランジスタを含む半導体装置の製造方法であっ
て、以下の工程を備える。
【００４２】主表面にゲート絶縁膜及びゲート電極を形
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
主表面に低濃度不純物領域を形成する工程と、ゲート電
極の側面とによって、ゲート絶縁膜保護膜を挟むよう
に、サイドウォール絶縁膜を形成する工程と、主表面に
高濃度不純物領域を形成する工程と、を備える。
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
主表面に低濃度不純物領域を形成する工程と、ゲート電
極の側面とによって、ゲート絶縁膜保護膜を挟むよう
に、サイドウォール絶縁膜を形成する工程と、主表面に
高濃度不純物領域を形成する工程と、を備える。
【００４３】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態は、低濃度
不純物領域を形成する前に、ゲート絶縁膜保護膜を形成
している。低濃度不純物領域を熱拡散やイオン注入によ
り形成する場合、不純物やイオンがゲート絶縁膜の側面
を通って、ゲート絶縁膜の端部に入るのを防ぐことがで
きる。これは、ゲート絶縁膜保護膜を構成するシリコン
窒化膜、ノンドープドポリシリコン膜、ノンドープドア
モルファスシリコン膜は、膜質が非常に緻密であるの
で、不純物やイオンがゲート絶縁膜保護膜を通過しにく
いからである。これらの膜は、水分や酸素も通しにくい
ので、水分や酸素がゲート絶縁膜の端部にダメージを与
えるのを防ぐことができる。三つの膜のうち、シリコン
窒化膜が最も効果的である。また、シリコン窒化膜は、
シリコン酸化膜に対して、エッチングの選択性がある。
スタを含む半導体装置の製造方法の第２形態は、低濃度
不純物領域を形成する前に、ゲート絶縁膜保護膜を形成
している。低濃度不純物領域を熱拡散やイオン注入によ
り形成する場合、不純物やイオンがゲート絶縁膜の側面
を通って、ゲート絶縁膜の端部に入るのを防ぐことがで
きる。これは、ゲート絶縁膜保護膜を構成するシリコン
窒化膜、ノンドープドポリシリコン膜、ノンドープドア
モルファスシリコン膜は、膜質が非常に緻密であるの
で、不純物やイオンがゲート絶縁膜保護膜を通過しにく
いからである。これらの膜は、水分や酸素も通しにくい
ので、水分や酸素がゲート絶縁膜の端部にダメージを与
えるのを防ぐことができる。三つの膜のうち、シリコン
窒化膜が最も効果的である。また、シリコン窒化膜は、
シリコン酸化膜に対して、エッチングの選択性がある。
【００４４】以上説明したように、この発明に従うＭＩ
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第２形態は、ゲート絶縁膜が不純物、イオン、水分、
酸素等からダメージを受けるのを防ぐことができる。よ
って、ゲート絶縁膜がダメージを受けることにより生じ
るＭＩＳ型電界効果トランジスタを含む半導体装置の特
性変化や長期信頼性の低下を防ぐことができる。
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第２形態は、ゲート絶縁膜が不純物、イオン、水分、
酸素等からダメージを受けるのを防ぐことができる。よ
って、ゲート絶縁膜がダメージを受けることにより生じ
るＭＩＳ型電界効果トランジスタを含む半導体装置の特
性変化や長期信頼性の低下を防ぐことができる。
【００４５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。
スタを含む半導体装置の製造方法の第２形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。
【００４６】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
スタを含む半導体装置の製造方法の第２形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
【００４７】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
【００４８】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
他の態様として、以下の工程がある。高濃度不純物領域
を形成する工程後、サイドウォール絶縁膜及びゲート電
極を覆うように、高融点金属膜を形成する工程と、高融
点金属膜を熱処理し、ゲート電極の上面にシリサイド膜
を形成する工程と、を含む。
スタを含む半導体装置の製造方法の第２形態の好ましい
他の態様として、以下の工程がある。高濃度不純物領域
を形成する工程後、サイドウォール絶縁膜及びゲート電
極を覆うように、高融点金属膜を形成する工程と、高融
点金属膜を熱処理し、ゲート電極の上面にシリサイド膜
を形成する工程と、を含む。
【００４９】この態様に、ゲート電極の角部と対応する
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程を組み合わせた場
合、シリサイド膜とサイドウォール絶縁膜との間に、ゲ
ート絶縁膜保護膜を形成することができる。このゲート
絶縁膜保護膜が存在することにより、シリサイド膜とサ
イドウォール絶縁膜との境界にギザギザ部が発生するの
を防ぐことができる。
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程を組み合わせた場
合、シリサイド膜とサイドウォール絶縁膜との間に、ゲ
ート絶縁膜保護膜を形成することができる。このゲート
絶縁膜保護膜が存在することにより、シリサイド膜とサ
イドウォール絶縁膜との境界にギザギザ部が発生するの
を防ぐことができる。
【００５０】この態様に、ゲート電極の角部と対応する
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程及びサイドウォール
絶縁膜をオーバエッチングし、サイドウォール絶縁膜を
角部より下に位置するように形成する工程を組み合わせ
た場合、シリサイド膜の端部の厚みが中央部の厚みに比
べて大きくなるということはない。なぜなら、ゲート電
極の角部と対応する位置にゲート絶縁膜保護膜があるの
で、シリサイド膜形成の際、ゲート電極の側面で高融点
金属膜がシリサイド化しないからである。シリサイド膜
の膜厚が大きいと、膜厚が小さい場合に比べ、熱応力は
大きくなる。この態様では、シリサイド膜の端部の厚み
を小さくすることができるので、シリサイド膜に生じる
熱応力を小さくできる。このため、ゲート絶縁膜が、シ
リサイド膜から受ける熱応力を小さくできる。
位置からゲート絶縁膜の側面と対応する位置にわたっ
て、ゲート電極の側面及びゲート絶縁膜の側面と面する
ゲート絶縁膜保護膜を形成する工程及びサイドウォール
絶縁膜をオーバエッチングし、サイドウォール絶縁膜を
角部より下に位置するように形成する工程を組み合わせ
た場合、シリサイド膜の端部の厚みが中央部の厚みに比
べて大きくなるということはない。なぜなら、ゲート電
極の角部と対応する位置にゲート絶縁膜保護膜があるの
で、シリサイド膜形成の際、ゲート電極の側面で高融点
金属膜がシリサイド化しないからである。シリサイド膜
の膜厚が大きいと、膜厚が小さい場合に比べ、熱応力は
大きくなる。この態様では、シリサイド膜の端部の厚み
を小さくすることができるので、シリサイド膜に生じる
熱応力を小さくできる。このため、ゲート絶縁膜が、シ
リサイド膜から受ける熱応力を小さくできる。
【００５１】また、シリサイド膜の端部の厚みと中央部
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
【００５２】高融点金属膜は、チタン、コバルト、モリ
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
【００５３】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタンを含む。シリサイド膜を形成する工程は、
高融点金属膜を熱処理し、ゲート電極の上面にチタンシ
リサイド膜を形成する工程と、サイドウォール絶縁膜の
上の高融点金属膜を除去する工程と、チタンシリサイド
膜を熱処理し、チタンシリサイド膜の抵抗を下げる工程
と、を含む。
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタンを含む。シリサイド膜を形成する工程は、
高融点金属膜を熱処理し、ゲート電極の上面にチタンシ
リサイド膜を形成する工程と、サイドウォール絶縁膜の
上の高融点金属膜を除去する工程と、チタンシリサイド
膜を熱処理し、チタンシリサイド膜の抵抗を下げる工程
と、を含む。
【００５４】高融点金属膜として、チタンを含むのが好
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
【００５５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。低濃度不純
物領域を形成する工程は、主表面に、不純物を斜めイオ
ン注入して形成する工程を含む。斜めイオン注入とは、
半導体基板の主表面に対して、一定の角度傾けてイオン
注入する方法である。
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。低濃度不純
物領域を形成する工程は、主表面に、不純物を斜めイオ
ン注入して形成する工程を含む。斜めイオン注入とは、
半導体基板の主表面に対して、一定の角度傾けてイオン
注入する方法である。
【００５６】斜めイオン注入を用いて、低濃度不純物領
域を形成する場合、ゲート絶縁膜保護膜がないと、イオ
ンがゲート絶縁膜の側面に直接衝突する。よって、ゲー
ト絶縁膜の端部において、結晶構造が切れた個所が多数
発生しやすい。この態様では、ゲート絶縁膜保護膜があ
るので、イオンがゲート絶縁膜の側面に直接衝突するの
を防ぐことができる。
域を形成する場合、ゲート絶縁膜保護膜がないと、イオ
ンがゲート絶縁膜の側面に直接衝突する。よって、ゲー
ト絶縁膜の端部において、結晶構造が切れた個所が多数
発生しやすい。この態様では、ゲート絶縁膜保護膜があ
るので、イオンがゲート絶縁膜の側面に直接衝突するの
を防ぐことができる。
【００５７】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
スタを含む半導体装置の製造方法の第２形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
【００５８】ゲート絶縁膜保護膜は、酸化絶縁膜より誘
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ型電界効果
トランジスタを含む半導体装置の消費電流を増加させる
原因となる。この態様では、ゲート絶縁膜の側面及びゲ
ート電極の側面を覆うように酸化絶縁膜を形成している
ので、これらの問題を解決できる。なお、ゲート電極が
ポリシリコンやシリサイドで構成されている場合、酸化
絶縁膜はシリコン酸化膜となる。
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ型電界効果
トランジスタを含む半導体装置の消費電流を増加させる
原因となる。この態様では、ゲート絶縁膜の側面及びゲ
ート電極の側面を覆うように酸化絶縁膜を形成している
ので、これらの問題を解決できる。なお、ゲート電極が
ポリシリコンやシリサイドで構成されている場合、酸化
絶縁膜はシリコン酸化膜となる。
【００５９】なお、酸化絶縁膜は、その厚みが、ゲート
絶縁膜の厚みより小さく、かつ低濃度不純物領域の上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
低濃度不純物領域上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
絶縁膜の厚みより小さく、かつ低濃度不純物領域の上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
低濃度不純物領域上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
【００６０】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態は、主表面
を有する半導体基板と、側面を有し、主表面の上に形成
されたゲート絶縁膜と、側面と上面とで形成される角部
を有し、ゲート絶縁膜の上に形成されたゲート電極と、
主表面に形成されたソース／ドレインと、を含むＭＩＳ
型電界効果トランジスタを含む半導体装置の製造方法で
あって、以下の工程を備える。
スタを含む半導体装置の製造方法の第３形態は、主表面
を有する半導体基板と、側面を有し、主表面の上に形成
されたゲート絶縁膜と、側面と上面とで形成される角部
を有し、ゲート絶縁膜の上に形成されたゲート電極と、
主表面に形成されたソース／ドレインと、を含むＭＩＳ
型電界効果トランジスタを含む半導体装置の製造方法で
あって、以下の工程を備える。
【００６１】主表面にゲート絶縁膜及びゲート電極を形
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
ゲート電極の側面とによって、ゲート絶縁膜保護膜を挟
むように、サイドウォール絶縁膜を形成する工程と、主
表面にソース／ドレインを形成する工程と、サイドウォ
ール絶縁膜及びゲート電極を覆うように、高融点金属膜
を形成する工程と、高融点金属膜を熱処理し、ゲート電
極の上面にシリサイド膜を形成する工程と、を備える。
成する工程と、ゲート絶縁膜の側面と面するように形成
され、シリコン窒化膜、ノンドープドポリシリコン膜及
びノンドープドアモルファスシリコン膜のうち、少なく
とも一つを含むゲート絶縁膜保護膜を形成する工程と、
ゲート電極の側面とによって、ゲート絶縁膜保護膜を挟
むように、サイドウォール絶縁膜を形成する工程と、主
表面にソース／ドレインを形成する工程と、サイドウォ
ール絶縁膜及びゲート電極を覆うように、高融点金属膜
を形成する工程と、高融点金属膜を熱処理し、ゲート電
極の上面にシリサイド膜を形成する工程と、を備える。
【００６２】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態は、ソース
／ドレインを形成する前に、ゲート絶縁膜保護膜を形成
している。ソース／ドレインを熱拡散やイオン注入によ
り形成する場合、不純物やイオンがゲート絶縁膜の側面
を通って、ゲート絶縁膜の端部に入るのを防ぐことがで
きる。これは、ゲート絶縁膜保護膜を構成するシリコン
窒化膜、ノンドープドポリシリコン膜、ノンドープドア
モルファスシリコン膜は、膜質が非常に緻密であるの
で、不純物やイオンがゲート絶縁膜保護膜を通過しにく
いからである。これらの膜は、水分や酸素も通しにくい
ので、水分や酸素がゲート絶縁膜の端部にダメージを与
えるのを防ぐことができる。三つの膜のうち、シリコン
窒化膜が最も効果的である。また、シリコン窒化膜は、
シリコン酸化膜に対して、エッチングの選択性がある。
スタを含む半導体装置の製造方法の第３形態は、ソース
／ドレインを形成する前に、ゲート絶縁膜保護膜を形成
している。ソース／ドレインを熱拡散やイオン注入によ
り形成する場合、不純物やイオンがゲート絶縁膜の側面
を通って、ゲート絶縁膜の端部に入るのを防ぐことがで
きる。これは、ゲート絶縁膜保護膜を構成するシリコン
窒化膜、ノンドープドポリシリコン膜、ノンドープドア
モルファスシリコン膜は、膜質が非常に緻密であるの
で、不純物やイオンがゲート絶縁膜保護膜を通過しにく
いからである。これらの膜は、水分や酸素も通しにくい
ので、水分や酸素がゲート絶縁膜の端部にダメージを与
えるのを防ぐことができる。三つの膜のうち、シリコン
窒化膜が最も効果的である。また、シリコン窒化膜は、
シリコン酸化膜に対して、エッチングの選択性がある。
【００６３】以上説明したように、この発明に従うＭＩ
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第３形態は、ゲート絶縁膜が不純物、イオン、水分、
酸素等からダメージを受けるのを防ぐことができる。よ
って、ゲート絶縁膜がダメージを受けることにより生じ
るＭＩＳ型電界効果トランジスタを含む半導体装置の特
性変化や長期信頼性の低下を防ぐことができる。
Ｓ型電界効果トランジスタを含む半導体装置の製造方法
の第３形態は、ゲート絶縁膜が不純物、イオン、水分、
酸素等からダメージを受けるのを防ぐことができる。よ
って、ゲート絶縁膜がダメージを受けることにより生じ
るＭＩＳ型電界効果トランジスタを含む半導体装置の特
性変化や長期信頼性の低下を防ぐことができる。
【００６４】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。この態様で
は、シリサイド膜とサイドウォール絶縁膜との間に、ゲ
ート絶縁膜保護膜を形成することができる。このゲート
絶縁膜保護膜が存在することにより、シリサイド膜とサ
イドウォール絶縁膜との境界にギザギザ部が発生するの
を防ぐことができる。
スタを含む半導体装置の製造方法の第３形態の好ましい
態様として、以下の工程がある。ゲート絶縁膜保護膜を
形成する工程は、ゲート絶縁膜及びゲート電極を覆うよ
うに、主表面にゲート絶縁膜保護膜となる膜を形成する
工程と、膜を異方性エッチングし、角部と対応する位置
からゲート絶縁膜の側面と対応する位置にわたって、ゲ
ート電極の側面及びゲート絶縁膜の側面と面するゲート
絶縁膜保護膜を形成する工程と、を含む。この態様で
は、シリサイド膜とサイドウォール絶縁膜との間に、ゲ
ート絶縁膜保護膜を形成することができる。このゲート
絶縁膜保護膜が存在することにより、シリサイド膜とサ
イドウォール絶縁膜との境界にギザギザ部が発生するの
を防ぐことができる。
【００６５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
スタを含む半導体装置の製造方法の第３形態の好ましい
他の態様として、以下の工程がある。サイドウォール絶
縁膜を形成する工程は、サイドウォール絶縁膜を角部と
対応する位置まで延びているように形成する工程を含
む。
【００６６】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。サイドウォ
ール絶縁膜を形成する工程は、サイドウォール絶縁膜を
オーバエッチングし、サイドウォール絶縁膜を角部より
下に位置するように形成する工程を含む。
【００６７】この態様では、サイドウォール絶縁膜をオ
ーバエッチングしているが、シリサイド膜の端部の厚み
が中央部の厚みに比べて大きくなるということはない。
なぜなら、ゲート電極の角部と対応する位置にゲート絶
縁膜保護膜があるので、シリサイド膜形成の際、ゲート
電極の側面で高融点金属膜がシリサイド化しないからで
ある。シリサイド膜の膜厚が大きいと、膜厚が小さい場
合に比べ、熱応力は大きくなる。この態様では、シリサ
イド膜の端部の厚みを小さくすることができるので、シ
リサイド膜に生じる熱応力を小さくできる。このため、
ゲート絶縁膜が、シリサイド膜から受ける熱応力を小さ
くできる。
ーバエッチングしているが、シリサイド膜の端部の厚み
が中央部の厚みに比べて大きくなるということはない。
なぜなら、ゲート電極の角部と対応する位置にゲート絶
縁膜保護膜があるので、シリサイド膜形成の際、ゲート
電極の側面で高融点金属膜がシリサイド化しないからで
ある。シリサイド膜の膜厚が大きいと、膜厚が小さい場
合に比べ、熱応力は大きくなる。この態様では、シリサ
イド膜の端部の厚みを小さくすることができるので、シ
リサイド膜に生じる熱応力を小さくできる。このため、
ゲート絶縁膜が、シリサイド膜から受ける熱応力を小さ
くできる。
【００６８】また、シリサイド膜の端部の厚みと中央部
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
【００６９】高融点金属膜は、チタン、コバルト、モリ
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
ブデン、プラチナ、ニッケル及びタングステンのうち、
少なくとも一つを含むのが好ましい。
【００７０】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタン膜を含む。シリサイド膜を形成する工程
は、高融点金属膜を熱処理し、ゲート電極の上面にチタ
ンシリサイド膜を形成する工程と、サイドウォール絶縁
膜の上の高融点金属膜を除去する工程と、チタンシリサ
イド膜を熱処理し、チタンシリサイド膜の抵抗を下げる
工程と、を含む。
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。高融点金属
膜は、チタン膜を含む。シリサイド膜を形成する工程
は、高融点金属膜を熱処理し、ゲート電極の上面にチタ
ンシリサイド膜を形成する工程と、サイドウォール絶縁
膜の上の高融点金属膜を除去する工程と、チタンシリサ
イド膜を熱処理し、チタンシリサイド膜の抵抗を下げる
工程と、を含む。
【００７１】高融点金属膜として、チタンを含むのが好
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
ましい。最初の熱処理により、チタンシリサイド膜の結
晶構造はＣ４９になる。このとき、チタンシリサイド膜
には、熱応力が生じる。この熱応力はゲート絶縁膜に悪
影響を及ぼす。次の熱処理により、チタンシリサイド膜
の結晶構造はＣ５４になる。チタンシリサイド膜Ｃ５４
はチタンシリサイド膜Ｃ４９に比べ電気的抵抗が小さい
ので、このような処理をするのである。このときにも、
チタンシリサイド膜には、熱応力が生じる。よって、ゲ
ート絶縁膜は二度熱応力を受ける。この態様では、チタ
ンシリサイド膜の端部の厚みを小さくすることができる
ので、ゲート絶縁膜が受ける二度の熱応力を小さくでき
る。
【００７２】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
スタを含む半導体装置の製造方法の第３形態の好ましい
さらに他の態様として、以下の工程がある。ゲート電極
を形成する工程とゲート絶縁膜保護膜を形成する工程と
の間に、熱酸化により、ゲート絶縁膜の側面及びゲート
電極の側面を覆うように酸化絶縁膜を形成する工程を含
む。
【００７３】ゲート絶縁膜保護膜は、酸化絶縁膜より誘
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ電界効果ト
ランジスタを含む半導体装置の消費電流を増加させる原
因となる。この態様では、ゲート絶縁膜の側面及びゲー
ト電極の側面を覆うように酸化絶縁膜を形成しているの
で、これらの問題を解決できる。なお、ゲート電極がポ
リシリコンやシリサイドで構成されている場合、酸化絶
縁膜はシリコン酸化膜となる。
電率が高いので、膜表面において微少電流を流しやす
い。従って、ゲート電極に直接ゲート絶縁膜保護膜を接
触させると、ゲート電極の寄生容量が大きくなる。これ
がＭＩＳ型電界効果トランジスタを含む半導体装置の高
速動作を阻害する要因となる。また、ゲート電極からゲ
ート絶縁膜保護膜を通り、半導体基板に到達するリーク
電流が発生する。このリーク電流は、ＭＩＳ電界効果ト
ランジスタを含む半導体装置の消費電流を増加させる原
因となる。この態様では、ゲート絶縁膜の側面及びゲー
ト電極の側面を覆うように酸化絶縁膜を形成しているの
で、これらの問題を解決できる。なお、ゲート電極がポ
リシリコンやシリサイドで構成されている場合、酸化絶
縁膜はシリコン酸化膜となる。
【００７４】なお、酸化絶縁膜は、その厚みが、ゲート
絶縁膜の厚みより小さく、かつソース／ドレインの上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
ソース／ドレイン上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
絶縁膜の厚みより小さく、かつソース／ドレインの上ま
で延びるように形成する場合、ゲート絶縁膜保護膜は、
ソース／ドレイン上の酸化絶縁膜上に位置する。よっ
て、ゲート絶縁膜保護膜は、ゲート絶縁膜の側面の全面
と面するように形成されず、側面の一部の面と面するよ
うに形成される。この場合であっても、ゲート絶縁膜を
保護する効果はある。但し、ゲート絶縁膜保護膜が、ゲ
ート絶縁膜の側面の全面と面する場合の方が、ゲート絶
縁膜を保護する効果は大きい。
【００７５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態は、主表面を有する半
導体基板と、側面を有し、主表面の上に形成されたゲー
ト絶縁膜と、側面と上面とで形成される角部を有し、ゲ
ート絶縁膜の上に形成されたゲート電極と、主表面に形
成されたソース／ドレインと、ゲート絶縁膜の側面と面
するように形成され、シリコン窒化膜、ノンドープドポ
リシリコン膜及びノンドープドアモルファスシリコン膜
のうち、少なくとも一つを含むゲート絶縁膜保護膜と、
ゲート電極とによって、ゲート絶縁膜保護膜を挟むよう
に形成されたサイドウォール絶縁膜と、ゲート電極の前
記上面に形成されたシリサイド膜と、を備える。
スタを含む半導体装置の第１形態は、主表面を有する半
導体基板と、側面を有し、主表面の上に形成されたゲー
ト絶縁膜と、側面と上面とで形成される角部を有し、ゲ
ート絶縁膜の上に形成されたゲート電極と、主表面に形
成されたソース／ドレインと、ゲート絶縁膜の側面と面
するように形成され、シリコン窒化膜、ノンドープドポ
リシリコン膜及びノンドープドアモルファスシリコン膜
のうち、少なくとも一つを含むゲート絶縁膜保護膜と、
ゲート電極とによって、ゲート絶縁膜保護膜を挟むよう
に形成されたサイドウォール絶縁膜と、ゲート電極の前
記上面に形成されたシリサイド膜と、を備える。
【００７６】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましい態様とし
て、以下の構成がある。ゲート絶縁膜保護膜は、角部と
対応する位置からゲート絶縁膜の側面と対応する位置に
わたって、ゲート電極の側面及びゲート絶縁膜の側面と
面するように形成されている。
スタを含む半導体装置の第１形態の好ましい態様とし
て、以下の構成がある。ゲート絶縁膜保護膜は、角部と
対応する位置からゲート絶縁膜の側面と対応する位置に
わたって、ゲート電極の側面及びゲート絶縁膜の側面と
面するように形成されている。
【００７７】この態様は、シリサイド膜とサイドウォー
ル絶縁膜との間に、ゲート絶縁膜保護膜がある。このゲ
ート絶縁膜保護膜が存在することにより、シリサイド膜
とサイドウォール絶縁膜との境界にギザギザ部が発生す
るのを防ぐことができる。
ル絶縁膜との間に、ゲート絶縁膜保護膜がある。このゲ
ート絶縁膜保護膜が存在することにより、シリサイド膜
とサイドウォール絶縁膜との境界にギザギザ部が発生す
るのを防ぐことができる。
【００７８】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましい他の態様と
して、以下の構成がある。サイドウォール絶縁膜は、角
部と対応する位置まで延びているように形成されてい
る。
スタを含む半導体装置の第１形態の好ましい他の態様と
して、以下の構成がある。サイドウォール絶縁膜は、角
部と対応する位置まで延びているように形成されてい
る。
【００７９】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。サイドウォール絶縁膜
は、角部より下に位置するように形成されている。この
態様と、ゲート絶縁膜保護膜は、角部と対応する位置か
らゲート絶縁膜の側面と対応する位置にわたって、ゲー
ト電極の側面及びゲート絶縁膜の側面と面するように形
成されている態様と、を組み合わせれば、シリサイド膜
の端部の厚みが中央部の厚みに比べて大きくなるという
ことはない。なぜなら、ゲート電極の角部と対応する位
置にゲート絶縁膜保護膜があるので、シリサイド膜形成
の際、ゲート電極の側面で高融点金属膜がシリサイド化
しないからである。シリサイド膜の膜厚が大きいと、膜
厚が小さい場合に比べ、熱応力は大きくなる。この態様
では、シリサイド膜の端部の厚みを小さくすることがで
きるので、シリサイド膜に生じる熱応力を小さくでき
る。このため、ゲート絶縁膜が、シリサイド膜から受け
る熱応力を小さくできる。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。サイドウォール絶縁膜
は、角部より下に位置するように形成されている。この
態様と、ゲート絶縁膜保護膜は、角部と対応する位置か
らゲート絶縁膜の側面と対応する位置にわたって、ゲー
ト電極の側面及びゲート絶縁膜の側面と面するように形
成されている態様と、を組み合わせれば、シリサイド膜
の端部の厚みが中央部の厚みに比べて大きくなるという
ことはない。なぜなら、ゲート電極の角部と対応する位
置にゲート絶縁膜保護膜があるので、シリサイド膜形成
の際、ゲート電極の側面で高融点金属膜がシリサイド化
しないからである。シリサイド膜の膜厚が大きいと、膜
厚が小さい場合に比べ、熱応力は大きくなる。この態様
では、シリサイド膜の端部の厚みを小さくすることがで
きるので、シリサイド膜に生じる熱応力を小さくでき
る。このため、ゲート絶縁膜が、シリサイド膜から受け
る熱応力を小さくできる。
【００８０】また、シリサイド膜の端部の厚みと中央部
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
の厚みとは同じなので、シリサイド膜は平坦となる。シ
リサイド膜の上に位置する層間絶縁膜も、これを反映し
て平坦となる。よって、シリサイド膜の上に位置する層
間絶縁膜の上に、配線膜を形成する場合、配線膜の断線
等の問題を回避できる。
【００８１】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ソース／ドレインは、
主表面に形成された低濃度不純物領域及び高濃度不純物
領域を含む。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ソース／ドレインは、
主表面に形成された低濃度不純物領域及び高濃度不純物
領域を含む。
【００８２】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極とゲート絶
縁膜保護膜との間に位置し、ゲート電極の側面及びゲー
ト絶縁膜の側面を覆うように形成された酸化絶縁膜を含
む。ゲート絶縁膜保護膜は、酸化絶縁膜より誘電率が高
いので、膜表面において微少電流を流しやすい。従っ
て、ゲート電極に直接ゲート絶縁膜保護膜を接触させる
と、ゲート電極の寄生容量が大きくなる。これがＭＩＳ
型電界効果トランジスタを含む半導体装置の高速動作を
阻害する要因となる。また、ゲート電極からゲート絶縁
膜保護膜を通り、半導体基板に到達するリーク電流が発
生する。このリーク電流は、ＭＩＳ型電界効果トランジ
スタを含む半導体装置の消費電流を増加させる原因とな
る。この態様では、ゲート絶縁膜の側面及びゲート電極
の側面を覆うように酸化絶縁膜を形成しているので、こ
れらの問題を解決できる。なお、ゲート電極がポリシリ
コンやシリサイドで構成されている場合、酸化絶縁膜は
シリコン酸化膜となる。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極とゲート絶
縁膜保護膜との間に位置し、ゲート電極の側面及びゲー
ト絶縁膜の側面を覆うように形成された酸化絶縁膜を含
む。ゲート絶縁膜保護膜は、酸化絶縁膜より誘電率が高
いので、膜表面において微少電流を流しやすい。従っ
て、ゲート電極に直接ゲート絶縁膜保護膜を接触させる
と、ゲート電極の寄生容量が大きくなる。これがＭＩＳ
型電界効果トランジスタを含む半導体装置の高速動作を
阻害する要因となる。また、ゲート電極からゲート絶縁
膜保護膜を通り、半導体基板に到達するリーク電流が発
生する。このリーク電流は、ＭＩＳ型電界効果トランジ
スタを含む半導体装置の消費電流を増加させる原因とな
る。この態様では、ゲート絶縁膜の側面及びゲート電極
の側面を覆うように酸化絶縁膜を形成しているので、こ
れらの問題を解決できる。なお、ゲート電極がポリシリ
コンやシリサイドで構成されている場合、酸化絶縁膜は
シリコン酸化膜となる。
【００８３】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。酸化絶縁膜は、その厚
みが、ゲート絶縁膜の厚みより小さく、かつソース／ド
レインの上まで延びている。ゲート絶縁膜保護膜は、ソ
ース／ドレイン上の酸化絶縁膜上に位置する。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。酸化絶縁膜は、その厚
みが、ゲート絶縁膜の厚みより小さく、かつソース／ド
レインの上まで延びている。ゲート絶縁膜保護膜は、ソ
ース／ドレイン上の酸化絶縁膜上に位置する。
【００８４】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ゲート絶縁膜保護膜
は、厚さ２ｎｍ以上、かつ１０ｎｍより小さい。厚さ２
ｎｍ以上としたのは、これよりゲート絶縁膜保護膜の厚
みが小さいと、ゲート絶縁膜を保護する膜としての役割
を、十分果たさなくなると考えられるからである。特開
平９−１６２４０２号公報に開示された技術では、シリ
コン窒化膜の厚みを１０ｎｍとしている。この公報に開
示された技術においては、シリコン窒化膜の厚みを１０
ｎｍより小さくすることは困難と考えられる。すなわ
ち、図４０で示すように、シリコン窒化膜２１０の真下
の領域にｎ-型領域２１４を形成している。シリコン窒
化膜２１０の厚みが１０ｎｍより小さいと、ｎ-型領域
２１４がｎ型領域２１８に吸収されると考えられる。こ
の態様は、ゲート絶縁膜保護膜の下に、このような独立
の不純物領域を形成していないので、ゲート絶縁膜保護
膜の厚みを、１０ｎｍより小さくすることができる。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。ゲート絶縁膜保護膜
は、厚さ２ｎｍ以上、かつ１０ｎｍより小さい。厚さ２
ｎｍ以上としたのは、これよりゲート絶縁膜保護膜の厚
みが小さいと、ゲート絶縁膜を保護する膜としての役割
を、十分果たさなくなると考えられるからである。特開
平９−１６２４０２号公報に開示された技術では、シリ
コン窒化膜の厚みを１０ｎｍとしている。この公報に開
示された技術においては、シリコン窒化膜の厚みを１０
ｎｍより小さくすることは困難と考えられる。すなわ
ち、図４０で示すように、シリコン窒化膜２１０の真下
の領域にｎ-型領域２１４を形成している。シリコン窒
化膜２１０の厚みが１０ｎｍより小さいと、ｎ-型領域
２１４がｎ型領域２１８に吸収されると考えられる。こ
の態様は、ゲート絶縁膜保護膜の下に、このような独立
の不純物領域を形成していないので、ゲート絶縁膜保護
膜の厚みを、１０ｎｍより小さくすることができる。
【００８５】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。サイドウォール絶縁膜
は、リン及びホウ素のうち、少なくとも一つを含むシリ
コン酸化膜を含む。この発明に従うＭＩＳ型電界効果ト
ランジスタを含む半導体装置の第１形態の好ましいさら
に他の態様として、以下の構成がある。ソース／ドレイ
ンは端部を備え、端部は、前記ゲート電極と重なる位置
にある。
スタを含む半導体装置の第１形態の好ましいさらに他の
態様として、以下の構成がある。サイドウォール絶縁膜
は、リン及びホウ素のうち、少なくとも一つを含むシリ
コン酸化膜を含む。この発明に従うＭＩＳ型電界効果ト
ランジスタを含む半導体装置の第１形態の好ましいさら
に他の態様として、以下の構成がある。ソース／ドレイ
ンは端部を備え、端部は、前記ゲート電極と重なる位置
にある。
【００８６】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態は、主表面を有する半
導体基板と、側面を有し、主表面の上に形成されたゲー
ト絶縁膜と、側面と上面とで形成される角部を有し、ゲ
ート絶縁膜の上に形成されたゲート電極と、主表面に形
成されたソース／ドレインと、ゲート絶縁膜の側面と面
するように形成され、シリコン窒化膜、ノンドープドポ
リシリコン膜及びノンドープドアモルファスシリコン膜
のうち、少なくとも一つを含む厚さ２ｎｍ以上、かつ１
０ｎｍより小さいゲート絶縁膜保護膜と、を備える。
スタを含む半導体装置の第２形態は、主表面を有する半
導体基板と、側面を有し、主表面の上に形成されたゲー
ト絶縁膜と、側面と上面とで形成される角部を有し、ゲ
ート絶縁膜の上に形成されたゲート電極と、主表面に形
成されたソース／ドレインと、ゲート絶縁膜の側面と面
するように形成され、シリコン窒化膜、ノンドープドポ
リシリコン膜及びノンドープドアモルファスシリコン膜
のうち、少なくとも一つを含む厚さ２ｎｍ以上、かつ１
０ｎｍより小さいゲート絶縁膜保護膜と、を備える。
【００８７】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態において、ゲート絶縁
膜保護膜は、厚さ２ｎｍ以上、かつ１０ｎｍより小さ
い。理由は、上記したこの発明に従うＭＩＳ型電界効果
トランジスタを含む半導体装置の第１形態で説明した数
値限定の理由と同じである。この発明に従うＭＩＳ型電
界効果トランジスタを含む半導体装置の第２形態の好ま
しい態様として、以下の構成がある。ゲート電極とゲー
ト絶縁膜保護膜との間に位置し、ゲート電極の側面及び
ゲート絶縁膜の側面を覆うように形成された酸化絶縁膜
を含む。ゲート絶縁膜保護膜は、酸化絶縁膜より誘電率
が高いので、膜表面において微少電流を流しやすい。従
って、ゲート電極に直接ゲート絶縁膜保護膜を接触させ
ると、ゲート電極の寄生容量が大きくなる。これがＭＩ
Ｓ型電界効果トランジスタを含む半導体装置の高速動作
を阻害する要因となる。また、ゲート電極からゲート絶
縁膜保護膜を通り、半導体基板に到達するリーク電流が
発生する。このリーク電流は、ＭＩＳ型電界効果トラン
ジスタを含む半導体装置の消費電流を増加させる原因と
なる。この態様では、ゲート絶縁膜の側面及びゲート電
極の側面を覆うように酸化絶縁膜を形成しているので、
これらの問題を解決できる。なお、ゲート電極がポリシ
リコンやシリサイドで構成されている場合、酸化絶縁膜
はシリコン酸化膜となる。
スタを含む半導体装置の第２形態において、ゲート絶縁
膜保護膜は、厚さ２ｎｍ以上、かつ１０ｎｍより小さ
い。理由は、上記したこの発明に従うＭＩＳ型電界効果
トランジスタを含む半導体装置の第１形態で説明した数
値限定の理由と同じである。この発明に従うＭＩＳ型電
界効果トランジスタを含む半導体装置の第２形態の好ま
しい態様として、以下の構成がある。ゲート電極とゲー
ト絶縁膜保護膜との間に位置し、ゲート電極の側面及び
ゲート絶縁膜の側面を覆うように形成された酸化絶縁膜
を含む。ゲート絶縁膜保護膜は、酸化絶縁膜より誘電率
が高いので、膜表面において微少電流を流しやすい。従
って、ゲート電極に直接ゲート絶縁膜保護膜を接触させ
ると、ゲート電極の寄生容量が大きくなる。これがＭＩ
Ｓ型電界効果トランジスタを含む半導体装置の高速動作
を阻害する要因となる。また、ゲート電極からゲート絶
縁膜保護膜を通り、半導体基板に到達するリーク電流が
発生する。このリーク電流は、ＭＩＳ型電界効果トラン
ジスタを含む半導体装置の消費電流を増加させる原因と
なる。この態様では、ゲート絶縁膜の側面及びゲート電
極の側面を覆うように酸化絶縁膜を形成しているので、
これらの問題を解決できる。なお、ゲート電極がポリシ
リコンやシリサイドで構成されている場合、酸化絶縁膜
はシリコン酸化膜となる。
【００８８】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態の好ましい他の態様と
して、以下の構成がある。酸化絶縁膜は、その厚みが、
ゲート絶縁膜の厚みより小さく、かつソース／ドレイン
の上まで延びている。ゲート絶縁膜保護膜は、ソース／
ドレイン上の酸化絶縁膜上に位置する。
スタを含む半導体装置の第２形態の好ましい他の態様と
して、以下の構成がある。酸化絶縁膜は、その厚みが、
ゲート絶縁膜の厚みより小さく、かつソース／ドレイン
の上まで延びている。ゲート絶縁膜保護膜は、ソース／
ドレイン上の酸化絶縁膜上に位置する。
【００８９】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極とによっ
て、ゲート絶縁膜保護膜を挟むように形成されたサイド
ウォール絶縁膜を含む。この発明に従うＭＩＳ型電界効
果トランジスタを含む半導体装置の第２形態の好ましい
さらに他の態様として、以下の構成がある。ソース／ド
レインは、低濃度不純物領域及び高濃度不純物領域を含
む。この発明に従うＭＩＳ型電界効果トランジスタを含
む半導体装置の第２形態の好ましいさらに他の態様とし
て、以下の構成がある。ゲート絶縁膜保護膜は、角部と
対応する位置からゲート絶縁膜の側面と対応する位置に
わたって形成されている。この発明に従うＭＩＳ型電界
効果トランジスタを含む半導体装置の第２形態の好まし
いさらに他の態様として、以下の構成がある。サイドウ
ォール絶縁膜は、角部と対応する位置まで延びているよ
うに形成されている。この発明に従うＭＩＳ型電界効果
トランジスタを含む半導体装置の第２形態の好ましいさ
らに他の態様として、以下の構成がある。サイドウォー
ル絶縁膜は、角部より下に位置するように形成されてい
る。
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極とによっ
て、ゲート絶縁膜保護膜を挟むように形成されたサイド
ウォール絶縁膜を含む。この発明に従うＭＩＳ型電界効
果トランジスタを含む半導体装置の第２形態の好ましい
さらに他の態様として、以下の構成がある。ソース／ド
レインは、低濃度不純物領域及び高濃度不純物領域を含
む。この発明に従うＭＩＳ型電界効果トランジスタを含
む半導体装置の第２形態の好ましいさらに他の態様とし
て、以下の構成がある。ゲート絶縁膜保護膜は、角部と
対応する位置からゲート絶縁膜の側面と対応する位置に
わたって形成されている。この発明に従うＭＩＳ型電界
効果トランジスタを含む半導体装置の第２形態の好まし
いさらに他の態様として、以下の構成がある。サイドウ
ォール絶縁膜は、角部と対応する位置まで延びているよ
うに形成されている。この発明に従うＭＩＳ型電界効果
トランジスタを含む半導体装置の第２形態の好ましいさ
らに他の態様として、以下の構成がある。サイドウォー
ル絶縁膜は、角部より下に位置するように形成されてい
る。
【００９０】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極の上面に形
成されたシリサイド膜を含む。この態様と、ゲート絶縁
膜保護膜は、角部と対応する位置からゲート絶縁膜の側
面と対応する位置にわたって形成されている態様と、を
組み合わせた場合、シリサイド膜とサイドウォール絶縁
膜との間に、ゲート絶縁膜保護膜が存在することにな
る。このゲート絶縁膜保護膜が存在することにより、シ
リサイド膜とサイドウォール絶縁膜との境界にギザギザ
部が発生するのを防ぐことができる。 また、この態様
と、ゲート絶縁膜保護膜は、角部と対応する位置からゲ
ート絶縁膜の側面と対応する位置にわたって形成されて
いる態様と、サイドウォール絶縁膜は、角部より下に位
置するように形成されている態様と、を組み合わせれ
ば、シリサイド膜の端部の厚みが中央部の厚みに比べて
大きくなるということはない。なぜなら、ゲート電極の
角部と対応する位置にゲート絶縁膜保護膜があるので、
シリサイド膜形成の際、ゲート電極の側面で高融点金属
膜がシリサイド化しないからである。シリサイド膜の膜
厚が大きいと、膜厚が小さい場合に比べ、熱応力は大き
くなる。シリサイド膜の端部の厚みを小さくすることが
できるので、シリサイド膜に生じる熱応力を小さくでき
る。このため、ゲート絶縁膜が受ける熱応力を小さくで
きる。また、シリサイド膜の端部の厚みと中央部の厚み
とは同じなので、シリサイド膜は平坦となる。シリサイ
ド膜の上に位置する層間絶縁膜も、これに反映して平坦
となる。よって、シリサイド膜の上に位置する層間絶縁
膜の上に、配線膜を形成する場合、配線膜の断線等の問
題を回避できる。
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ゲート電極の上面に形
成されたシリサイド膜を含む。この態様と、ゲート絶縁
膜保護膜は、角部と対応する位置からゲート絶縁膜の側
面と対応する位置にわたって形成されている態様と、を
組み合わせた場合、シリサイド膜とサイドウォール絶縁
膜との間に、ゲート絶縁膜保護膜が存在することにな
る。このゲート絶縁膜保護膜が存在することにより、シ
リサイド膜とサイドウォール絶縁膜との境界にギザギザ
部が発生するのを防ぐことができる。 また、この態様
と、ゲート絶縁膜保護膜は、角部と対応する位置からゲ
ート絶縁膜の側面と対応する位置にわたって形成されて
いる態様と、サイドウォール絶縁膜は、角部より下に位
置するように形成されている態様と、を組み合わせれ
ば、シリサイド膜の端部の厚みが中央部の厚みに比べて
大きくなるということはない。なぜなら、ゲート電極の
角部と対応する位置にゲート絶縁膜保護膜があるので、
シリサイド膜形成の際、ゲート電極の側面で高融点金属
膜がシリサイド化しないからである。シリサイド膜の膜
厚が大きいと、膜厚が小さい場合に比べ、熱応力は大き
くなる。シリサイド膜の端部の厚みを小さくすることが
できるので、シリサイド膜に生じる熱応力を小さくでき
る。このため、ゲート絶縁膜が受ける熱応力を小さくで
きる。また、シリサイド膜の端部の厚みと中央部の厚み
とは同じなので、シリサイド膜は平坦となる。シリサイ
ド膜の上に位置する層間絶縁膜も、これに反映して平坦
となる。よって、シリサイド膜の上に位置する層間絶縁
膜の上に、配線膜を形成する場合、配線膜の断線等の問
題を回避できる。
【００９１】この発明に従うＭＩＳ型電界効果トランジ
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ソース／ドレインは端
部を備え、端部は、ゲート電極と重なる位置にある。こ
の発明に従うＭＩＳ型電界効果トランジスタを含む半導
体装置の第２形態の好ましいさらに他の態様として、以
下の構成がある。サイドウォール絶縁膜は、リン及びホ
ウ素のうち、少なくとも一つを含むシリコン酸化膜を含
む。
スタを含む半導体装置の第２形態の好ましいさらに他の
態様として、以下の構成がある。ソース／ドレインは端
部を備え、端部は、ゲート電極と重なる位置にある。こ
の発明に従うＭＩＳ型電界効果トランジスタを含む半導
体装置の第２形態の好ましいさらに他の態様として、以
下の構成がある。サイドウォール絶縁膜は、リン及びホ
ウ素のうち、少なくとも一つを含むシリコン酸化膜を含
む。
【００９２】この発明に適用されるゲート絶縁膜の材料
としては、シリコン酸化膜、シリコン窒化酸化膜、酸化
タンタル膜などがある。低濃度不純物領域及び高濃度不
純物領域とは、例えば、ＬＤＤ構造を意味している。ゲ
ート絶縁膜保護膜は、厚さ２ｎｍ以上、かつ１０ｎｍよ
り小さいは、この発明の方法の形態にも適用できる。
としては、シリコン酸化膜、シリコン窒化酸化膜、酸化
タンタル膜などがある。低濃度不純物領域及び高濃度不
純物領域とは、例えば、ＬＤＤ構造を意味している。ゲ
ート絶縁膜保護膜は、厚さ２ｎｍ以上、かつ１０ｎｍよ
り小さいは、この発明の方法の形態にも適用できる。
【００９３】この発明において、ゲート電極の上面にシ
リサイドをセルファラインで形成する場合、少なくとも
ゲート電極の上面は、シリコンを含む材料で構成されて
いる必要がある。
リサイドをセルファラインで形成する場合、少なくとも
ゲート電極の上面は、シリコンを含む材料で構成されて
いる必要がある。
【００９４】この発明のゲート電極の上面にシリサイド
を含む構成において、シリサイドの過剰反応の防止や静
電気発生の防止の効果を得るためには、ゲート絶縁膜保
護膜は、シリコン窒化膜を含む必要がある。
を含む構成において、シリサイドの過剰反応の防止や静
電気発生の防止の効果を得るためには、ゲート絶縁膜保
護膜は、シリコン窒化膜を含む必要がある。
【００９５】
（第１実施例）図１は、この発明の第１実施例の断面図
である。半導体基板の一例であるシリコン基板１０の主
表面には、ゲート絶縁膜の一例であるゲート酸化膜２０
が形成されている。ゲート酸化膜２０の上には、ゲート
電極２６が形成されている。ゲート電極２６を構成する
材料としては、以下の材料がある。（１）リン、砒素、
ホウ素などを含む多結晶シリコン。（２）タングステ
ン、モリブデン、プラチナ、ニッケル、チタン、コバル
トなどの高融点金属とシリコンとを反応させたシリサイ
ド。（３）高融点金属、アルミニウムなどの導電性を有
する金属。ゲート電極２６として、（１）（２）（３）
を単独で用いたものでもよいし、これらを組み合わせて
積層構造としたものでもよい。ゲート電極２６の側面と
上面とで形成される角部４２と対応する位置からゲート
酸化膜２０の側面と対応する位置にわたって、ゲート酸
化膜２０の側面及びゲート電極２６の側面と面するシリ
コン窒化膜２４が形成されている。シリコン基板１０の
主表面の上に、直接シリコン窒化膜２４が乗っている。
よって、シリコン窒化膜２４は、ゲート酸化膜２０の側
面を完全に覆っている。シリコン窒化膜２４は、ゲート
絶縁膜保護膜の一例である。なお、シリコン窒化膜２４
の矢印ｔで示す厚みとして、２ｎｍ以上、かつ１０ｎｍ
より小さいが好ましい。
である。半導体基板の一例であるシリコン基板１０の主
表面には、ゲート絶縁膜の一例であるゲート酸化膜２０
が形成されている。ゲート酸化膜２０の上には、ゲート
電極２６が形成されている。ゲート電極２６を構成する
材料としては、以下の材料がある。（１）リン、砒素、
ホウ素などを含む多結晶シリコン。（２）タングステ
ン、モリブデン、プラチナ、ニッケル、チタン、コバル
トなどの高融点金属とシリコンとを反応させたシリサイ
ド。（３）高融点金属、アルミニウムなどの導電性を有
する金属。ゲート電極２６として、（１）（２）（３）
を単独で用いたものでもよいし、これらを組み合わせて
積層構造としたものでもよい。ゲート電極２６の側面と
上面とで形成される角部４２と対応する位置からゲート
酸化膜２０の側面と対応する位置にわたって、ゲート酸
化膜２０の側面及びゲート電極２６の側面と面するシリ
コン窒化膜２４が形成されている。シリコン基板１０の
主表面の上に、直接シリコン窒化膜２４が乗っている。
よって、シリコン窒化膜２４は、ゲート酸化膜２０の側
面を完全に覆っている。シリコン窒化膜２４は、ゲート
絶縁膜保護膜の一例である。なお、シリコン窒化膜２４
の矢印ｔで示す厚みとして、２ｎｍ以上、かつ１０ｎｍ
より小さいが好ましい。
【００９６】ゲート電極２６の側面とによって、シリコ
ン窒化膜２４を挟むように、サイドウォール絶縁膜の一
例であるサイドウォールシリコン酸化膜２２が形成され
ている。サイドウォールシリコン酸化膜２２はオーバエ
ッチングされている。よって、サイドウォールシリコン
酸化膜２２は、角部４２より下に位置している。ゲート
電極２６の上面には、シリサイド膜の一例であるチタン
シリサイド膜２８が形成されている。
ン窒化膜２４を挟むように、サイドウォール絶縁膜の一
例であるサイドウォールシリコン酸化膜２２が形成され
ている。サイドウォールシリコン酸化膜２２はオーバエ
ッチングされている。よって、サイドウォールシリコン
酸化膜２２は、角部４２より下に位置している。ゲート
電極２６の上面には、シリサイド膜の一例であるチタン
シリサイド膜２８が形成されている。
【００９７】サイドウォールシリコン酸化膜２２の下に
位置するシリコン基板１０の主表面には、ｎ-型領域１
６が形成されている。シリコン基板１０の主表面であっ
て、ｎ-型領域１６の隣には、ｎ+型領域１４が形成され
ている。ｎ+型領域１４及びｎ-型領域１６とで、ＬＤＤ
構造のソース／ドレインが構成されている。ｎ+型領域
１４の上には、チタンシリサイド膜１８が形成されてい
る。ゲート電極２６及びソース／ドレインを覆うよう
に、シリコン基板１０の主表面は、層間絶縁膜３４が形
成されている。層間絶縁膜３４の材料としては、例えば
シリコン酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜があ
る。これらの膜を単独で用いて層間絶縁膜３４としても
よいし、これらの膜を組み合わせることにより多層構造
の層間絶縁膜３４としてもよい。層間絶縁膜３４には、
チタンシリサイド膜１８に到達するコンタクトホール３
０が形成されている。層間絶縁膜３４の上には、配線膜
３２が形成されている。配線膜３２は、コンタクトホー
ル３０の内部にも形成され、これにより、配線膜３２と
チタンシリサイド膜１８とが電気的に接続されている。
配線膜３２の材料として、アルミニウム、アルミニウム
に銅などを含むアルミ合金、チタンなどの高融点金属な
どがある。これらのものを単独で用いて配線膜３２とし
てもよいし、組み合わせて用いてもよい。なお１２はフ
ィールド酸化膜である。
位置するシリコン基板１０の主表面には、ｎ-型領域１
６が形成されている。シリコン基板１０の主表面であっ
て、ｎ-型領域１６の隣には、ｎ+型領域１４が形成され
ている。ｎ+型領域１４及びｎ-型領域１６とで、ＬＤＤ
構造のソース／ドレインが構成されている。ｎ+型領域
１４の上には、チタンシリサイド膜１８が形成されてい
る。ゲート電極２６及びソース／ドレインを覆うよう
に、シリコン基板１０の主表面は、層間絶縁膜３４が形
成されている。層間絶縁膜３４の材料としては、例えば
シリコン酸化膜、ＰＳＧ膜、ＢＳＧ膜、ＢＰＳＧ膜があ
る。これらの膜を単独で用いて層間絶縁膜３４としても
よいし、これらの膜を組み合わせることにより多層構造
の層間絶縁膜３４としてもよい。層間絶縁膜３４には、
チタンシリサイド膜１８に到達するコンタクトホール３
０が形成されている。層間絶縁膜３４の上には、配線膜
３２が形成されている。配線膜３２は、コンタクトホー
ル３０の内部にも形成され、これにより、配線膜３２と
チタンシリサイド膜１８とが電気的に接続されている。
配線膜３２の材料として、アルミニウム、アルミニウム
に銅などを含むアルミ合金、チタンなどの高融点金属な
どがある。これらのものを単独で用いて配線膜３２とし
てもよいし、組み合わせて用いてもよい。なお１２はフ
ィールド酸化膜である。
【００９８】次に、図１に示す構造の製造方法を説明す
る。図２を参照して、シリコン基板１０の主表面に、素
子分離のためのフィールド酸化膜１２を形成する。そし
て、例えば熱酸化法を用いて、シリコン基板１０の主表
面に、ゲート酸化膜２０を形成する。ゲート酸化膜２０
の厚みとしては、数ｎｍ〜１００ｎｍである。シリコン
基板１０の主表面全面に、例えばＣＶＤ法を用いてポリ
シリコン膜を形成する。ポリシリコン膜にはリンが不純
物として含まれており、これによりポリシリコン膜は導
電性を有する。このポリシリコン膜の上にフォトレジス
トを塗布し、所定のパターニングを施す。パターニング
されたフォトレジストをマスクとして、ポリシリコン膜
を異方性エッチングを用いて選択的にエッチング除去
し、ゲート電極２６を形成する。ポリシリコン膜を異方
性エッチングする方法としては、数１０ｍトル程度の減
圧化において、フロンやハロゲンなどのガスを流し、高
周波プラズマを発生させ、この高周波プラズマでエッチ
ングするのが一般的である。
る。図２を参照して、シリコン基板１０の主表面に、素
子分離のためのフィールド酸化膜１２を形成する。そし
て、例えば熱酸化法を用いて、シリコン基板１０の主表
面に、ゲート酸化膜２０を形成する。ゲート酸化膜２０
の厚みとしては、数ｎｍ〜１００ｎｍである。シリコン
基板１０の主表面全面に、例えばＣＶＤ法を用いてポリ
シリコン膜を形成する。ポリシリコン膜にはリンが不純
物として含まれており、これによりポリシリコン膜は導
電性を有する。このポリシリコン膜の上にフォトレジス
トを塗布し、所定のパターニングを施す。パターニング
されたフォトレジストをマスクとして、ポリシリコン膜
を異方性エッチングを用いて選択的にエッチング除去
し、ゲート電極２６を形成する。ポリシリコン膜を異方
性エッチングする方法としては、数１０ｍトル程度の減
圧化において、フロンやハロゲンなどのガスを流し、高
周波プラズマを発生させ、この高周波プラズマでエッチ
ングするのが一般的である。
【００９９】図３を参照して、ゲート酸化膜２０及びゲ
ート電極２６を覆うように、シリコン基板１０の主表面
全面に、シリコン窒化膜２４を形成する。シリコン窒化
膜２４を形成する方法としては、例えば材料ガスとして
ジクロルシランとアンモニアを用いたＣＶＤ法がある。
ート電極２６を覆うように、シリコン基板１０の主表面
全面に、シリコン窒化膜２４を形成する。シリコン窒化
膜２４を形成する方法としては、例えば材料ガスとして
ジクロルシランとアンモニアを用いたＣＶＤ法がある。
【０１００】図４を参照して、シリコン窒化膜２４を異
方性エッチングによりエッチバックする。これにより、
ゲート電極２６の側面及びゲート酸化膜２０の側面と面
する位置に、シリコン窒化膜２４を残す。シリコン窒化
膜２４を、異方性エッチングする方法としては、例え
ば、０．１トル程度の減圧化にフロン系ガスを流し、高
周波プラズマを発生させ、この高周波プラズマによりエ
ッチングする方法がある。
方性エッチングによりエッチバックする。これにより、
ゲート電極２６の側面及びゲート酸化膜２０の側面と面
する位置に、シリコン窒化膜２４を残す。シリコン窒化
膜２４を、異方性エッチングする方法としては、例え
ば、０．１トル程度の減圧化にフロン系ガスを流し、高
周波プラズマを発生させ、この高周波プラズマによりエ
ッチングする方法がある。
【０１０１】図５を参照して、ゲート電極２６を覆うよ
うに、シリコン基板１０の主表面全面に、例えば、ＣＶ
Ｄ法を用いて、リンを含むシリコン酸化膜３６を形成す
る。シリコン酸化膜３６を形成するＣＶＤ法として、例
えば、モノシラン、酸素及び少量のホスフィンを窒素キ
ャリアガスを用いて熱化学反応させる方法がある。シリ
コン酸化膜３６中のリン濃度は２〜１０モル％にされて
いる。
うに、シリコン基板１０の主表面全面に、例えば、ＣＶ
Ｄ法を用いて、リンを含むシリコン酸化膜３６を形成す
る。シリコン酸化膜３６を形成するＣＶＤ法として、例
えば、モノシラン、酸素及び少量のホスフィンを窒素キ
ャリアガスを用いて熱化学反応させる方法がある。シリ
コン酸化膜３６中のリン濃度は２〜１０モル％にされて
いる。
【０１０２】図６を参照して、シリコン酸化膜３６を異
方性エッチングを用いてエッチバックし、シリコン窒化
膜２４の周囲に、サイドウォールシリコン酸化膜２２を
形成する。サイドウォールシリコン酸化膜２２はオーバ
エッチングされているため、角部４２より下に位置して
いる。ゲート電極２６、サイドウォールシリコン酸化膜
２２及びフィールド酸化膜１２をマスクとして、シリコ
ン基板１０の主表面に砒素をイオン注入する。このイオ
ン注入は、シリコン基板１０の主表面に対して垂直にさ
れている。砒素のイオン注入量は、１×１０15／ｃｍ2
〜１×１０16／ｃｍ2である。
方性エッチングを用いてエッチバックし、シリコン窒化
膜２４の周囲に、サイドウォールシリコン酸化膜２２を
形成する。サイドウォールシリコン酸化膜２２はオーバ
エッチングされているため、角部４２より下に位置して
いる。ゲート電極２６、サイドウォールシリコン酸化膜
２２及びフィールド酸化膜１２をマスクとして、シリコ
ン基板１０の主表面に砒素をイオン注入する。このイオ
ン注入は、シリコン基板１０の主表面に対して垂直にさ
れている。砒素のイオン注入量は、１×１０15／ｃｍ2
〜１×１０16／ｃｍ2である。
【０１０３】図７を参照して、シリコン基板１０を熱処
理することにより、シリコン基板１０に注入された砒素
を活性化し、ｎ+型領域１４を形成する。この熱処理に
より、サイドウォールシリコン酸化膜２２中に含まれる
リンがシリコン基板１０の主表面に拡散し、ｎ-型領域
１６が形成される。このリンの拡散の際に、サイドウォ
ールシリコン酸化膜２２とゲート酸化膜２０の側面との
間には、シリコン窒化膜２４がある。よって、リンがゲ
ート酸化膜２０の端部に拡散するのを防ぐことができ
る。サイドウォールシリコン酸化膜２２中に砒素やホウ
素を不純物として含めた場合も、ゲート酸化膜２０の端
部には砒素やホウ素は拡散していかない。
理することにより、シリコン基板１０に注入された砒素
を活性化し、ｎ+型領域１４を形成する。この熱処理に
より、サイドウォールシリコン酸化膜２２中に含まれる
リンがシリコン基板１０の主表面に拡散し、ｎ-型領域
１６が形成される。このリンの拡散の際に、サイドウォ
ールシリコン酸化膜２２とゲート酸化膜２０の側面との
間には、シリコン窒化膜２４がある。よって、リンがゲ
ート酸化膜２０の端部に拡散するのを防ぐことができ
る。サイドウォールシリコン酸化膜２２中に砒素やホウ
素を不純物として含めた場合も、ゲート酸化膜２０の端
部には砒素やホウ素は拡散していかない。
【０１０４】図８を参照して、ゲート電極２６を覆うよ
うに、シリコン基板１０の主表面全面に、例えばスパッ
タリング法を用いてチタン膜３８を形成する。
うに、シリコン基板１０の主表面全面に、例えばスパッ
タリング法を用いてチタン膜３８を形成する。
【０１０５】図９を参照して、チタン膜３８を６００〜
７５０℃のランプアニールで熱処理し、ゲート電極２６
の上面及びｎ+型領域１４の上に、それぞれチタンシリ
サイド膜２８、１８を形成する。チタンシリサイド膜１
８、２８の結晶構造はＣ４９である。
７５０℃のランプアニールで熱処理し、ゲート電極２６
の上面及びｎ+型領域１４の上に、それぞれチタンシリ
サイド膜２８、１８を形成する。チタンシリサイド膜１
８、２８の結晶構造はＣ４９である。
【０１０６】図１０を参照して、アンモニア系の物質を
用いて、フィールド酸化膜１２及びサイドウォールシリ
コン酸化膜２２上に位置している未反応のチタン膜を除
去する。そして、チタンシリサイド膜１８、２８を、７
００〜９００℃で熱処理する。この熱処理により、チタ
ンシリサイド膜の結晶構造はＣ５４に変わる。Ｃ５４は
Ｃ４９に比べ電気的抵抗が小さい。ところで、チタンシ
リサイド膜の結晶構造がＣ４９になるとき、チタンシリ
サイド膜には熱応力が発生し、その影響がゲート酸化膜
に及ぶ。チタンシリサイド膜の結晶構造がＣ４９からＣ
５４に変わったときも、チタンシリサイド膜には熱応力
が発生する。この熱応力もゲート酸化膜に影響を及ぼ
す。よって、角部４２に位置するチタン膜が過剰に反応
し、チタンシリサイド膜２８の端部の厚みが大きくなる
と、以上説明した熱応力も大きくなる。この第１実施例
では、シリコン窒化膜２４により、角部４２においてチ
タン膜が過剰に反応することを防いでいる。
用いて、フィールド酸化膜１２及びサイドウォールシリ
コン酸化膜２２上に位置している未反応のチタン膜を除
去する。そして、チタンシリサイド膜１８、２８を、７
００〜９００℃で熱処理する。この熱処理により、チタ
ンシリサイド膜の結晶構造はＣ５４に変わる。Ｃ５４は
Ｃ４９に比べ電気的抵抗が小さい。ところで、チタンシ
リサイド膜の結晶構造がＣ４９になるとき、チタンシリ
サイド膜には熱応力が発生し、その影響がゲート酸化膜
に及ぶ。チタンシリサイド膜の結晶構造がＣ４９からＣ
５４に変わったときも、チタンシリサイド膜には熱応力
が発生する。この熱応力もゲート酸化膜に影響を及ぼ
す。よって、角部４２に位置するチタン膜が過剰に反応
し、チタンシリサイド膜２８の端部の厚みが大きくなる
と、以上説明した熱応力も大きくなる。この第１実施例
では、シリコン窒化膜２４により、角部４２においてチ
タン膜が過剰に反応することを防いでいる。
【０１０７】再び製造工程の説明に戻る。図１を参照し
て、ゲート電極２６を覆うように、シリコン基板１０の
主表面、例えばシリコン酸化膜を含む層間絶縁膜３４を
形成する。層間絶縁膜３４を選択的にエッチング除去
し、チタンシリサイド膜１８に到達するコンタクトホー
ル３０を形成する。次に、層間絶縁膜３４の上に、例え
ばスパッタリング法を用いてアルミニウムを形成する。
アルミニウムはコンタクトホール３０内も形成される。
そして、このアルミニウムに所定のパターニングを施す
ことにより、配線膜３２を形成する。
て、ゲート電極２６を覆うように、シリコン基板１０の
主表面、例えばシリコン酸化膜を含む層間絶縁膜３４を
形成する。層間絶縁膜３４を選択的にエッチング除去
し、チタンシリサイド膜１８に到達するコンタクトホー
ル３０を形成する。次に、層間絶縁膜３４の上に、例え
ばスパッタリング法を用いてアルミニウムを形成する。
アルミニウムはコンタクトホール３０内も形成される。
そして、このアルミニウムに所定のパターニングを施す
ことにより、配線膜３２を形成する。
【０１０８】（第２実施例）この発明の第２実施例を説
明する。第１実施例と同じ方法を用いて、図４に示す構
造を製造する。図１１を参照して、ゲート電極２６及び
フィールド酸化膜１２をマスクとして、シリコン基板１
０の主表面に、斜めイオン注入をする。斜めイオン注入
とは、シリコン基板１０の主表面に対して一定の角度、
例えば、７度傾けてイオンを注入する方法である。イオ
ン注入量は、１×１０12／ｃｍ2〜１×１０14／ｃｍ2で
ある。チャネルがｎチャネルの場合、ホスフィンやアル
シンなどの原料ガスをプラズマ化することにより取り出
されるリンや砒素を、加速してシリコン基板中に打ち込
む。チャネルがｐチャネルの場合、ジボランなどの原料
ガスをプラズマ化することにより取り出されるホウ素な
どのイオンを、加速してシリコン基板中に打ち込む。ゲ
ート酸化膜２０の側面と面するように、シリコン窒化膜
２４がある。よって、注入されたイオンは、シリコン窒
化膜２４に衝突し、ゲート酸化膜２０の側面に衝突する
のを防ぐことができる。これにより、ゲート酸化膜２０
の端部に結晶構造の結合が切れている個所が発生すると
いうことを防止することができる。
明する。第１実施例と同じ方法を用いて、図４に示す構
造を製造する。図１１を参照して、ゲート電極２６及び
フィールド酸化膜１２をマスクとして、シリコン基板１
０の主表面に、斜めイオン注入をする。斜めイオン注入
とは、シリコン基板１０の主表面に対して一定の角度、
例えば、７度傾けてイオンを注入する方法である。イオ
ン注入量は、１×１０12／ｃｍ2〜１×１０14／ｃｍ2で
ある。チャネルがｎチャネルの場合、ホスフィンやアル
シンなどの原料ガスをプラズマ化することにより取り出
されるリンや砒素を、加速してシリコン基板中に打ち込
む。チャネルがｐチャネルの場合、ジボランなどの原料
ガスをプラズマ化することにより取り出されるホウ素な
どのイオンを、加速してシリコン基板中に打ち込む。ゲ
ート酸化膜２０の側面と面するように、シリコン窒化膜
２４がある。よって、注入されたイオンは、シリコン窒
化膜２４に衝突し、ゲート酸化膜２０の側面に衝突する
のを防ぐことができる。これにより、ゲート酸化膜２０
の端部に結晶構造の結合が切れている個所が発生すると
いうことを防止することができる。
【０１０９】図１２を参照して、シリコン基板１０中に
注入されたイオンを熱処理する。これによりイオンが活
性化され、シリコン基板１０の主表面に、ｎ-型領域１
６が形成される。ｎ-型領域１６を形成する他の方法と
して、例えば拡散がある。拡散として、例えば、オキシ
塩化リン、酸素、窒素の混合気体を熱分解することによ
り発生するリンを、シリコン基板１０中に拡散する方法
がある。この場合においても、ゲート酸化膜２０の側面
と面するようにシリコン窒化膜２４があるので、リン
が、ゲート酸化膜２０の側面からゲート酸化膜２０の端
部に入り込むのを防ぐことができる。
注入されたイオンを熱処理する。これによりイオンが活
性化され、シリコン基板１０の主表面に、ｎ-型領域１
６が形成される。ｎ-型領域１６を形成する他の方法と
して、例えば拡散がある。拡散として、例えば、オキシ
塩化リン、酸素、窒素の混合気体を熱分解することによ
り発生するリンを、シリコン基板１０中に拡散する方法
がある。この場合においても、ゲート酸化膜２０の側面
と面するようにシリコン窒化膜２４があるので、リン
が、ゲート酸化膜２０の側面からゲート酸化膜２０の端
部に入り込むのを防ぐことができる。
【０１１０】図１３を参照して、例えばＣＶＤ法を用い
て、ゲート電極２６を覆うように、シリコン基板１０の
主表面にシリコン酸化膜３６を形成する。なお、サイド
ウォールシリコン酸化膜となる部分の下には、すでにｎ
-型領域１６が形成されている。よって、シリコン酸化
膜３６中に、不純物を含ませなくてもよい。但し、シリ
コン酸化膜３６の膜質向上のために、シリコン酸化膜３
６中に不純物を含めてもよい。
て、ゲート電極２６を覆うように、シリコン基板１０の
主表面にシリコン酸化膜３６を形成する。なお、サイド
ウォールシリコン酸化膜となる部分の下には、すでにｎ
-型領域１６が形成されている。よって、シリコン酸化
膜３６中に、不純物を含ませなくてもよい。但し、シリ
コン酸化膜３６の膜質向上のために、シリコン酸化膜３
６中に不純物を含めてもよい。
【０１１１】図１４を参照して、第１実施例と同じ方法
を用いて、シリコン酸化膜３６をエッチングし、シリコ
ン窒化膜２４の周囲にサイドウォールシリコン酸化膜２
２を形成する。サイドウォールシリコン酸化膜２２はオ
ーバエッチングされ、角部４２より下に位置している。
そして、第１実施例と同様の方法を用いて、シリコン基
板１０の主表面に不純物をイオン注入する。
を用いて、シリコン酸化膜３６をエッチングし、シリコ
ン窒化膜２４の周囲にサイドウォールシリコン酸化膜２
２を形成する。サイドウォールシリコン酸化膜２２はオ
ーバエッチングされ、角部４２より下に位置している。
そして、第１実施例と同様の方法を用いて、シリコン基
板１０の主表面に不純物をイオン注入する。
【０１１２】図１５を参照して、シリコン基板１０を熱
処理する。これによりシリコン基板１０中に注入された
イオンが活性化し、ｎ+型領域１４が形成される。な
お、ゲート電極２６の上面にシリサイド膜を形成する場
合、第１実施例の図８〜図１０で示す工程と同じ工程を
用いればよい。
処理する。これによりシリコン基板１０中に注入された
イオンが活性化し、ｎ+型領域１４が形成される。な
お、ゲート電極２６の上面にシリサイド膜を形成する場
合、第１実施例の図８〜図１０で示す工程と同じ工程を
用いればよい。
【０１１３】（第３実施例）第１実施例と同じ方法を用
いて、図５に示す構造を製造する。そしてシリコン酸化
膜３６を異方性エッチングを用いてエッチバックし、図
１６に示すように、サイドウォールシリコン酸化膜２２
を形成する。なお、この実施例では、サイドウォールシ
リコン酸化膜２２をオーバエッチングしていない。よっ
て、サイドウォールシリコン酸化膜２２は、角部４２と
面する位置まで延びている。次に、ゲート電極２６、サ
イドウォールシリコン酸化膜２２及びフィールド酸化膜
１２をマスクとして、シリコン基板１０の主表面に第１
実施例の図６に示す工程と同じ方法を用いて不純物をイ
オン注入する。
いて、図５に示す構造を製造する。そしてシリコン酸化
膜３６を異方性エッチングを用いてエッチバックし、図
１６に示すように、サイドウォールシリコン酸化膜２２
を形成する。なお、この実施例では、サイドウォールシ
リコン酸化膜２２をオーバエッチングしていない。よっ
て、サイドウォールシリコン酸化膜２２は、角部４２と
面する位置まで延びている。次に、ゲート電極２６、サ
イドウォールシリコン酸化膜２２及びフィールド酸化膜
１２をマスクとして、シリコン基板１０の主表面に第１
実施例の図６に示す工程と同じ方法を用いて不純物をイ
オン注入する。
【０１１４】図１７を参照して、第１実施例の図７に示
す工程と同じように、シリコン基板１０を熱処理する。
これにより、シリコン基板１０中に打ち込まれたイオン
が活性化し、ｎ+型領域１４が形成される。同時に、サ
イドウォールシリコン酸化膜２２中に含まれている不純
物がシリコン基板１０の主表面に拡散し、ｎ-型領域１
６が形成される。この拡散の際に、サイドウォールシリ
コン酸化膜２２とゲート酸化膜２０との間にはシリコン
窒化膜２４がある。よって、不純物がゲート酸化膜２０
の側面からゲート酸化膜２０の端部に入り込むのを防ぐ
ことができる。なお、サイドウォールシリコン酸化膜２
２形成前に、シリコン基板１０中にイオンを注入するこ
とにより、ｎ-型領域１６を形成してもよい。
す工程と同じように、シリコン基板１０を熱処理する。
これにより、シリコン基板１０中に打ち込まれたイオン
が活性化し、ｎ+型領域１４が形成される。同時に、サ
イドウォールシリコン酸化膜２２中に含まれている不純
物がシリコン基板１０の主表面に拡散し、ｎ-型領域１
６が形成される。この拡散の際に、サイドウォールシリ
コン酸化膜２２とゲート酸化膜２０との間にはシリコン
窒化膜２４がある。よって、不純物がゲート酸化膜２０
の側面からゲート酸化膜２０の端部に入り込むのを防ぐ
ことができる。なお、サイドウォールシリコン酸化膜２
２形成前に、シリコン基板１０中にイオンを注入するこ
とにより、ｎ-型領域１６を形成してもよい。
【０１１５】図１８を参照して、例えばスパッタリング
法を用いて、シリコン基板１０の主表面全面に、高融点
金属膜の一例であるチタン膜３８を形成する。
法を用いて、シリコン基板１０の主表面全面に、高融点
金属膜の一例であるチタン膜３８を形成する。
【０１１６】図１９を参照して、チタン膜３８を熱処理
する。これにより、ゲート電極２６の上面及びｎ+型領
域１４の上には、それぞれチタンシリサイド膜２８、１
８が形成される。このチタンシリサイド膜の結晶構造
は、Ｃ４９である。
する。これにより、ゲート電極２６の上面及びｎ+型領
域１４の上には、それぞれチタンシリサイド膜２８、１
８が形成される。このチタンシリサイド膜の結晶構造
は、Ｃ４９である。
【０１１７】図２０を参照して、アンモニア系の物質を
用いて、未反応のチタン膜３８を除去する。そして、チ
タンシリサイド膜１８、２８を再び熱処理する。これに
よりチタンシリサイド膜の結晶構造はＣ５４となる。サ
イドウォールシリコン酸化膜２２が、角部４２と対応す
る位置まで形成されている。従って、シリコン窒化膜２
４がなくても、チタンシリサイド膜２８の端部の厚み
が、中央部の厚みと比べて厚くなるということはない。
但し、シリコン窒化膜２４を角部４２の位置まで形成す
ると、以下に示す効果がある。図２１は、図２０に示す
構造の部分平面図である。チタンシリサイド膜２８とサ
イドウォールシリコン酸化膜２２との間には、シリコン
窒化膜２４がある。このシリコン窒化膜２４が存在する
ことにより、チタンシリサイド膜２８とサイドウォール
シリコン酸化膜２２との境界にギザギザ部が発生するの
を防ぐことができる。
用いて、未反応のチタン膜３８を除去する。そして、チ
タンシリサイド膜１８、２８を再び熱処理する。これに
よりチタンシリサイド膜の結晶構造はＣ５４となる。サ
イドウォールシリコン酸化膜２２が、角部４２と対応す
る位置まで形成されている。従って、シリコン窒化膜２
４がなくても、チタンシリサイド膜２８の端部の厚み
が、中央部の厚みと比べて厚くなるということはない。
但し、シリコン窒化膜２４を角部４２の位置まで形成す
ると、以下に示す効果がある。図２１は、図２０に示す
構造の部分平面図である。チタンシリサイド膜２８とサ
イドウォールシリコン酸化膜２２との間には、シリコン
窒化膜２４がある。このシリコン窒化膜２４が存在する
ことにより、チタンシリサイド膜２８とサイドウォール
シリコン酸化膜２２との境界にギザギザ部が発生するの
を防ぐことができる。
【０１１８】（第４実施例）図２２は、この発明の第４
実施例の断面図である。図１に示す第１実施例との違い
は、ゲート電極２６の側面からｎ-型領域１６の上にわ
たって、酸化絶縁膜４０を形成したことである。これ以
外の構造は、図１に示す構造と同じなので同一符号を付
すことによりその説明を省略する。
実施例の断面図である。図１に示す第１実施例との違い
は、ゲート電極２６の側面からｎ-型領域１６の上にわ
たって、酸化絶縁膜４０を形成したことである。これ以
外の構造は、図１に示す構造と同じなので同一符号を付
すことによりその説明を省略する。
【０１１９】ポリシリコン膜を選択的にエッチング除去
し、ゲート電極２６を形成するとき、ポリシリコン膜は
オーバエッチングされる。これは、段差部、例えばフィ
ールド酸化膜と活性領域との境界にポリシリコン膜が残
らないようにするためである。ゲート電極２６を形成す
る際には、ゲート酸化膜２０の側面は露出している。よ
って、エッチングの際に発生するイオンや原子などがゲ
ート酸化膜２０の側面に衝突し、ゲート酸化膜２０の端
部にダメージを与える。このダメージを回復するため、
酸素や水蒸気を含む酸化雰囲気中で、ゲート酸化膜２０
を熱処理して、ダメージの回復を図っている。この熱処
理により、シリコン基板１０の主表面、ゲート酸化膜２
０の側面、ゲート電極２６の側面及びゲート電極２６の
上面に、酸化絶縁膜４０が形成される。一般に、酸化絶
縁膜４０の厚みは、ゲート酸化膜の膜厚の半分〜ゲート
酸化膜の膜厚よりも小さい。酸化絶縁膜４０が、ゲート
電極２６とシリコン窒化膜２４との間に位置することに
より以下の効果が生じる。シリコン窒化膜は、シリコン
酸化膜より誘電率が高いので、膜表面において微少電流
を流しやすい。従って、ゲート電極に直接シリコン窒化
膜を接触させると、ゲート電極の寄生容量が大きくな
る。これがＭＩＳ型電界効果トランジスタを含む半導体
装置の高速動作を阻害する要因となる。また、ゲート電
極からシリコン窒化膜を通り、シリコン基板に到達する
リーク電流が発生する。このリーク電流は、ＭＩＳ型電
界効果トランジスタを含む半導体装置の消費電流を増加
させる原因となる。なお、ゲート電極がポリシリコンや
シリサイドで構成されている場合、酸化絶縁膜はシリコ
ン酸化膜となる。
し、ゲート電極２６を形成するとき、ポリシリコン膜は
オーバエッチングされる。これは、段差部、例えばフィ
ールド酸化膜と活性領域との境界にポリシリコン膜が残
らないようにするためである。ゲート電極２６を形成す
る際には、ゲート酸化膜２０の側面は露出している。よ
って、エッチングの際に発生するイオンや原子などがゲ
ート酸化膜２０の側面に衝突し、ゲート酸化膜２０の端
部にダメージを与える。このダメージを回復するため、
酸素や水蒸気を含む酸化雰囲気中で、ゲート酸化膜２０
を熱処理して、ダメージの回復を図っている。この熱処
理により、シリコン基板１０の主表面、ゲート酸化膜２
０の側面、ゲート電極２６の側面及びゲート電極２６の
上面に、酸化絶縁膜４０が形成される。一般に、酸化絶
縁膜４０の厚みは、ゲート酸化膜の膜厚の半分〜ゲート
酸化膜の膜厚よりも小さい。酸化絶縁膜４０が、ゲート
電極２６とシリコン窒化膜２４との間に位置することに
より以下の効果が生じる。シリコン窒化膜は、シリコン
酸化膜より誘電率が高いので、膜表面において微少電流
を流しやすい。従って、ゲート電極に直接シリコン窒化
膜を接触させると、ゲート電極の寄生容量が大きくな
る。これがＭＩＳ型電界効果トランジスタを含む半導体
装置の高速動作を阻害する要因となる。また、ゲート電
極からシリコン窒化膜を通り、シリコン基板に到達する
リーク電流が発生する。このリーク電流は、ＭＩＳ型電
界効果トランジスタを含む半導体装置の消費電流を増加
させる原因となる。なお、ゲート電極がポリシリコンや
シリサイドで構成されている場合、酸化絶縁膜はシリコ
ン酸化膜となる。
【０１２０】次に、図２２に示す構造の製造方法を説明
する。まず、図２で示す構造を製造する。図２３を参照
して、ゲート酸化膜２０の端部が受けたダメージを回復
するため、ゲート酸化膜２０に熱処理を行う。これによ
り、シリコン基板１０の主表面、ゲート酸化膜２０の側
面、ゲート電極２６の側面及びゲート電極２６の上面
に、酸化絶縁膜の一例であるシリコン酸化膜４０が形成
される。熱処理の条件は、温度が６００〜９００℃であ
り、時間が６０ｍｉｎ以下であり、雰囲気が酸素または
水蒸気を含む酸素雰囲気である。
する。まず、図２で示す構造を製造する。図２３を参照
して、ゲート酸化膜２０の端部が受けたダメージを回復
するため、ゲート酸化膜２０に熱処理を行う。これによ
り、シリコン基板１０の主表面、ゲート酸化膜２０の側
面、ゲート電極２６の側面及びゲート電極２６の上面
に、酸化絶縁膜の一例であるシリコン酸化膜４０が形成
される。熱処理の条件は、温度が６００〜９００℃であ
り、時間が６０ｍｉｎ以下であり、雰囲気が酸素または
水蒸気を含む酸素雰囲気である。
【０１２１】図２４を参照して、シリコン基板１０の主
表面に、ゲート電極２６を覆うようにシリコン窒化膜２
４を形成する。形成条件は、図３に示す工程と同じであ
る。
表面に、ゲート電極２６を覆うようにシリコン窒化膜２
４を形成する。形成条件は、図３に示す工程と同じであ
る。
【０１２２】図２５を参照して、シリコン窒化膜２４を
異方性エッチングを用いてエッチバックする。これによ
り、角部４２と対応する位置からゲート酸化膜２０の側
面と対応する位置にわたって、シリコン窒化膜２４が残
る。シリコン窒化膜２４は、シリコン基板１０の主表面
上のシリコン酸化膜４０上に位置する。よって、シリコ
ン窒化膜２４は、ゲート酸化膜２０の側面の全面と面す
るように形成されず、側面の一部の面と面するように形
成される。この場合であっても、ゲート酸化膜２０を保
護する効果はある。但し、シリコン窒化膜２４が、ゲー
ト酸化膜２０の側面の全面と面する場合の方が、ゲート
酸化膜２０を保護する効果は大きい。シリコン窒化膜２
４のエッチングの条件は、図４で示す工程と同じであ
る。
異方性エッチングを用いてエッチバックする。これによ
り、角部４２と対応する位置からゲート酸化膜２０の側
面と対応する位置にわたって、シリコン窒化膜２４が残
る。シリコン窒化膜２４は、シリコン基板１０の主表面
上のシリコン酸化膜４０上に位置する。よって、シリコ
ン窒化膜２４は、ゲート酸化膜２０の側面の全面と面す
るように形成されず、側面の一部の面と面するように形
成される。この場合であっても、ゲート酸化膜２０を保
護する効果はある。但し、シリコン窒化膜２４が、ゲー
ト酸化膜２０の側面の全面と面する場合の方が、ゲート
酸化膜２０を保護する効果は大きい。シリコン窒化膜２
４のエッチングの条件は、図４で示す工程と同じであ
る。
【０１２３】図２６を参照して、シリコン基板１０の主
表面に、ゲート電極２６及びフィールド酸化膜１２をマ
スクとして不純物を斜めイオン注入する。イオン注入の
条件は、図１１で示す工程と同じである。ゲート酸化膜
２０の側面と面するように、シリコン窒化膜２４が形成
されている。よって、イオンはシリコン窒化膜２４に衝
突する。したがって、イオンがゲート酸化膜２０の側面
に衝突するのを防ぐことができる。シリコン基板１０の
主表面にイオン注入をする代わりに、不純物を拡散した
場合でも、シリコン窒化膜２４により、ゲート酸化膜２
０の端部に不純物が入るのを防ぐことが可能となる。
表面に、ゲート電極２６及びフィールド酸化膜１２をマ
スクとして不純物を斜めイオン注入する。イオン注入の
条件は、図１１で示す工程と同じである。ゲート酸化膜
２０の側面と面するように、シリコン窒化膜２４が形成
されている。よって、イオンはシリコン窒化膜２４に衝
突する。したがって、イオンがゲート酸化膜２０の側面
に衝突するのを防ぐことができる。シリコン基板１０の
主表面にイオン注入をする代わりに、不純物を拡散した
場合でも、シリコン窒化膜２４により、ゲート酸化膜２
０の端部に不純物が入るのを防ぐことが可能となる。
【０１２４】図２７に示すように、シリコン基板１０を
熱処理し、ｎ-型領域１６を形成する。
熱処理し、ｎ-型領域１６を形成する。
【０１２５】図２８を参照して、ゲート電極２６を覆う
ように、シリコン基板１０の主表面全面に、例えば、Ｃ
ＶＤ法を用いてシリコン酸化膜を形成する。そして、こ
のシリコン酸化膜を異方性エッチングを用いてエッチバ
ックし、シリコン窒化膜２４の周囲にサイドウォールシ
リコン酸化膜２２を形成する。サイドウォールシリコン
酸化膜２２はオーバエッチングされているので、角部４
２より下に位置している。次に、ゲート電極２６、サイ
ドウォールシリコン酸化膜２２及びフィールド酸化膜１
２をマスクとして、シリコン基板１０の主表面に不純物
をイオン注入する。イオン注入の条件は、図１４で説明
する工程のイオン注入の条件と同じである。
ように、シリコン基板１０の主表面全面に、例えば、Ｃ
ＶＤ法を用いてシリコン酸化膜を形成する。そして、こ
のシリコン酸化膜を異方性エッチングを用いてエッチバ
ックし、シリコン窒化膜２４の周囲にサイドウォールシ
リコン酸化膜２２を形成する。サイドウォールシリコン
酸化膜２２はオーバエッチングされているので、角部４
２より下に位置している。次に、ゲート電極２６、サイ
ドウォールシリコン酸化膜２２及びフィールド酸化膜１
２をマスクとして、シリコン基板１０の主表面に不純物
をイオン注入する。イオン注入の条件は、図１４で説明
する工程のイオン注入の条件と同じである。
【０１２６】図２９を参照して、シリコン基板１０中に
注入されたイオンを活性化し、ｎ+型領域１４を形成す
る。
注入されたイオンを活性化し、ｎ+型領域１４を形成す
る。
【０１２７】図３０を参照して、ゲート電極２６及びｎ
+型領域１４を覆うように、例えば、スパッタリング法
を用いてチタン膜３８を形成する。
+型領域１４を覆うように、例えば、スパッタリング法
を用いてチタン膜３８を形成する。
【０１２８】図３１を参照して、チタン膜３８を熱処理
する。これにより、ゲート電極２６の上面にチタンシリ
サイド膜２８が形成され、ｎ+型領域１４の上にチタン
シリサイド膜１８が形成される。チタンシリサイド膜１
８、２８の結晶構造はＣ４９である。シリコン窒化膜２
４は、ゲート電極２６の角部に位置している。このた
め、チタンシリサイド膜２８の端部の膜厚が、中央部の
膜厚と比べて大きくなることはない。
する。これにより、ゲート電極２６の上面にチタンシリ
サイド膜２８が形成され、ｎ+型領域１４の上にチタン
シリサイド膜１８が形成される。チタンシリサイド膜１
８、２８の結晶構造はＣ４９である。シリコン窒化膜２
４は、ゲート電極２６の角部に位置している。このた
め、チタンシリサイド膜２８の端部の膜厚が、中央部の
膜厚と比べて大きくなることはない。
【０１２９】図３２を参照して、未反応のチタン膜３８
を、アンモニア系の物質を用いて除去する。そして、チ
タンシリサイド膜１８、２８を熱処理する。これにより
チタンシリサイド膜１８、２８の結晶構造はＣ５４とな
る。
を、アンモニア系の物質を用いて除去する。そして、チ
タンシリサイド膜１８、２８を熱処理する。これにより
チタンシリサイド膜１８、２８の結晶構造はＣ５４とな
る。
【０１３０】（第５実施例）図３３は、この発明の第５
実施例の断面図である。図２２で示す第４実施例との違
いは、サイドウォールシリコン酸化膜２２が角部４２と
対応する位置まで延びている点である。これ以外の点に
ついては図２２に示す構造と同じなので、同一符号を付
することによりその説明は省略する。図３３に示す構造
の製造方法は、図２２〜図３２に示す第４実施例の製造
方法とほぼ同じである。違いは、図２８において、サイ
ドウォールシリコン酸化膜２２をオーバエッチングしな
い点である。よって、図３３に示すように、サイドウォ
ールシリコン酸化膜２２は角部４２と対応する位置まで
延びている。
実施例の断面図である。図２２で示す第４実施例との違
いは、サイドウォールシリコン酸化膜２２が角部４２と
対応する位置まで延びている点である。これ以外の点に
ついては図２２に示す構造と同じなので、同一符号を付
することによりその説明は省略する。図３３に示す構造
の製造方法は、図２２〜図３２に示す第４実施例の製造
方法とほぼ同じである。違いは、図２８において、サイ
ドウォールシリコン酸化膜２２をオーバエッチングしな
い点である。よって、図３３に示すように、サイドウォ
ールシリコン酸化膜２２は角部４２と対応する位置まで
延びている。
【０１３１】（第６実施例）図３４は、この発明の第６
実施例の断面図である。図１に示す第１実施例との違い
は、ソース／ドレイン４４がシングル構造になっている
点である。これ以外の構造については、図１に示す第１
実施例と同じなので、同一符号を付すことによりその説
明を省略する。図３４に示す構造の製造方法は、図１〜
図１０で示すこの発明の第１実施例とほぼ同じである。
相違する点は、サイドウォールシリコン酸化膜２２に不
純物を含めていない点である。よって、図７で示す工程
において、シリコン基板１０を熱処理するとき、サイド
ウォールシリコン酸化膜２２の下にｎ-型領域１６が形
成されることはない。
実施例の断面図である。図１に示す第１実施例との違い
は、ソース／ドレイン４４がシングル構造になっている
点である。これ以外の構造については、図１に示す第１
実施例と同じなので、同一符号を付すことによりその説
明を省略する。図３４に示す構造の製造方法は、図１〜
図１０で示すこの発明の第１実施例とほぼ同じである。
相違する点は、サイドウォールシリコン酸化膜２２に不
純物を含めていない点である。よって、図７で示す工程
において、シリコン基板１０を熱処理するとき、サイド
ウォールシリコン酸化膜２２の下にｎ-型領域１６が形
成されることはない。
【０１３２】（第７実施例）図３５は、この発明の第７
実施例の断面図である。図２０で示す第３実施例との違
いは、ソース／ドレイン４４がシングル構造という点で
ある。その他については、第３実施例と同じなので、同
一符号を付すことによりその説明を省略する。
実施例の断面図である。図２０で示す第３実施例との違
いは、ソース／ドレイン４４がシングル構造という点で
ある。その他については、第３実施例と同じなので、同
一符号を付すことによりその説明を省略する。
【０１３３】図３５で示す構造の製造方法は、ほぼ図１
６〜図２０で示す第３実施例と同じである。違いは、サ
イドウォールシリコン酸化膜２２中に不純物を含めてい
ない点である。よって、サイドウォールシリコン酸化膜
２２の下に、拡散によってｎ-型領域が形成されること
はない。
６〜図２０で示す第３実施例と同じである。違いは、サ
イドウォールシリコン酸化膜２２中に不純物を含めてい
ない点である。よって、サイドウォールシリコン酸化膜
２２の下に、拡散によってｎ-型領域が形成されること
はない。
【０１３４】（第８実施例）図３６は、この発明の第８
実施例の断面図である。第８実施例の構造は、図２２で
示す第４実施例の構造とほぼ同じである。違いは、ソー
ス／ドレイン４４がシングル構造という点である。それ
以外の点については、第４実施例と同じ構造なので、同
一符号を付すことによりその説明を省略する。図３６で
示す構造は、図２２で示す構造の製造方法とほぼ同じで
ある。違いは、図２６及び図２７で示すようにｎ-型領
域形成工程を省略する点である。
実施例の断面図である。第８実施例の構造は、図２２で
示す第４実施例の構造とほぼ同じである。違いは、ソー
ス／ドレイン４４がシングル構造という点である。それ
以外の点については、第４実施例と同じ構造なので、同
一符号を付すことによりその説明を省略する。図３６で
示す構造は、図２２で示す構造の製造方法とほぼ同じで
ある。違いは、図２６及び図２７で示すようにｎ-型領
域形成工程を省略する点である。
【０１３５】（第９実施例）図３７は、この発明の第９
実施例の断面図である。第９実施例の構造は、図３３で
示す第５実施例の構造とほぼ同じである。相違する点
は、ソース／ドレイン４４がシングル構造という点であ
る。それ以外の点については、第５実施例と同じ構造な
ので、同一符号を付すことによりその説明を省略する。
図３７で示す構造は、図３３で示す構造の製造方法とほ
ぼ同じである。違いは、図２６及び図２７で示すように
ｎ-型領域形成工程を省略する点である。
実施例の断面図である。第９実施例の構造は、図３３で
示す第５実施例の構造とほぼ同じである。相違する点
は、ソース／ドレイン４４がシングル構造という点であ
る。それ以外の点については、第５実施例と同じ構造な
ので、同一符号を付すことによりその説明を省略する。
図３７で示す構造は、図３３で示す構造の製造方法とほ
ぼ同じである。違いは、図２６及び図２７で示すように
ｎ-型領域形成工程を省略する点である。
【０１３６】（第１０実施例）図３８は、この発明の第
１０実施例の断面図である。第１０実施例の構造が、図
３４で示す第６実施例の構造と相違する点は、チタンシ
リサイド１８、２８及びサイドウォールシリコン酸化膜
２２がない点である。それ以外の点については、第６実
施例と同じ構造なので、同一符号を付すことによりその
説明を省略する。シリコン窒化膜２４の矢印ｔで示す厚
みとして、２ｎｍ以上、かつ１０ｎｍより小さいが好ま
しい。
１０実施例の断面図である。第１０実施例の構造が、図
３４で示す第６実施例の構造と相違する点は、チタンシ
リサイド１８、２８及びサイドウォールシリコン酸化膜
２２がない点である。それ以外の点については、第６実
施例と同じ構造なので、同一符号を付すことによりその
説明を省略する。シリコン窒化膜２４の矢印ｔで示す厚
みとして、２ｎｍ以上、かつ１０ｎｍより小さいが好ま
しい。
【０１３７】（第１１実施例）図３９は、この発明の第
１１実施例の断面図である。第１１実施例の構造が、図
３６で示す第８実施例の構造と相違する点は、チタンシ
リサイド１８、２８及びサイドウォールシリコン酸化膜
２２がない点である。それ以外の点については、第８実
施例と同じ構造なので、同一符号を付すことによりその
説明を省略する。
１１実施例の断面図である。第１１実施例の構造が、図
３６で示す第８実施例の構造と相違する点は、チタンシ
リサイド１８、２８及びサイドウォールシリコン酸化膜
２２がない点である。それ以外の点については、第８実
施例と同じ構造なので、同一符号を付すことによりその
説明を省略する。
【０１３８】
【図１】この発明の第１実施例の断面図である。
【図２】この発明の第１実施例の第１工程図である。
【図３】この発明の第１実施例の第２工程図である。
【図４】この発明の第１実施例の第３工程図である。
【図５】この発明の第１実施例の第４工程図である。
【図６】この発明の第１実施例の第５工程図である。
【図７】この発明の第１実施例の第６工程図である。
【図８】この発明の第１実施例の第７工程図である。
【図９】この発明の第１実施例の第８工程図である。
【図１０】この発明の第１実施例の第９工程図である。
【図１１】この発明の第２実施例の第１工程図である。
【図１２】この発明の第２実施例の第２工程図である。
【図１３】この発明の第２実施例の第３工程図である。
【図１４】この発明の第２実施例の第４工程図である。
【図１５】この発明の第２実施例の第５工程図である。
【図１６】この発明の第３実施例の第１工程図である。
【図１７】この発明の第３実施例の第２工程図である。
【図１８】この発明の第３実施例の第３工程図である。
【図１９】この発明の第３実施例の第４工程図である。
【図２０】この発明の第３実施例の第５工程図である。
【図２１】図２０に示す構造の部分平面図である。
【図２２】この発明の第４実施例の断面図である。
【図２３】この発明の第４実施例の第１工程図である。
【図２４】この発明の第４実施例の第２工程図である。
【図２５】この発明の第４実施例の第３工程図である。
【図２６】この発明の第４実施例の第４工程図である。
【図２７】この発明の第４実施例の第５工程図である。
【図２８】この発明の第４実施例の第６工程図である。
【図２９】この発明の第４実施例の第７工程図である。
【図３０】この発明の第４実施例の第８工程図である。
【図３１】この発明の第４実施例の第９工程図である。
【図３２】この発明の第４実施例の第１０工程図であ
る。
る。
【図３３】この発明の第５実施例の断面図である。
【図３４】この発明の第６実施例の断面図である。
【図３５】この発明の第７実施例の断面図である。
【図３６】この発明の第８実施例の断面図である。
【図３７】この発明の第９実施例の断面図である。
【図３８】この発明の第１０実施例の断面図である。
【図３９】この発明の第１１実施例の断面図である。
【図４０】従来のＭＩＳ型電界効果トランジスタの製造
方法の第１工程図である。
方法の第１工程図である。
【図４１】従来のＭＩＳ型電界効果トランジスタの製造
方法の第２工程図である。
方法の第２工程図である。
【図４２】従来のＭＩＳ型電界効果トランジスタの製造
方法の第３工程図である。
方法の第３工程図である。
【図４３】従来のＭＩＳ型電界効果トランジスタの製造
方法の第４工程図である。
方法の第４工程図である。
【図４４】従来のＭＩＳ型電界効果トランジスタの製造
方法の第５工程図である。
方法の第５工程図である。
【図４５】斜めイオン注入工程を示す断面図である。
【図４６】シリサイド構造の製造方法の一例の第１工程
図である。
図である。
【図４７】シリサイド構造の製造方法の一例の第２工程
図である。
図である。
【図４８】シリサイド構造の製造方法の一例の第３工程
図である。
図である。
【図４９】シリサイド構造の製造方法の一例の第４工程
図である。
図である。
【図５０】シリサイド構造の製造方法の一例の第５工程
図である。
図である。
【図５１】シリサイド構造の製造方法の他の例の第１工
程図である。
程図である。
【図５２】シリサイド構造の製造方法の他の例の第２工
程図である。
程図である。
【図５３】シリサイド構造の製造方法の他の例の第３工
程図である。
程図である。
【図５４】図５３に示す構造の部分平面図である。
１０ シリコン基板 １４ ｎ+ 型領域 １６ ｎ- 型領域 １８、２８ チタンシリサイド膜 ２０ ゲート酸化膜 ２２ サイドウォールシリコン酸化膜 ２４ シリコン窒化膜 ２６ ゲート電極 ３８ チタン膜 ４０ 酸化絶縁膜 ４２ 角部 ４４ ソース／ドレイン
Claims (49)
- 【請求項１】 主表面を有する半導体基板と、側面を有
し、前記主表面の上に形成されたゲート絶縁膜と、側面
と上面とで形成される角部を有し、前記ゲート絶縁膜の
上に形成されたゲート電極と、前記主表面に形成された
低濃度不純物領域及び高濃度不純物領域を有するソース
／ドレインと、を含むＭＩＳ型電界効果トランジスタを
含む半導体装置の製造方法であって、 前記主表面に前記ゲート絶縁膜及び前記ゲート電極を形
成する工程と、 前記ゲート絶縁膜の前記側面と面するように形成され、
シリコン窒化膜、ノンドープドポリシリコン膜及びノン
ドープドアモルファスシリコン膜のうち、少なくとも一
つを含むゲート絶縁膜保護膜を形成する工程と、 前記ゲート電極の前記側面とによって、前記ゲート絶縁
膜保護膜を挟むように、不純物を含むサイドウォール絶
縁膜を形成する工程と、 前記主表面に前記高濃度不純物領域を形成し、及び熱拡
散により、前記サイドウォール絶縁膜中の前記不純物
を、前記サイドウォール絶縁膜の下の前記主表面に拡散
し、前記主表面に前記低濃度不純物領域を形成する工程
と、 を備えたＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項２】 請求項１において、 前記ゲート絶縁膜保護膜を形成する工程は、 前記ゲート絶縁膜及び前記ゲート電極を覆うように、前
記主表面に前記ゲート絶縁膜保護膜となる膜を形成する
工程と、 前記膜を異方性エッチングし、前記角部と対応する位置
から前記ゲート絶縁膜の前記側面と対応する位置にわた
って、前記ゲート電極の前記側面及び前記ゲート絶縁膜
の前記側面と面する前記ゲート絶縁膜保護膜を形成する
工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項３】 請求項１又は２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜を前記角部と対応する位置まで延びて
いるように形成する工程を含む、ＭＩＳ型電界効果トラ
ンジスタを含む半導体装置の製造方法。 - 【請求項４】 請求項１又は２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜をオーバエッチングし、前記サイドウ
ォール絶縁膜を前記角部より下に位置するように形成す
る工程を含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項５】 請求項３又は４において、 前記低濃度不純物領域及び前記高濃度不純物領域を形成
する工程後、 前記サイドウォール絶縁膜及び前記ゲート電極を覆うよ
うに、高融点金属膜を形成する工程と、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にシリサイド膜を形成する工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項６】 請求項５において、 前記高融点金属膜は、チタン、コバルト、モリブデン、
プラチナ、ニッケル及びタングステンのうち、少なくと
も一つを含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項７】 請求項５において、 前記高融点金属膜は、チタンを含み、 前記シリサイド膜を形成する工程は、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にチタンシリサイド膜を形成する工程と、 前記サイドウォール絶縁膜の上の前記高融点金属膜を除
去する工程と、 前記チタンシリサイド膜を熱処理し、前記チタンシリサ
イド膜の抵抗を下げる工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項８】 請求項１、２、３、４、５、６又は７に
おいて、 前記ゲート電極を形成する工程と前記ゲート絶縁膜保護
膜を形成する工程との間に、 熱酸化により、前記ゲート絶縁膜の前記側面及び前記ゲ
ート電極の前記側面を覆うように酸化絶縁膜を形成する
工程を含む、ＭＩＳ型電界効果トランジスタを含む半導
体装置の製造方法。 - 【請求項９】 請求項８において、 前記酸化絶縁膜は、その厚みが、前記ゲート絶縁膜の厚
みより小さく、かつ前記低濃度不純物領域の上まで延び
るように形成する工程を含む、ＭＩＳ型電界効果トラン
ジスタを含む半導体装置の製造方法。 - 【請求項１０】 請求項１、２、３、４、５、６、７、
８又は９において、 前記サイドウォール絶縁膜は、シリコン酸化膜を含み、 前記不純物は、リン及びホウ素のうち、少なくとも一つ
を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項１１】 主表面を有する半導体基板と、側面を
有し、前記主表面の上に形成されたゲート絶縁膜と、側
面と上面とで形成される角部を有し、前記ゲート絶縁膜
の上に形成されたゲート電極と、前記主表面に形成さ
れ、低濃度不純物領域及び高濃度不純物領域を有するソ
ース／ドレインと、を含むＭＩＳ型電界効果トランジス
タを含む半導体装置の製造方法であって、 前記主表面に前記ゲート絶縁膜及び前記ゲート電極を形
成する工程と、 前記ゲート絶縁膜の前記側面と面するように形成され、
シリコン窒化膜、ノンドープドポリシリコン膜及びノン
ドープドアモルファスシリコン膜のうち、少なくとも一
つを含むゲート絶縁膜保護膜を形成する工程と、 前記主表面に前記低濃度不純物領域を形成する工程と、 前記ゲート電極の前記側面とによって、前記ゲート絶縁
膜保護膜を挟むように、サイドウォール絶縁膜を形成す
る工程と、 前記主表面に前記高濃度不純物領域を形成する工程と、 を備えたＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項１２】 請求項１１において、 前記ゲート絶縁膜保護膜を形成する工程は、 前記ゲート絶縁膜及び前記ゲート電極を覆うように、前
記主表面に前記ゲート絶縁膜保護膜となる膜を形成する
工程と、 前記膜を異方性エッチングし、前記角部と対応する位置
から前記ゲート絶縁膜の前記側面と対応する位置にわた
って、前記ゲート電極の前記側面及び前記ゲート絶縁膜
の前記側面と面する前記ゲート絶縁膜保護膜を形成する
工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項１３】 請求項１１又は１２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜を前記角部と対応する位置まで延びて
いるように形成する工程を含む、ＭＩＳ型電界効果トラ
ンジスタを含む半導体装置の製造方法。 - 【請求項１４】 請求項１１又は１２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜をオーバエッチングし、前記サイドウ
ォール絶縁膜を前記角部より下に位置するように形成す
る工程を含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項１５】 請求項１３又は１４において、 前記高濃度不純物領域を形成する工程後、 前記サイドウォール絶縁膜及び前記ゲート電極を覆うよ
うに、高融点金属膜を形成する工程と、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にシリサイド膜を形成する工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項１６】 請求項１５において、 前記高融点金属膜は、チタン、コバルト、モリブデン、
プラチナ、ニッケル及びタングステンのうち、少なくと
も一つを含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項１７】 請求項１５において、 前記高融点金属膜は、前記チタンを含み、 前記シリサイド膜を形成する工程は、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にチタンシリサイド膜を形成する工程と、 前記サイドウォール絶縁膜の上の前記高融点金属膜を除
去する工程と、 前記チタンシリサイド膜を熱処理し、前記チタンシリサ
イド膜の抵抗を下げる工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項１８】 請求項１１、１２、１３、１４、１
５、１６又は１７において、 前記低濃度不純物領域を形成する工程は、前記主表面
に、不純物を斜めイオン注入して形成する工程を含
む、、ＭＩＳ型電界効果トランジスタを含む半導体装置
の製造方法。 - 【請求項１９】 請求項１１、１２、１３、１４、１
５、１６、１７又は１８において、 前記ゲート電極を形成する工程と前記ゲート絶縁膜保護
膜を形成する工程との間に、 熱酸化により、前記ゲート絶縁膜の前記側面及び前記ゲ
ート電極の前記側面を覆うように酸化絶縁膜を形成する
工程を含む、、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項２０】 請求項１９において、 前記酸化絶縁膜は、その厚みが、前記ゲート絶縁膜の厚
みより小さく、かつ前記低濃度不純物領域の上まで延び
るように形成する工程を含む、ＭＩＳ型電界効果トラン
ジスタを含む半導体装置の製造方法。 - 【請求項２１】 主表面を有する半導体基板と、側面を
有し、前記主表面の上に形成されたゲート絶縁膜と、側
面と上面とで形成される角部を有し、前記ゲート絶縁膜
の上に形成されたゲート電極と、前記主表面に形成され
たソース／ドレインと、を含むＭＩＳ型電界効果トラン
ジスタを含む半導体装置の製造方法であって、 前記主表面に前記ゲート絶縁膜及び前記ゲート電極を形
成する工程と、 前記ゲート絶縁膜の前記側面と面するように形成され、
シリコン窒化膜、ノンドープドポリシリコン膜及びノン
ドープドアモルファスシリコン膜のうち、少なくとも一
つを含むゲート絶縁膜保護膜を形成する工程と、 前記ゲート電極の前記側面とによって、前記ゲート絶縁
膜保護膜を挟むように、サイドウォール絶縁膜を形成す
る工程と、 前記主表面に前記ソース／ドレインを形成する工程と、 前記サイドウォール絶縁膜及び前記ゲート電極を覆うよ
うに、高融点金属膜を形成する工程と、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にシリサイド膜を形成する工程と、 を備えたＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項２２】 請求項２１において、 前記ゲート絶縁膜保護膜を形成する工程は、 前記ゲート絶縁膜及び前記ゲート電極を覆うように、前
記主表面に前記ゲート絶縁膜保護膜となる膜を形成する
工程と、 前記膜を異方性エッチングし、前記角部と対応する位置
から前記ゲート絶縁膜の前記側面と対応する位置にわた
って、前記ゲート電極の側面及び前記ゲート絶縁膜の前
記側面と面する前記ゲート絶縁膜保護膜を形成する工程
と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項２３】 請求項２１又は２２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜を前記角部と対応する位置まで延びて
いるように形成する工程を含む、ＭＩＳ型電界効果トラ
ンジスタを含む半導体装置の製造方法。 - 【請求項２４】 請求項２１又は２２において、 前記サイドウォール絶縁膜を形成する工程は、前記サイ
ドウォール絶縁膜をオーバエッチングし、前記サイドウ
ォール絶縁膜を前記角部より下に位置するように形成す
る工程を含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項２５】 請求項２１、２２、２３又は２４にお
いて、 前記高融点金属膜は、チタン、コバルト、モリブデン、
プラチナ、ニッケル及びタングステンのうち、少なくと
も一つを含む、ＭＩＳ型電界効果トランジスタを含む半
導体装置の製造方法。 - 【請求項２６】 請求項２１、２２、２３又は２４にお
いて、 前記高融点金属膜は、チタン膜を含み、 前記シリサイド膜を形成する工程は、 前記高融点金属膜を熱処理し、前記ゲート電極の前記上
面にチタンシリサイド膜を形成する工程と、 前記サイドウォール絶縁膜の上の前記高融点金属膜を除
去する工程と、 前記チタンシリサイド膜を熱処理し、前記チタンシリサ
イド膜の抵抗を下げる工程と、 を含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置の製造方法。 - 【請求項２７】 請求項２１、２２、２３、２４、２５
又は２６において、 前記ゲート電極を形成する工程と前記ゲート絶縁膜保護
膜を形成する工程との間に、 熱酸化により、前記ゲート絶縁膜の前記側面及び前記ゲ
ート電極の前記側面を覆うように酸化絶縁膜を形成する
工程を含む、ＭＩＳ型電界効果トランジスタを含む半導
体装置の製造方法。 - 【請求項２８】 請求項２７において、 前記酸化絶縁膜は、その厚みが、前記ゲート絶縁膜の厚
みより小さく、かつ前記ソース／ドレインの上まで延び
るように形成する工程を含む、ＭＩＳ型電界効果トラン
ジスタを含む半導体装置の製造方法。 - 【請求項２９】 主表面を有する半導体基板と、 側面を有し、前記主表面の上に形成されたゲート絶縁膜
と、 側面と上面とで形成される角部を有し、前記ゲート絶縁
膜の上に形成されたゲート電極と、 前記主表面に形成されたソース／ドレインと、 前記ゲート絶縁膜の前記側面と面するように形成され、
シリコン窒化膜、ノンドープドポリシリコン膜及びノン
ドープドアモルファスシリコン膜のうち、少なくとも一
つを含むゲート絶縁膜保護膜と、 前記ゲート電極とによって、前記ゲート絶縁膜保護膜を
挟むように形成されたサイドウォール絶縁膜と、 前記ゲート電極の前記上面に形成されたシリサイド膜
と、 を備えたＭＩＳ型電界効果トランジスタを含む半導体装
置。 - 【請求項３０】 請求項２９において、 前記ゲート絶縁膜保護膜は、前記角部と対応する位置か
ら前記ゲート絶縁膜の前記側面と対応する位置にわたっ
て、前記ゲート電極の側面及び前記ゲート絶縁膜の前記
側面と面するように形成されている、ＭＩＳ型電界効果
トランジスタを含む半導体装置。 - 【請求項３１】 請求項２９又は３０において、 前記サイドウォール絶縁膜は、前記角部と対応する位置
まで延びているように形成されている、ＭＩＳ型電界効
果トランジスタを含む半導体装置。 - 【請求項３２】 請求項２９又は３０において、 前記サイドウォール絶縁膜は、前記角部より下に位置す
るように形成されている、ＭＩＳ型電界効果トランジス
タを含む半導体装置。 - 【請求項３３】 請求項２９、３０、３１又は３２にお
いて、 前記ソース／ドレインは、前記主表面に形成された低濃
度不純物領域及び高濃度不純物領域を含む、ＭＩＳ型電
界効果トランジスタを含む半導体装置。 - 【請求項３４】 請求項２９、３０、３１、３２又は３
３において、 前記ゲート電極と前記ゲート絶縁膜保護膜との間に位置
し、前記ゲート電極の前記側面及び前記ゲート絶縁膜の
前記側面を覆うように形成された酸化絶縁膜を含む、Ｍ
ＩＳ型電界効果トランジスタを含む半導体装置。 - 【請求項３５】 請求項３４において、 前記酸化絶縁膜は、前記ソース／ドレインの上まで延び
ており、前記酸化絶縁膜の厚みは、前記ゲート絶縁膜の
厚みより小さく、 前記ゲート絶縁膜保護膜は、前記ソース／ドレインの上
にある前記酸化絶縁膜の上に位置している、ＭＩＳ型電
界効果トランジスタを含む半導体装置。 - 【請求項３６】 請求項２９、３０、３１、３２、３
３、３４又は３５において、 前記ゲート絶縁膜保護膜は、厚さ２ｎｍ以上、かつ１０
ｎｍより小さい、ＭＩＳ型電界効果トランジスタを含む
半導体装置。 - 【請求項３７】 請求項２９、３０、３１、３２、３
３、３４、３５又は３６において、 前記サイドウォール絶縁膜は、リン及びホウ素のうち、
少なくとも一つを含むシリコン酸化膜を含む、ＭＩＳ型
電界効果トランジスタを含む半導体装置。 - 【請求項３８】 請求項２９、３０、３１、３２、３
３、３４、３５、３６又は３７において、 前記ソース／ドレインは端部を備え、前記端部は、前記
ゲート電極と重なる位置にある、ＭＩＳ型電界効果トラ
ンジスタを含む半導体装置。 - 【請求項３９】 主表面を有する半導体基板と、 側面を有し、前記主表面の上に形成されたゲート絶縁膜
と、 側面と上面とで形成される角部を有し、前記ゲート絶縁
膜の上に形成されたゲート電極と、 前記主表面に形成されたソース／ドレインと、 前記ゲート絶縁膜の前記側面と面するように形成され、
シリコン窒化膜、ノンドープドポリシリコン膜及びノン
ドープドアモルファスシリコン膜のうち、少なくとも一
つを含む厚さ２ｎｍ以上、かつ１０ｎｍより小さいゲー
ト絶縁膜保護膜と、 を備えたＭＩＳ型電界効果トランジスタを含む半導体装
置。 - 【請求項４０】 請求項３９において、 前記ゲート電極と前記ゲート絶縁膜保護膜との間に位置
し、前記ゲート電極の前記側面及び前記ゲート絶縁膜の
前記側面を覆うように形成された酸化絶縁膜を含む、Ｍ
ＩＳ型電界効果トランジスタを含む半導体装置。 - 【請求項４１】 請求項４０において、 前記酸化絶縁膜は、前記ソース／ドレインの上まで延び
ており、前記酸化絶縁膜の厚みは、前記ゲート絶縁膜の
厚みより小さく、 前記ゲート絶縁膜保護膜は、前記ソース／ドレインの上
にある前記酸化絶縁膜の上に位置している、ＭＩＳ型電
界効果トランジスタを含む半導体装置。 - 【請求項４２】 請求項３９、４０又は４１において、 前記ゲート電極とによって、前記ゲート絶縁膜保護膜を
挟むように形成されたサイドウォール絶縁膜を含む、Ｍ
ＩＳ型電界効果トランジスタを含む半導体装置。 - 【請求項４３】 請求項４２において、 前記ソース／ドレインは、低濃度不純物領域及び高濃度
不純物領域を含む、ＭＩＳ型電界効果トランジスタを含
む半導体装置。 - 【請求項４４】 請求項３９、４０、４１、４２又は４
３において、 前記ゲート絶縁膜保護膜は、前記角部と対応する位置か
ら前記ゲート絶縁膜の前記側面と対応する位置にわたっ
て形成されている、ＭＩＳ型電界効果トランジスタを含
む半導体装置。 - 【請求項４５】 請求項４２、４３又は４４において、 前記サイドウォール絶縁膜は、前記角部と対応する位置
まで延びているように形成されている、ＭＩＳ型電界効
果トランジスタを含む半導体装置。 - 【請求項４６】 請求項４２、４３又は４４において、 前記サイドウォール絶縁膜は、前記角部より下に位置す
るように形成されている、ＭＩＳ型電界効果トランジス
タを含む半導体装置。 - 【請求項４７】 請求項４２、４３、４４、４５又は４
６において、 前記ゲート電極の前記上面に形成されたシリサイド膜を
含む、ＭＩＳ型電界効果トランジスタを含む半導体装
置。 - 【請求項４８】 請求項３９、４０、４１、４２、４
３、４４、４５、４６又は４７において、 前記ソース／ドレインは端部を備え、前記端部は、前記
ゲート電極と重なる位置にある、ＭＩＳ型電界効果トラ
ンジスタを含む半導体装置。 - 【請求項４９】 請求項４２、４３、４４、４５、４
６、４７又は４８において、 前記サイドウォール絶縁膜は、リン及びホウ素のうち、
少なくとも一つを含むシリコン酸化膜を含む、ＭＩＳ型
電界効果トランジスタを含む半導体装置。
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|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4771607B2 (ja) * | 2001-03-30 | 2011-09-14 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US6686248B1 (en) * | 2001-04-03 | 2004-02-03 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having a MOS transistor with a high dielectric constant material |
| JP4237448B2 (ja) * | 2002-05-22 | 2009-03-11 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US20040033677A1 (en) * | 2002-08-14 | 2004-02-19 | Reza Arghavani | Method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier |
| KR100486294B1 (ko) * | 2002-12-30 | 2005-04-29 | 삼성전자주식회사 | 게이트 패턴을 갖는 반도체소자의 제조방법 |
| US7179717B2 (en) * | 2005-05-25 | 2007-02-20 | Micron Technology, Inc. | Methods of forming integrated circuit devices |
| US9530887B1 (en) * | 2016-02-25 | 2016-12-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin-type field effect transistor device and manufacturing method thereof |
| US10854506B2 (en) * | 2018-09-27 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
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Family Cites Families (20)
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|---|---|---|---|---|
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| JPH023934A (ja) | 1988-06-21 | 1990-01-09 | Nec Corp | 耐放射線特性が強化された半導体装置 |
| US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
| JPH06260495A (ja) | 1993-03-02 | 1994-09-16 | Nkk Corp | 半導体装置及びその製造方法 |
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| US5518945A (en) * | 1995-05-05 | 1996-05-21 | International Business Machines Corporation | Method of making a diffused lightly doped drain device with built in etch stop |
| JP3714995B2 (ja) * | 1995-07-05 | 2005-11-09 | シャープ株式会社 | 半導体装置 |
| JPH09139358A (ja) * | 1995-11-13 | 1997-05-27 | Sony Corp | 半導体装置の製造方法 |
| JPH09162402A (ja) | 1995-12-11 | 1997-06-20 | Ricoh Co Ltd | Ｍｏｓ型半導体装置とその製造方法 |
| US5943550A (en) * | 1996-03-29 | 1999-08-24 | Advanced Micro Devices, Inc. | Method of processing a semiconductor wafer for controlling drive current |
| JPH1056172A (ja) * | 1996-08-09 | 1998-02-24 | Nec Corp | 半導体装置 |
| US5648286A (en) * | 1996-09-03 | 1997-07-15 | Advanced Micro Devices, Inc. | Method of making asymmetrical transistor with lightly doped drain region, heavily doped source and drain regions, and ultra-heavily doped source region |
| US5789780A (en) * | 1996-12-03 | 1998-08-04 | Advanced Micro Devices, Inc. | Transistor with source and drain regions within the semiconductor substrate detached or laterally displaced from the transistor gate |
| US5847428A (en) * | 1996-12-06 | 1998-12-08 | Advanced Micro Devices, Inc. | Integrated circuit gate conductor which uses layered spacers to produce a graded junction |
| US5913116A (en) * | 1997-01-08 | 1999-06-15 | Advanced Micro Devices | Method of manufacturing an active region of a semiconductor by diffusing a dopant out of a sidewall spacer |
| US5793089A (en) * | 1997-01-10 | 1998-08-11 | Advanced Micro Devices, Inc. | Graded MOS transistor junction formed by aligning a sequence of implants to a selectively removable polysilicon sidewall space and oxide thermally grown thereon |
| KR100302187B1 (ko) * | 1997-10-08 | 2001-11-22 | 윤종용 | 반도체장치제조방법 |
| US5966597A (en) * | 1998-01-06 | 1999-10-12 | Altera Corporation | Method of forming low resistance gate electrodes |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6472281B2 (en) | 1998-02-03 | 2002-10-29 | Matsushita Electronics Corporation | Method for fabricating semiconductor device using a CVD insulator film |
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