JP2004031484A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2004031484A JP2004031484A JP2002182776A JP2002182776A JP2004031484A JP 2004031484 A JP2004031484 A JP 2004031484A JP 2002182776 A JP2002182776 A JP 2002182776A JP 2002182776 A JP2002182776 A JP 2002182776A JP 2004031484 A JP2004031484 A JP 2004031484A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- forming
- oxide film
- silicon oxide
- cvd method
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
【課題】イオン注入損傷の保護用酸化膜の形成時に、金属材料を含むゲート電極の損傷や剥離を防止できる半導体装置の製造方法を提供する。
【解決手段】ウエハ上に、モリブデンからなるゲート電極５を形成した後に、４００〜５００℃の条件で低温常圧ＣＶＤ法を行い、シリコン酸化膜７を形成する。次に、このイオン注入損傷の保護用のシリコン酸化膜７を介すると共に、ゲート電極５およびサイドウォール６を注入マスクとして、ｐウェルの全面にイオン注入をし、ｐウエルにｎ＋ 拡散層１２、１３を形成する。このように、４００〜５００℃の低温の常圧ＣＶＤ法によって、ソース、ドレイン領域形成のためのイオン注入損傷の保護用のシリコン酸化膜７を形成するので、シリコン酸化膜７の形成時にゲート電極５を構成するモリブデンが酸化または昇華せず、ゲート電極５の損傷や剥離を防止できる。
【選択図】 図６
【解決手段】ウエハ上に、モリブデンからなるゲート電極５を形成した後に、４００〜５００℃の条件で低温常圧ＣＶＤ法を行い、シリコン酸化膜７を形成する。次に、このイオン注入損傷の保護用のシリコン酸化膜７を介すると共に、ゲート電極５およびサイドウォール６を注入マスクとして、ｐウェルの全面にイオン注入をし、ｐウエルにｎ＋ 拡散層１２、１３を形成する。このように、４００〜５００℃の低温の常圧ＣＶＤ法によって、ソース、ドレイン領域形成のためのイオン注入損傷の保護用のシリコン酸化膜７を形成するので、シリコン酸化膜７の形成時にゲート電極５を構成するモリブデンが酸化または昇華せず、ゲート電極５の損傷や剥離を防止できる。
【選択図】 図６
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関し、とりわけ金属材料を含むゲート電極を備えたＭＯＳトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタの微細化と高速化に対応するために、素子の信頼性を向上させるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えたＭＯＳトランジスタが採用されている。
【０００３】
以下、このＬＤＤ構造を備えたＭＯＳトランジスタについて簡単に説明する。
【０００４】
シリコン基板等の半導体基板上にゲート酸化膜を介してゲート電極を形成した後、ゲート電極を注入マスクとしてシリコン基板に低濃度の不純物をイオン注入し、ゲート電極下のソース領域及びドレイン領域に低濃度不純物拡散層を形成する。
【０００５】
次に、ゲート電極の側面にサイドウォールを形成した後、高濃度不純物拡散層形成のためのイオン注入によるイオン注入損傷の保護用のシリコン酸化膜として熱酸化工程によってシリコン基板の全面に熱酸化膜を形成する。次いで、ゲート電極及びサイドウォールを注入マスクとしてシリコン基板に高濃度の不純物をイオン注入し、ソース領域及びドレイン領域に高濃度不純物拡散層を形成する。
【０００６】
このＬＤＤ構造を備えたＭＯＳトランジスタは、ソース領域及びドレイン領域の端部に低濃度不純物拡散層が形成された構造を有している。そして、この低濃度不純物拡散層により、この部分での電場が弱められてホットキャリアの注入が抑制され、素子寿命が向上するという利点を備えている。
【０００７】
なお、このようなＬＤＤ構造を備えたＭＯＳトランジスタにおいて、高濃度不純物拡散層形成のためのイオン注入損傷の保護用シリコン酸化膜を高温ＣＶＤ工程によって形成する技術が特許第３２６０４８５号公報に示されている。
【０００８】
一方、従来の半導体装置では、電極や配線の材質としてポリシリコンが用いられてきたが、これらの電極や配線は導電率が低いという問題があった。そこで、近年、ポリシリコンよりも導電率が高い金属を半導体装置の電極や配線に採用し、電極や配線の導電率を向上させる研究が行われている。
【０００９】
【発明が解決しようとする課題】
しかしながら、ゲート電極の導電率の向上を目的として、従来のＭＯＳトランジスタ、とりわけ特許第３２６０４８５号公報等に記載されている従来のＬＤＤ構造を備えたＭＯＳトランジスタのゲート電極に金属を採用すると、熱酸化工程や高温ＣＶＤ工程によってイオン注入損傷の保護用のシリコン酸化膜を形成する際に、ゲート電極を構成する金属が酸化または昇華し、その結果ゲート電極の表面が損傷したりゲート電極自体が剥離したりするので、金属をゲート電極に使用すること障害となっていた。
【００１０】
そこで、本発明は、イオン注入損傷の保護用酸化膜の形成時に、金属材料を含むゲート電極の損傷や剥離を防止できる半導体装置の製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に金属材料を含むゲート電極を形成する工程と、上記ゲート電極の形成後に５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、上記ゲート電極を注入マスクとして、ソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えたことを特徴としている。このような製造方法によれば、５００℃以下の低温のＣＶＤ法により、半導体基板上にイオン注入損傷の保護用シリコン酸化膜を形成するので、ゲート電極に含まれる金属が酸化または昇華せず、ゲート電極の損傷や剥離を防止でき、かつ高濃度不純物拡散層形成時のイオン注入損傷を防止できる。これにより、ゲート電極に高導電率の金属を使用できるので、半導体装置の高性能化が図れる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板上に金属材料を含むゲート電極を形成する工程と、上記ゲート電極を注入マスクとしてソース領域およびドレイン領域に低濃度不純物拡散層を形成する工程と、上記低濃度不純物拡散層の形成後に上記ゲート電極の側面にサイドウォールを形成する工程と、上記サイドウォール形成後に５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、上記ゲート電極および上記サイドウォールを注入マスクとして上記ソース領域および上記ドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えたことを特徴としている。このような製造方法によれば、ＬＤＤ構造を有するＭＯＳトランジスタを含む半導体装置においても、同様に半導体装置の高性能化が図れる。
【００１３】
また、上記サイドウォールは５００℃以下の温度でＣＶＤ法により形成されることが好ましい。
【００１４】
また、上記ＣＶＤ法は常圧ＣＶＤ法であることが好ましい。
【００１５】
また、上記ゲート電極は高融点金属からなることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の一形態を図面に示す実施例に基づき具体的に説明する。
【００１７】
図１に示す工程では、半導体基板としてのｐ型シリコン基板１のｎ型ＭＯＳトランジスタを形成する領域に、ボロン（Ｂ）を注入して不図示のｐウエルを形成する。次に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成し、素子間分離を行う。
【００１８】
次いで、図２に示す工程では、図１に示す工程で得たｐ型シリコン基板１のｐウェルに、しきい値電圧の調整用のフッ化ボロン（ＢＦ２ ）のイオン注入を行い、チャネル領域を形成する。次に、ｐ型シリコン基板１上に、熱酸化工程等によってゲート酸化膜３を形成する。次いで、ゲート酸化膜３上に、ゲート電極形成材料の高融点金属としてのモリブデン（Ｍｏ）層４を堆積する。
【００１９】
次に、図３に示す工程では、図２に示す工程で得たモリブデン層４を選択的にエッチングして、ゲート電極５を形成する。次いで、ゲート電極５を注入マスクとして、ゲート酸化膜３を介するとともに、ｐウエルの全面にリン（Ｐ）をイオン注入し、低濃度不純物拡散層としてのｎ− 拡散層１０及び１１を形成する。
【００２０】
次いで、図４に示す工程では、４００〜５００℃の条件で常圧ＣＶＤ法を行い、ｐ型シリコン基板１上にシリコン酸化膜を形成する。これをエッチバック法によってゲート電極５の側面に側壁状に残して、ゲート電極５の側面にサイドウォール６を形成するとともに、ゲート酸化膜３を除去してｐ型シリコン基板１のソース領域及びドレイン領域を露出する。
【００２１】
ここで、本実施例において、常圧ＣＶＤ法は大気圧下で膜形成を行う熱ＣＶＤ法のことである。また、後述する減圧ＣＶＤ法は減圧下で膜形成を行う熱ＣＶＤ法のことであり、プラズマＣＶＤ法はプラズマを利用して膜形成を行うＣＶＤ法のことを指す。
【００２２】
次に、図５に示す工程では、図４に示す工程で得たウエハ上に、例えばモノシラン（ＳｉＨ４）と酸素（Ｏ２）の混合ガスを用いて、４００〜５００℃の条件で常圧ＣＶＤ法を行い、膜厚が例えば５０〜３００Åのシリコン酸化膜７を形成する。
【００２３】
次いで、図６に示す工程では、図５に示す工程で得たシリコン酸化膜７を、後述する高濃度不純物拡散層としてのｎ＋ 拡散層を形成するためのイオン注入によるイオン注入損傷の保護用シリコン酸化膜として、このシリコン酸化膜７を介すると共に、ゲート電極５およびサイドウォール６を注入マスクとして、ｐウェルの全面にヒ素（Ａｓ）をイオン注入する。このようにして、ｐウエルにｎ＋ 拡散層１２および１３を形成し、ｎ− 拡散層１０およびｎ＋ 拡散層１２からなるソース１４と、ｎ− 拡散層１１およびｎ＋ 拡散層１３からなるドレイン１５が形成される。
【００２４】
続いて、図示してないが、周知のＭＯＳトランジスタの製造方法と同様に、ＣＶＤ法等によりシリコン酸化膜等のシリコン絶縁膜を半導体基板全面に堆積させ、金属配線との接続を行うコンタクトホールを開口し、そのコンタクトホールにアルミニウム等の合金を埋め込み、その後金属配線を形成する。このようにして、ＬＤＤ構造を有するＭＯＳトランジスタを備えた半導体装置が得られる。
【００２５】
このように、４００〜５００℃の低温常圧ＣＶＤ法によって、ｐ型シリコン基板１上に、ｎ＋ 拡散層１２、１３の形成のためのイオン注入損傷の保護用のシリコン酸化膜７を形成するので、シリコン酸化膜７の形成時にゲート電極５を構成するモリブデンが酸化または昇華することはない。したがって、ゲート電極５の損傷や剥離を防止でき、かつｎ＋ 拡散層１２、１３の形成時のイオン注入損傷を防止できる。これにより、ゲート電極５に高導電率のモリブデン等の高融点金属を使用できるので、半導体装置の高性能化が図れる。
【００２６】
なお、本実施例において、ゲート電極５の構成材料として高融点金属のモリブデンを用いたが、高融点金属はこれに限らず適宜変更可能である。例えば、チタン（Ｔｉ）やタングステン（Ｗ）を用いても良く、また、高融点金属に限らず、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属でも良い。
【００２７】
また、本実施例において、サイドウォール６およびシリコン酸化膜７の形成の際に、４００〜５００℃の低温常圧ＣＶＤ法を採用したが、常圧ＣＶＤ法の温度はこれに限るものではなく、４００℃以下でも良い。また、ゲート電極５が酸化または昇華しない５００℃以下の条件において、プラズマＣＶＤ法や減圧ＣＶＤ法を用いても良い。
【００２８】
また、本実施例において、シリコン酸化膜７の膜厚を５０〜３００Åとしているが、これに限らず適宜変更可能である。
【００２９】
また、本実施例において、ＬＤＤ構造を備えたＭＯＳトランジスタとしてｎ型ＭＯＳトランジスタを使用したが、これに限らず、ｐ型ＭＯＳトランジスタを使用しても良い。
【００３０】
また、本実施例において、半導体装置としてＬＤＤ構造を備えたＭＯＳトランジスタを用いたが、ＬＤＤ構造を備えていない周知のＭＯＳトランジスタでも本実施例と同様の効果を奏する。
【００３１】
【発明の効果】
本発明の半導体装置の製造方法によれば、半導体基板上に金属材料を含むゲート電極を形成する工程と、ゲート電極の形成後に５００℃以下の温度でＣＶＤ法によって半導体基板上にシリコン酸化膜を形成する工程と、ゲート電極を注入マスクとしてソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えているので、５００℃以下の低温のＣＶＤ法により、半導体基板上にイオン注入損傷の保護用シリコン酸化膜を形成するので、ゲート電極に含まれる金属材料が酸化または昇華せず、ゲート電極の損傷や剥離を防止でき、かつ高濃度不純物拡散層形成時のイオン注入損傷を防止できる。これにより、ゲート電極に高導電率の金属を使用できるので、半導体装置の高性能化が容易となる。
【００３２】
また、本発明の半導体装置の製造方法によれば、半導体基板上に金属材料を含むゲート電極を形成する工程と、ゲート電極を注入マスクとしてソース領域およびドレイン領域に低濃度不純物拡散層を形成する工程と、低濃度不純物拡散層の形成後にゲート電極の側面にサイドウォールを形成する工程と、サイドウォール形成後に５００℃以下の温度でＣＶＤ法によって半導体基板上にシリコン酸化膜を形成する工程と、ゲート電極およびサイドウォールを注入マスクとしてソース領域および上記ドレイン領域にシリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えているので、ＬＤＤ構造のＭＯＳトランジスタを含む半導体装置の製造方法にあって、ゲート電極を金属で形成でき、半導体装置の高性能化が容易となる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図２】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図３】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図４】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図５】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図６】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
５ ゲート電極
６ サイドウォール
７ シリコン酸化膜
１０、１１ ｎ− 拡散層（低濃度不純物拡散層）
１２、１３ ｎ＋ 拡散層（高濃度不純物拡散層）
１４ ソース
１５ ドレイン
【発明の属する技術分野】
本発明は、半導体装置に関し、とりわけ金属材料を含むゲート電極を備えたＭＯＳトランジスタの製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタの微細化と高速化に対応するために、素子の信頼性を向上させるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造を備えたＭＯＳトランジスタが採用されている。
【０００３】
以下、このＬＤＤ構造を備えたＭＯＳトランジスタについて簡単に説明する。
【０００４】
シリコン基板等の半導体基板上にゲート酸化膜を介してゲート電極を形成した後、ゲート電極を注入マスクとしてシリコン基板に低濃度の不純物をイオン注入し、ゲート電極下のソース領域及びドレイン領域に低濃度不純物拡散層を形成する。
【０００５】
次に、ゲート電極の側面にサイドウォールを形成した後、高濃度不純物拡散層形成のためのイオン注入によるイオン注入損傷の保護用のシリコン酸化膜として熱酸化工程によってシリコン基板の全面に熱酸化膜を形成する。次いで、ゲート電極及びサイドウォールを注入マスクとしてシリコン基板に高濃度の不純物をイオン注入し、ソース領域及びドレイン領域に高濃度不純物拡散層を形成する。
【０００６】
このＬＤＤ構造を備えたＭＯＳトランジスタは、ソース領域及びドレイン領域の端部に低濃度不純物拡散層が形成された構造を有している。そして、この低濃度不純物拡散層により、この部分での電場が弱められてホットキャリアの注入が抑制され、素子寿命が向上するという利点を備えている。
【０００７】
なお、このようなＬＤＤ構造を備えたＭＯＳトランジスタにおいて、高濃度不純物拡散層形成のためのイオン注入損傷の保護用シリコン酸化膜を高温ＣＶＤ工程によって形成する技術が特許第３２６０４８５号公報に示されている。
【０００８】
一方、従来の半導体装置では、電極や配線の材質としてポリシリコンが用いられてきたが、これらの電極や配線は導電率が低いという問題があった。そこで、近年、ポリシリコンよりも導電率が高い金属を半導体装置の電極や配線に採用し、電極や配線の導電率を向上させる研究が行われている。
【０００９】
【発明が解決しようとする課題】
しかしながら、ゲート電極の導電率の向上を目的として、従来のＭＯＳトランジスタ、とりわけ特許第３２６０４８５号公報等に記載されている従来のＬＤＤ構造を備えたＭＯＳトランジスタのゲート電極に金属を採用すると、熱酸化工程や高温ＣＶＤ工程によってイオン注入損傷の保護用のシリコン酸化膜を形成する際に、ゲート電極を構成する金属が酸化または昇華し、その結果ゲート電極の表面が損傷したりゲート電極自体が剥離したりするので、金属をゲート電極に使用すること障害となっていた。
【００１０】
そこで、本発明は、イオン注入損傷の保護用酸化膜の形成時に、金属材料を含むゲート電極の損傷や剥離を防止できる半導体装置の製造方法を提供することを目的とするものである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に金属材料を含むゲート電極を形成する工程と、上記ゲート電極の形成後に５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、上記ゲート電極を注入マスクとして、ソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えたことを特徴としている。このような製造方法によれば、５００℃以下の低温のＣＶＤ法により、半導体基板上にイオン注入損傷の保護用シリコン酸化膜を形成するので、ゲート電極に含まれる金属が酸化または昇華せず、ゲート電極の損傷や剥離を防止でき、かつ高濃度不純物拡散層形成時のイオン注入損傷を防止できる。これにより、ゲート電極に高導電率の金属を使用できるので、半導体装置の高性能化が図れる。
【００１２】
また、本発明の半導体装置の製造方法は、半導体基板上に金属材料を含むゲート電極を形成する工程と、上記ゲート電極を注入マスクとしてソース領域およびドレイン領域に低濃度不純物拡散層を形成する工程と、上記低濃度不純物拡散層の形成後に上記ゲート電極の側面にサイドウォールを形成する工程と、上記サイドウォール形成後に５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、上記ゲート電極および上記サイドウォールを注入マスクとして上記ソース領域および上記ドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えたことを特徴としている。このような製造方法によれば、ＬＤＤ構造を有するＭＯＳトランジスタを含む半導体装置においても、同様に半導体装置の高性能化が図れる。
【００１３】
また、上記サイドウォールは５００℃以下の温度でＣＶＤ法により形成されることが好ましい。
【００１４】
また、上記ＣＶＤ法は常圧ＣＶＤ法であることが好ましい。
【００１５】
また、上記ゲート電極は高融点金属からなることが好ましい。
【００１６】
【発明の実施の形態】
以下、本発明の実施の一形態を図面に示す実施例に基づき具体的に説明する。
【００１７】
図１に示す工程では、半導体基板としてのｐ型シリコン基板１のｎ型ＭＯＳトランジスタを形成する領域に、ボロン（Ｂ）を注入して不図示のｐウエルを形成する。次に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成し、素子間分離を行う。
【００１８】
次いで、図２に示す工程では、図１に示す工程で得たｐ型シリコン基板１のｐウェルに、しきい値電圧の調整用のフッ化ボロン（ＢＦ２ ）のイオン注入を行い、チャネル領域を形成する。次に、ｐ型シリコン基板１上に、熱酸化工程等によってゲート酸化膜３を形成する。次いで、ゲート酸化膜３上に、ゲート電極形成材料の高融点金属としてのモリブデン（Ｍｏ）層４を堆積する。
【００１９】
次に、図３に示す工程では、図２に示す工程で得たモリブデン層４を選択的にエッチングして、ゲート電極５を形成する。次いで、ゲート電極５を注入マスクとして、ゲート酸化膜３を介するとともに、ｐウエルの全面にリン（Ｐ）をイオン注入し、低濃度不純物拡散層としてのｎ− 拡散層１０及び１１を形成する。
【００２０】
次いで、図４に示す工程では、４００〜５００℃の条件で常圧ＣＶＤ法を行い、ｐ型シリコン基板１上にシリコン酸化膜を形成する。これをエッチバック法によってゲート電極５の側面に側壁状に残して、ゲート電極５の側面にサイドウォール６を形成するとともに、ゲート酸化膜３を除去してｐ型シリコン基板１のソース領域及びドレイン領域を露出する。
【００２１】
ここで、本実施例において、常圧ＣＶＤ法は大気圧下で膜形成を行う熱ＣＶＤ法のことである。また、後述する減圧ＣＶＤ法は減圧下で膜形成を行う熱ＣＶＤ法のことであり、プラズマＣＶＤ法はプラズマを利用して膜形成を行うＣＶＤ法のことを指す。
【００２２】
次に、図５に示す工程では、図４に示す工程で得たウエハ上に、例えばモノシラン（ＳｉＨ４）と酸素（Ｏ２）の混合ガスを用いて、４００〜５００℃の条件で常圧ＣＶＤ法を行い、膜厚が例えば５０〜３００Åのシリコン酸化膜７を形成する。
【００２３】
次いで、図６に示す工程では、図５に示す工程で得たシリコン酸化膜７を、後述する高濃度不純物拡散層としてのｎ＋ 拡散層を形成するためのイオン注入によるイオン注入損傷の保護用シリコン酸化膜として、このシリコン酸化膜７を介すると共に、ゲート電極５およびサイドウォール６を注入マスクとして、ｐウェルの全面にヒ素（Ａｓ）をイオン注入する。このようにして、ｐウエルにｎ＋ 拡散層１２および１３を形成し、ｎ− 拡散層１０およびｎ＋ 拡散層１２からなるソース１４と、ｎ− 拡散層１１およびｎ＋ 拡散層１３からなるドレイン１５が形成される。
【００２４】
続いて、図示してないが、周知のＭＯＳトランジスタの製造方法と同様に、ＣＶＤ法等によりシリコン酸化膜等のシリコン絶縁膜を半導体基板全面に堆積させ、金属配線との接続を行うコンタクトホールを開口し、そのコンタクトホールにアルミニウム等の合金を埋め込み、その後金属配線を形成する。このようにして、ＬＤＤ構造を有するＭＯＳトランジスタを備えた半導体装置が得られる。
【００２５】
このように、４００〜５００℃の低温常圧ＣＶＤ法によって、ｐ型シリコン基板１上に、ｎ＋ 拡散層１２、１３の形成のためのイオン注入損傷の保護用のシリコン酸化膜７を形成するので、シリコン酸化膜７の形成時にゲート電極５を構成するモリブデンが酸化または昇華することはない。したがって、ゲート電極５の損傷や剥離を防止でき、かつｎ＋ 拡散層１２、１３の形成時のイオン注入損傷を防止できる。これにより、ゲート電極５に高導電率のモリブデン等の高融点金属を使用できるので、半導体装置の高性能化が図れる。
【００２６】
なお、本実施例において、ゲート電極５の構成材料として高融点金属のモリブデンを用いたが、高融点金属はこれに限らず適宜変更可能である。例えば、チタン（Ｔｉ）やタングステン（Ｗ）を用いても良く、また、高融点金属に限らず、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属でも良い。
【００２７】
また、本実施例において、サイドウォール６およびシリコン酸化膜７の形成の際に、４００〜５００℃の低温常圧ＣＶＤ法を採用したが、常圧ＣＶＤ法の温度はこれに限るものではなく、４００℃以下でも良い。また、ゲート電極５が酸化または昇華しない５００℃以下の条件において、プラズマＣＶＤ法や減圧ＣＶＤ法を用いても良い。
【００２８】
また、本実施例において、シリコン酸化膜７の膜厚を５０〜３００Åとしているが、これに限らず適宜変更可能である。
【００２９】
また、本実施例において、ＬＤＤ構造を備えたＭＯＳトランジスタとしてｎ型ＭＯＳトランジスタを使用したが、これに限らず、ｐ型ＭＯＳトランジスタを使用しても良い。
【００３０】
また、本実施例において、半導体装置としてＬＤＤ構造を備えたＭＯＳトランジスタを用いたが、ＬＤＤ構造を備えていない周知のＭＯＳトランジスタでも本実施例と同様の効果を奏する。
【００３１】
【発明の効果】
本発明の半導体装置の製造方法によれば、半導体基板上に金属材料を含むゲート電極を形成する工程と、ゲート電極の形成後に５００℃以下の温度でＣＶＤ法によって半導体基板上にシリコン酸化膜を形成する工程と、ゲート電極を注入マスクとしてソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えているので、５００℃以下の低温のＣＶＤ法により、半導体基板上にイオン注入損傷の保護用シリコン酸化膜を形成するので、ゲート電極に含まれる金属材料が酸化または昇華せず、ゲート電極の損傷や剥離を防止でき、かつ高濃度不純物拡散層形成時のイオン注入損傷を防止できる。これにより、ゲート電極に高導電率の金属を使用できるので、半導体装置の高性能化が容易となる。
【００３２】
また、本発明の半導体装置の製造方法によれば、半導体基板上に金属材料を含むゲート電極を形成する工程と、ゲート電極を注入マスクとしてソース領域およびドレイン領域に低濃度不純物拡散層を形成する工程と、低濃度不純物拡散層の形成後にゲート電極の側面にサイドウォールを形成する工程と、サイドウォール形成後に５００℃以下の温度でＣＶＤ法によって半導体基板上にシリコン酸化膜を形成する工程と、ゲート電極およびサイドウォールを注入マスクとしてソース領域および上記ドレイン領域にシリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程とを備えているので、ＬＤＤ構造のＭＯＳトランジスタを含む半導体装置の製造方法にあって、ゲート電極を金属で形成でき、半導体装置の高性能化が容易となる。
【図面の簡単な説明】
【図１】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図２】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図３】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図４】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図５】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【図６】本発明の実施の一形態を示した半導体装置の製造工程の一部を示す部分断面図。
【符号の説明】
１ ｐ型シリコン基板（半導体基板）
５ ゲート電極
６ サイドウォール
７ シリコン酸化膜
１０、１１ ｎ− 拡散層（低濃度不純物拡散層）
１２、１３ ｎ＋ 拡散層（高濃度不純物拡散層）
１４ ソース
１５ ドレイン
Claims (5)
- 半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極の形成後に、５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとしてソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極を注入マスクとしてソース領域およびドレイン領域に低濃度不純物拡散層を形成する工程と、
上記低濃度不純物拡散層の形成後に上記ゲート電極の側面にサイドウォールを形成する工程と、
上記サイドウォール形成後に５００℃以下の温度でＣＶＤ法によって上記半導体基板上にシリコン酸化膜を形成する工程と、
上記ゲート電極および上記サイドウォールを注入マスクとして上記ソース領域および上記ドレイン領域に上記シリコン酸化膜を介してイオン注入法によって高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 請求項２において、上記サイドウォールは５００℃以下の温度でＣＶＤ法により形成されることを特徴とする半導体装置の製造方法。
- 請求項１乃至３のいずれかにおいて、上記ＣＶＤ法は常圧ＣＶＤ法であることを特徴とする半導体装置の製造方法。
- 請求項１乃至４のいずれかにおいて、上記ゲート電極は高融点金属からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182776A JP2004031484A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002182776A JP2004031484A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004031484A true JP2004031484A (ja) | 2004-01-29 |
Family
ID=31179186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002182776A Pending JP2004031484A (ja) | 2002-06-24 | 2002-06-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004031484A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312140B2 (en) | 2004-09-30 | 2007-12-25 | Tri Chemical Laboratories Inc. | Film forming method |
| CN111403314A (zh) * | 2020-02-18 | 2020-07-10 | 北京芯之路企业管理中心(有限合伙) | 一种晶圆背面金属化结构、薄化装置及金属化制程方法 |
-
2002
- 2002-06-24 JP JP2002182776A patent/JP2004031484A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7312140B2 (en) | 2004-09-30 | 2007-12-25 | Tri Chemical Laboratories Inc. | Film forming method |
| CN111403314A (zh) * | 2020-02-18 | 2020-07-10 | 北京芯之路企业管理中心(有限合伙) | 一种晶圆背面金属化结构、薄化装置及金属化制程方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6518623B1 (en) | Semiconductor device having a buried-channel MOS structure | |
| US7449403B2 (en) | Method for manufacturing semiconductor device | |
| US7015107B2 (en) | Method of manufacturing semiconductor device | |
| JPH11284179A (ja) | 半導体装置およびその製造方法 | |
| JP2000133700A (ja) | 半導体装置およびその製造方法 | |
| JP3684849B2 (ja) | Ｍｉｓ型電界効果トランジスタを含む半導体装置及びその製造方法 | |
| JP3093620B2 (ja) | 半導体装置の製造方法 | |
| JP2004031484A (ja) | 半導体装置の製造方法 | |
| JPH06204173A (ja) | 半導体装置の製造方法 | |
| JP3362722B2 (ja) | 半導体装置の製造方法 | |
| JP2007165480A (ja) | 半導体装置及びその製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JP2746100B2 (ja) | 半導体装置の製造方法 | |
| US20050161767A1 (en) | Semiconductor device and manufacturing method thereof | |
| JP2000077429A (ja) | 半導体装置の製造方法 | |
| JPS6138858B2 (ja) | ||
| JPS61267365A (ja) | 半導体装置 | |
| JP2005353655A (ja) | 半導体装置の製造方法 | |
| JP2004228547A (ja) | 半導体装置およびその製造方法 | |
| JP2513312B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2005252052A (ja) | 半導体装置及びその製造方法 | |
| JP2006186180A (ja) | 半導体装置およびその製造方法 | |
| JP3095912B2 (ja) | 半導体集積回路装置 | |
| JP3353696B2 (ja) | 半導体装置の製造方法 | |
| JP2000216384A (ja) | 半導体装置の製造方法及び該方法により形成された半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050530 |
|
| A977 | Report on retrieval |
Effective date: 20070117 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070213 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070409 |
|
| A02 | Decision of refusal |
Effective date: 20070508 Free format text: JAPANESE INTERMEDIATE CODE: A02 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070703 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070725 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20070817 |