JP2007165480A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体装置は、シリコンからなる基板11に形成された、非サリサイド構造の第1のMISトランジスタ51と、サリサイド構造の第2のMISトランジスタ52とを備えている。第1のMISトランジスタ51は、シリコンからなる第1のゲート電極14Aと、第1のサイドウォール15Aと、第1のソース・ドレイン16Aと、第1のゲート電極14Aの上面及び第1のソース・ドレイン16Aの上面を覆う、プラズマ雰囲気において成長させたプラズマ反応膜18とを有している。
【選択図】図1
Description
本発明の半導体装置において、プラズマ反応膜は膜厚が1nm以上且つ6nm以下であることが好ましい。このような構成とすることにより、非サリサイド構造のトランジスタがサリサイド化されることを確実に防止し、サリサイド構造のトランジスタの裾部に保護膜が残存することを確実に防止できる。
本発明の第1の実施形態について図面を参照して説明する。図1は第1の実施形態に係る半導体装置の断面構成を示している。図中において、左側に非サリサイド構造形成領域SAを示し、右側にサリサイド構造形成領域SBを示している。
以下に、本発明の第2の実施形態について図面を参照して説明する。本実施形態の半導体装置は第1の実施形態の半導体装置と同一の構造を有しているため、構造の説明は省略する。図3(a)〜(d)は第2の実施形態に係る半導体装置の製造方法を工程順に示している。半導体基板11にゲート電極14a及びゲート電極14bと、サイドウォール20A及びサイドウォール20Bと、エクステンション領域16a及びエクステンション領域16bと、ポケット領域17a及びポケット領域17bと、ソース・ドレイン領域21a及びソース・ドレイン領域21bを形成するまでは、第1の実施形態と同一であるため説明を省略する。
12 ウェル
13a ゲート絶縁膜
13b ゲート絶縁膜
14a ゲート電極
14b ゲート電極
15a オフセットスペーサ
15b オフセットスペーサ
16a エクステンション領域
16b エクステンション領域
16c ソース・ドレイン領域
17a ポケット領域
17b ポケット領域
18a 第1のサイドウォール
18b 第1のサイドウォール
19a 第2のサイドウォール
19b 第2のサイドウォール
20A サイドウォール
20B サイドウォール
21a ソース・ドレイン領域
21b ソース・ドレイン領域
22 プラズマ反応膜
23 シリサイド層
24 層間絶縁膜
31 レジスト
32 高融点金属膜
33 レジスト
51 第1のMISトランジスタ
52 第2のMISトランジスタ
Claims (18)
- シリコンからなる基板に形成され、第1のMISトランジスタと、第2のMISトランジスタとを備え、
前記第1のMISトランジスタは、シリコンからなる第1のゲート電極と、前記第1のゲート電極の側面上に形成された第1のサイドウォールと、前記基板における前記第1のサイドウォールの外側の領域に形成された第1のソース・ドレイン領域と、前記第1のゲート電極の上面及び前記第1のソース・ドレイン領域の上面を覆う、プラズマ反応膜とを有し、
前記第2のMISトランジスタは、シリコンからなる第2のゲート電極と、前記第2のゲート電極の側面上に形成された第2のサイドウォールと、前記基板における前記第2のサイドウォールの外側の領域に形成された第2のソース・ドレイン領域と、前記第2のゲート電極の上面及び前記第2のソース・ドレイン領域の上面を覆うシリサイド層とを有していることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1のサイドウォールは、前記プラズマ反応膜によって覆われていないことを特徴とする半導体装置。 - 請求項1又は2に記載の半導体装置において、
前記第1のサイドウォールは、熱酸化膜からなる断面I字状のオフセットスペーサを含むことを特徴とする半導体装置。 - 請求項1〜3のいずれか1項に記載の半導体装置において、
前記第1のサイドウォールは、CVD酸化膜からなる断面L字状のL字サイドウォールを含むことを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であることを特徴とする。 - 請求項3に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記熱酸化膜と比べて同等又は高い密度を有する酸化シリコンからなることを特徴とする半導体装置。 - 請求項3に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記熱酸化膜と比べてウェットエッチングにおけるエッチングレートが同等又は低いことを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記CVD酸化膜と比べて密度が高い酸化シリコンからなることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ酸化膜であり、
前記プラズマ酸化膜は、前記CVD酸化膜と比べてウェットエッチングにおけるエッチングレートが低いことを特徴とする半導体装置。 - 請求項1〜4のいずれか1項に記載の半導体装置において、
前記プラズマ反応膜は、プラズマ窒化膜であることを特徴とする半導体装置。 - 請求項1〜10のいずれか1項に記載の半導体装置において、
前記プラズマ反応膜は、膜厚が1nm以上且つ6nm以下であることを特徴とする半導体装置。 - 請求項1〜11のいずれか1項に記載の半導体装置において、
前記プラズマ反応膜は、誘導結合方式により発生させたプラズマによって形成されていることを特徴とする半導体装置。 - シリコンからなる基板の上に、シリコン膜からなる、第1のゲート電極及び第2のゲート電極を形成する工程(a)と、
前記第1のゲート電極の側面上に第1のサイドウォールを形成すると共に、前記第2のゲート電極の側面上に第2のサイドウォールを形成する工程(b)と、
前記基板における前記第1のサイドウォールの外側の領域に第1のソース・ドレイン領域を形成すると共に、前記基板における前記第2のサイドウォールの外側の領域に第2のソース・ドレイン領域を形成する工程(c)と、
前記第1のゲート電極及び第1のソース・ドレイン領域の上面を覆うプラズマ反応膜を形成する工程(d)と、
前記工程(d)の後に、前記第2のゲート電極の上面及び前記第2のソース・ドレイン領域の上面にシリサイド層を形成する工程(e)とを備えていることを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記工程(d)は、
前記基板をプラズマに曝すことにより、前記プラズマ反応膜を、前記第1のゲート電極及び第1のソース・ドレイン領域並びに前記第2のゲート電極及び第2のソース・ドレイン領域の上面に形成する工程と、
前記第2のゲート電極及び第2のソース・ドレイン領域の上面に形成した前記プラズマ反応膜を選択的に除去し、前記第1のゲート電極及び第1のソース・ドレイン領域の上面に前記プラズマ反応膜を残存させる工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項13に記載の半導体装置の製造方法において、
前記工程(d)は、
前記基板の上に、前記第2のゲート電極及び第2のソース・ドレイン領域を覆い、前記第1のゲート電極及び第1のソース・ドレイン領域に開口を有するレジストを形成する工程と、
前記レジストを形成した前記基板をプラズマに曝すことにより、前記プラズマ反応膜を、前記第1のゲート電極及び第1のソース・ドレイン領域の上面に形成する工程とを含むことを特徴とする半導体装置の製造方法。 - 請求項13〜15のいずれか1項に記載の半導体装置の製造方法において、
前記工程(d)では、酸素ガスのプラズマ用いてプラズマ酸化膜からなる前記プラズマ反応膜を形成することを特徴とする半導体装置の製造方法。 - 請求項13〜15のいずれか1項に記載の半導体装置の製造方法において、
前記工程(d)では、窒素ガスのプラズマを用いてプラズマ窒化膜からなる前記プラズマ反応膜を形成することを特徴とする半導体装置の製造方法。 - 請求項14〜17のいずれか1項に記載の半導体装置の製造方法において、
前記プラズマは、誘導結合方式により発生させたプラズマであることを特徴とする半導体装置の製造方法。
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