JP2001257273A

JP2001257273A - 半導体装置の製造方法

Info

Publication number: JP2001257273A
Application number: JP2000069576A
Authority: JP
Inventors: Kikuko Nakamura; 紀久子中村
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-03-14
Filing date: 2000-03-14
Publication date: 2001-09-21

Abstract

(57)【要約】【課題】サリサイド構造と非サリサイド構造を有する
半導体集積回路装置を製造する工程において、サリサイ
ド構造トランジスタのサイドウォールの膜減りを防ぐこ
とを目的とする。【解決手段】半導体装置の製造方法において、レジス
ト２２により選択的に開口された半導体基板１３上に酸
化膜２３を約３００℃以下の低温プラズマＣＶＤまたは
スパッタリングで０．８ｎｍ〜５ｎｍ形成する。レジス
ト２２上の酸化膜２３を硫酸と過酸化水素の混合液でリ
フトオフし、その上に堆積したＣｏなどの高融点金属２
４とポリシリコンゲートやソース・ドレイン拡散層を熱
処理する事によりシリサイド層を形成する。この後、高
融点金属２４の未反応部分を選択的に除去する。酸化膜
２３のリフトオフ時、サリサイドトランジスタのゲート
１８のサイドウォール２０はレジスト２２で覆われてい
るので、従来のようなエッチングによる膜減りはなくな
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サリサイド構造の
半導体装置の製造方法に係わり、特にサリサイド構造と
非サリサイド構造の半導体装置を同一ウェハ上に形成す
ることが必要な場合に、非サリサイド構造ＭＯＳトラン
ジスタのソース、ドレイン、ゲート部に酸化膜を形成す
ることでシリサイド化させない方法に関するものであ
る。

【０００２】

【従来の技術】ＭＯＳ型半導体集積回路の微細化につれ
て、ゲート、ソース・ドレイン拡散層ともに低抵抗な電
極を形成できるサリサイド構造トランジスタ形成技術の
開発が要求されている。このサリサイド構造トランジス
タは、シリコン基板の拡散層になる部分とシリコン膜か
らなるゲート電極上に高融点金属膜を形成して熱処理
し、自己整合的にこれら拡散層とゲート電極上に高融点
金属のシリサイドを生成するものである。

【０００３】しかし、このサリサイド構造は例えば外部
からのサージなど高電圧に弱いと言われている。すなわ
ち、拡散層の表面がシリサイド化されたものでは、通常
のシリサイド層のない拡散層に比較して接合耐圧が、デ
バイス特性に影響が出るほどではないが低く、そのため
瞬間的に高電圧が印加されると破壊される恐れがある。
また、サリサイド構造ではゲート電極上のシリサイド層
と拡散層上のシリサイド層が、ゲート電極側壁に形成さ
れた厚さ約０．１μｍ程度のサイドウォール絶縁膜によ
って離間されているだけなのでやはりこれらのシリサイ
ド層間に高電圧がかかるとショートする確率が高い。

【０００４】したがって高電圧に耐える非サリサイド構
造トランジスタが望まれる場合もある。半導体集積回路
においては、突発的なサージなど高電圧が印加されやす
い回路領域ではシリサイド層を形成しないようにされ、
サリサイド構造トランジスタと非サリサイド構造トラン
ジスタが混在する半導体装置も存在する。そのようなサ
リサイド構造と非サリサイド構造との両方を同時に有す
る半導体装置を形成する従来の方法について図２を用い
て説明する。

【０００５】図２は従来のＭＯＳ型半導体集積回路の製
造方法の概略を示す工程断面図であり、右側が非サリサ
イドＭＯＳトランジスタ、左側がサリサイドＭＯＳトラ
ンジスタである。図２（a）で、１はＳｉ基板、２はＳ
ｉ基板１上の素子分離部、３と４は素子分離部２によっ
て分離された拡散層、５は拡散層３および４上に形成さ
れたゲート酸化膜、８と９はシリコン酸化膜よりなるサ
イドウォール、６と７は拡散層３および４上にゲート酸
化膜５を介し生成した高さ０．２μｍのポリシリコンゲ
ートである。１０は酸化膜、１１はレジストとして、こ
の構造の上に３０ｎｍの酸化膜１０をＣＶＤで堆積し、
レジスト１１によりサリサイド構造を形成する領域を開
口する。酸化膜１０をウエット処理によりエッチングす
るとレジスト１１で開口されている領域の酸化膜１０が
除去され、図２（ｂ）のようになる。

【０００６】この後、コバルト（Ｃｏ）またはチタン
（Ｔｉ）を全面に堆積し、熱処理を行えば開口部のソー
ス・ドレイン領域３とポリシリコンゲート６の表面には
シリサイドが形成され、非開口部のソース・ドレイン領
域４およびポリシリコンゲート７上の酸化膜１０が熱処
理によるシリサイド化を阻害するため、右側のＭＯＳト
ランジスタに非シリサイド領域が形成される。このよう
に３０ｎｍ程度の厚い酸化膜１０を堆積し選択的に除去
することで、サリサイド化された回路領域と非サリサイ
ド構造の回路領域とを形成することができる。

【０００７】

【発明が解決しようとする課題】しかしながら上記のよ
うな方法では、図２（ａ）で示した酸化膜１０を選択的
に除去する際に、シリサイド付きＭＯＳトランジスタの
サイドウォール８も、酸化膜１０のオーバーエッチ時に
ある程度除去されることになり、図２（ｂ）に示すよう
にポリシリコンゲート６の最上部よりサイドウォールが
下がり、サイドウォール１２のようになる。すでに説明
したように、このサイドウォールが下がった状態で高融
点金属を形成し、熱処理する事により拡散層３やポリシ
リコンゲート６と高融点金属とが反応してシリサイド化
する時、もしシリサイドが一部サイドウォール１２の上
にも形成された場合、ポリシリコンゲート６と拡散層３
との間の距離がより近くなることで、ポリシリコンゲー
ト６と拡散層３との間でショートやリークをする確率が
増加するという問題があった。

【０００８】そのために、サイドウォール８が酸化膜１
０のエッチングによって除去されないようにエッチング
量を少なくすると良いが、そうすると、シリサイド層を
形成すべきポリシリコンゲート６、拡散層３上に酸化膜
１０が残る場合があり、ＣｏまたはＴｉを堆積しても残
った酸化膜１０によりシリサイド化が阻害され目的とす
るシリサイド領域が形成されない。

【０００９】本発明は上記の問題点に鑑み、酸化膜１０
の除去によるサイドウォールの膜減りに起因するサリサ
イド構造トランジスタのゲートとソース・ドレイン間リ
ークをなくすことが可能な半導体装置の製造方法を提供
することを目的とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、上記問題点を解決するため、半導体基板に形
成された拡散層と、拡散層に挟まれた半導体基板上に形
成されたゲートと、ゲートの側壁に形成された第１の絶
縁膜からなるサイドウォールとで構成される第１および
第２のトランジスタにおいて、第１のトランジスタ領域
は露出し、第２のトランジスタの拡散層、ゲートおよび
サイドウォール上を覆う感光性樹脂膜を選択的に形成す
る工程と、第１のトランジスタ領域上と感光性樹脂膜上
に第２の絶縁膜を形成する工程と、感光性樹脂膜とその
上の第２の絶縁膜をともに除去する工程と、全面に金属
膜を形成する工程と、第１のトランジスタの拡散層およ
びゲートと金属との反応による化合物層を熱処理により
選択的に形成する工程と、金属膜の未反応部分を選択的
に除去する工程とを含むものである。

【００１１】以上の行程による製造方法によれば、第２
のトランジスタ領域上に感光性樹脂膜を介して第２の絶
縁膜があることから、感光性樹脂膜を除去することによ
って第２の絶縁膜をともに除去することができ、第２の
トランジスタのサイドウォールはエッチングされること
がなく膜減りすることがない。したがって後に金属との
反応による化合物層を形成してもゲートと拡散層間の距
離は充分確保され、ショートやリークを抑制する事がで
きる。

【００１２】また、第２の絶縁膜形成温度は３００℃以
下で形成されることが望ましい。これ以下の温度で処理
すると、感光性樹脂膜が熱により変形する事を避ける事
ができる。

【００１３】また、第２の絶縁膜の膜厚が０．８ｎｍ〜
５ｎｍであることが望ましい。この膜厚であれば金属と
の反応による化合物層を熱処理により選択的に形成する
時、金属と第２の絶縁膜との反応を充分に阻止すること
ができ、しかも感光性樹脂膜とその上の第２の絶縁膜は
ともに容易に除去することができる。

【００１４】また、半導体基板がシリコンであり、第２
の絶縁膜がシリコン酸化膜であり、金属膜はその酸化物
生成エネルギーがシリコンの酸化物生成エネルギーより
も小さい材料からなることが望ましい。この場合だと、
第２の絶縁膜と金属膜が熱処理によってほとんど反応す
る事なく、この第２の絶縁膜の介在によって化合物層の
選択形成が容易となる。

【００１５】さらに、第２の絶縁膜の形成方法はプラズ
マＣＶＤ法またはスパッタリングであることが望まし
い。これらの方法によれば、低温で処理できるので感光
性樹脂膜に変形などを与えずにその上に第２の絶縁膜を
形成することができる。

【００１６】

【発明の実施の形態】本発明の実施の形態を図面を参照
しながら説明する。図１は、本発明の実施の形態によ
る、サリサイド構造と非サリサイド構造とを有するＭＯ
Ｓ型半導体装置の製造方法の工程断面図を示すものであ
る。この図において右側が非サリサイド構造ＭＯＳトラ
ンジスタ、左側がサリサイド構造ＭＯＳトランジスタの
行程断面図である。図１では２種類のＭＯＳトランジス
タを便宜上並べて示しているが、実際の回路ではこれ以
外の任意の種類、配置が可能である。

【００１７】まず、図１（ａ）に示すように、１３はＳ
ｉ基板、１４は素子分離部、１７はＳｉ基板１３上のゲ
ート酸化膜、１８と１９はポリシリコンゲート、２０と
２１はシリコン酸化膜からなるサイドウォール、１５と
１６は拡散層、２２は選択的に非サリサイド構造領域を
開口するレジストとする。

【００１８】２３はプラズマＣＶＤ法にてこの基板上に
レジスト２２の膜厚よりも極めて薄く０．８ｎｍ〜２ｎ
ｍ堆積する酸化膜で、レジスト２２で覆われている拡散
層１５やポリシリコンゲート１８上に直接接触すること
はない。レジスト２２で覆われていない拡散層１６、ポ
リシリコンゲート１９上は０．８ｎｍ〜２ｎｍの酸化膜
２３で覆われる。このような薄い酸化膜２３の堆積は、
例えば平行平板型のプラズマＣＶＤ装置を用いて可能で
ある。その時の反応ガスはＳｉＨ₄とＮＯ₂、基板温度は
２００℃で堆積時間は１０秒である。

【００１９】酸化膜２３はレジスト２２の膜厚よりも十
分薄いためにレジスト２２の側壁部には酸化膜２３のほ
とんど堆積していない部分ができ、１３０℃〜１６０℃
の硫酸と過酸化水素の混合液、または７０℃〜９０℃の
アンモニアと過酸化水素の混合液でレジスト２２を除去
すると側壁部からレジスト２２が除去されていき、ウェ
ハ面内のすべてのレジスト２２とともにレジスト２２上
の酸化膜２３はすべてリフトオフされて除去される。

【００２０】この結果、図１（ｂ）に示すように右側の
非サリサイド構造ＭＯＳトランジスタの拡散層１６、ポ
リシリコンゲート１９、サイドウォール２１上に酸化膜
２３が残り、左側のサリサイド構造ＭＯＳトランジスタ
の拡散層１５、ポリシリコンゲート１８がレジスト２２
と酸化膜２３が除去されて露出し、サイドウォール２０
は膜減りが起こらず残る。

【００２１】この後、図１（ｃ）に示すように半導体装
置全体にＣｏ膜２４を堆積し５００℃６０秒の熱処理を
行うと拡散層１５とポリシリコン１８上に不安定なＣｏ
シリサイドが形成されるが、拡散層１６上、ポリシリコ
ン１９上にはＣｏシリサイド化反応を阻害するのに十分
な０．８ｎｍ〜２ｎｍの酸化膜が存在することでシリサ
イドは形成されない。

【００２２】さらに図１（ｄ）のように拡散層１５ある
いは１６を構成するシリコンやポリシリコンゲート１８
あるいは１９と反応しなかった未反応Ｃｏ膜を１８０℃
の硫酸、過酸化水素およびアンモニアの混合液で選択的
に除去する。２５はＣｏシリサイドで、約８００℃１０
秒の熱処理にて安定な結晶相に変える。図１（ｄ）のよ
うにサイドウォール２０の膜減りがないのでポリシリコ
ンゲート１８と拡散層１５との距離が大きく保たれ、シ
リサイドによるショート・リークの発生を抑制する事が
できる。

【００２３】本発明の製造方法では、レジスト２２上に
低温で薄い酸化膜２３を形成する点が１つの特徴であ
る。通常のＣＶＤ法においては、基板温度を約３００℃
以上に設定するのであるが、本発明の実施の形態では２
００℃にし、しかも堆積時間が１０秒である。このよう
な低温短時間の堆積では、感光性樹脂膜は断面や寸法の
変形が生じない。そして堆積される膜厚は０．８ｎｍ〜
２ｎｍと薄いがシリサイド化を阻害する為には充分であ
る。感光性樹脂膜としてポリイミドなどを使用すれば堆
積温度を３００℃まで上げる事ができる。

【００２４】酸化膜の堆積方法としては低温で薄い膜を
制御性良く形成できればよく、高周波スパッタリング法
も使用することができる。この場合は基板が室温でも酸
化膜を堆積できる。

【００２５】本実施の形態では、Ｃｏシリサイド化反応
においては形成する酸化膜厚として０．８ｎｍ〜２ｎｍ
を例にとり説明したが、これはＣｏおよびＳｉの酸化物
生成エネルギーを考えた場合にＣｏの方がＳｉよりも小
さいので、酸化膜がこの厚さでもＣｏがシリコン酸化膜
とほとんど反応しないためである。一方、Ｃｏの代わり
に高融点金属としてＴｉを用いるシリサイド化反応で
は、これらＴｉおよびＳｉの酸化物生成エネルギーを考
えるとＴｉの方がＳｉよりも大きいために、酸化膜がこ
の厚さならシリコン酸化膜との反応が起こるが、酸化膜
として２ｎｍ〜５ｎｍとすれば酸化膜堆積領域において
は、ＴｉとＳｉの反応がシリサイド化するときの時間の
範囲内では阻害され上記と全く同様の効果が得られる。

【００２６】また以上の金属以外に、例えば、酸化物生
成エネルギーがＳｉよりも小さいＭｏ、Ｗの場合は０．
８ｎｍ〜２ｎｍの酸化膜を、酸化物生成エネルギーがＳ
ｉよりも大きいＺｒ、Ｈｆの場合は２ｎｍ〜５ｎｍの酸
化膜を形成する場合には上記と同じ効果が得られる。こ
こで、酸化膜厚はある程度薄い方が除去しやすいが、５
ｎｍ以下の膜厚ならば充分除去しやすく、酸化物生成エ
ネルギーがＳｉより小さい金属の酸化膜でも、０．８〜
５ｎｍならば充分上記と同様の効果が得られる。

【００２７】

【発明の効果】以上のように本発明は、非サリサイド構
造トランジスタとサリサイド構造トランジスタが混在す
る半導体装置を同一ウェハ上に形成するさいに、非サリ
サイド構造とする回路領域に、レジストにより選択的に
開口して薄い酸化膜を形成した後、サリサイド構造とす
る回路領域のレジストとレジスト上の酸化膜をサイドウ
ォールを膜減らしさせる事なく除去し、高融点金属を堆
積して熱処理を行うことでシリサイドを形成することが
できる。これにより、従来の方法で問題となっていた、
非サリサイド構造領域の酸化膜を除去する際のサイドウ
ォールの膜減りを減らし、ゲートとソース・ドレイン間
のリークを抑制することが可能となる。

【図面の簡単な説明】

【図１】本発明による半導体装置の製造方法を示す工程
断面図（ａ），（ｂ），（ｃ），（ｄ）

【図２】従来の半導体装置の製造方法を示す工程断面図
（ａ），（ｂ）

【符号の説明】

１Ｓｉ基板２素子分離部３拡散層４拡散層５ゲート酸化膜６ポリシリコンゲート７ポリシリコンゲート８サイドウォール９サイドウォール１０酸化膜１１レジスト１２サイドウォール１３Ｓｉ基板１４素子分離部１５拡散層１６拡散層１７ゲート酸化膜１８ポリシリコンゲート１９ポリシリコンゲート２０サイドウォール２１サイドウォール２２レジスト２３酸化膜２４Ｃｏ膜２５Ｃｏシリサイド

フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB20 BB24 BB25 BB26 BB28 CC01 CC05 DD04 DD31 DD64 DD78 DD79 DD84 EE09 EE14 FF14 GG09 GG14 5F045 AA08 AA19 AB32 AC01 AD06 AF03 CA06 EH13 HA14 5F048 AA07 AC01 BA01 BB05 BB08 BB10 BF06 BG11

Claims

【特許請求の範囲】

【請求項１】半導体基板に形成されたソース・ドレイ
ン拡散層と、前記ソース・ドレイン拡散層に挟まれた前
記半導体基板上に形成されたゲートと、前記ゲートの側
壁に形成された第１の絶縁膜からなるサイドウォールと
で構成される第１および第２のトランジスタにおいて、
前記第１のトランジスタ領域は露出し、前記第２のトラ
ンジスタのソース・ドレイン拡散層、ゲートおよびサイ
ドウォール上を覆う感光性樹脂膜を選択的に形成する工
程と、前記第１のトランジスタ領域上と前記感光性樹脂
膜上に第２の絶縁膜を形成する工程と、前記感光性樹脂
膜とその上の前記第２の絶縁膜をともに除去する工程
と、全面に金属膜を形成する工程と、前記第１のトラン
ジスタのソース・ドレイン拡散層およびゲートと前記金
属との反応による化合物層を熱処理により選択的に形成
する工程と、前記金属膜の未反応部分を選択的に除去す
る工程とを含むことを特徴とする半導体装置の製造方
法。
【請求項２】前記第２の絶縁膜形成時の温度は３００
℃以下で形成されることを特徴とする請求項１記載の半
導体装置の製造方法。
【請求項３】前記第２の絶縁膜の膜厚が０．８ｎｍ〜
５ｎｍであることを特徴とする請求項１または２のいず
れかに記載の半導体装置の製造方法。
【請求項４】前記半導体基板がシリコンであり、前記
第２の絶縁膜がシリコン酸化膜であり、前記金属膜はそ
の酸化物生成エネルギーがシリコンの酸化物生成エネル
ギーよりも小さい材料からなることを特徴とする請求項
１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】前記第２の絶縁膜の形成方法がプラズマ
ＣＶＤ法またはスパッタリングであることを特徴とする
請求項２または３のいずれかに記載の半導体装置の製造
方法。