JP2002343740A

JP2002343740A - 半導体装置の製造方法

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Publication number: JP2002343740A
Application number: JP2001143686A
Authority: JP
Inventors: Atsushi Komura; 篤小邑; Manabu Tomisaka; 学富坂
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-05-14
Filing date: 2001-05-14
Publication date: 2002-11-29
Anticipated expiration: 2021-05-14
Also published as: JP3646667B2

Abstract

(57)【要約】（修正有）【課題】コンタクト抵抗を低減することができるサリ
サイド構造の半導体装置の製造方法を提供する。【解決手段】Ｓｉからなる基板にソース６・ドレイン
７やゲート電極４を形成した後、基板の上にシリサイド
膜６ａを形成し、シリサイド膜６ａの上に層間絶縁膜９
を形成した後、層間絶縁膜９からシリサイド膜６ａにか
けてコンタクトホール１０を形成して、コンタクトホー
ル１０の側壁においてシリサイド膜６ａを露出させる。
次に、真空雰囲気においてシリサイド膜６ａの表面に形
成された酸化膜をドライエッチングにより除去し、コン
タクトホール１０にＴｉ／ＴｉＮ膜１３とＷ部材１１を
充填する。最後に、基板の上にＡｌ合金配線１２を形成
してＡｌ合金配線１２とＷ部材１１とを電気的に接続す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、サリサイド構造に
なっている半導体装置の製造方法に関し、特にＬＳＩを
構成している素子と配線とを接続する場合の製造方法に
用いて好適である。

【０００２】

【従来の技術】ＬＳＩでは高集積化及び高速化を達成す
るため微細化が進められている。しかし、微細化を進め
ると配線と素子との接続部のコンタクト抵抗が増大す
る。具体的には、１／（縮小比）²で面積が縮小される
ため、縮小比の二乗でコンタクト抵抗が増大する。

【０００３】そこで、一般に微細化された半導体装置で
はサリサイド技術を導入し、コンタクト抵抗を低減して
いる。このサリサイド技術では、例えばＭＯＳトランジ
スタのゲート電極やソース、ドレインの表面をシリサイ
ド化（例えば、ＴｉＳｉ₂、ＣｏＳｉ₂等を形成）し、コ
ンタクト抵抗を低減している。

【０００４】具体的には、まず、Ｓｉからなる半導体基
板の表面にゲート酸化膜及びゲート電極を形成する。次
に、基板の表層部にソースやドレインを形成した後、基
板の表面及びゲート電極上にＴｉ膜を形成して熱処理を
施す。これにより、ゲート電極、ソース及びドレインの
表面に金属膜としてのシリサイド膜が形成される。

【０００５】その後、図６の従来のサリサイド構造の半
導体装置の部分的な概略断面図に示すように、シリサイ
ド膜１０１の上に層間絶縁膜１０２を形成し、層間絶縁
膜１０２の上にレジスト（図示せず）を形成してパター
ニングし、層間絶縁膜１０２のうちゲート電極、ソース
及びドレイン領域の上部に相当する領域にコンタクトホ
ール１０３を形成する。この結果、このコンタクトホー
ル１０３の底部ではシリサイド膜１０１が露出した状態
となる。

【０００６】続いて、コンタクトホール１０３の側壁及
び基板の表面にＴｉ膜の上にＴｉＮ膜が形成され層状に
なっている膜（以下、Ｔｉ／ＴｉＮ膜という）１０４を
形成した後、コンタクトホール１０３をＷ部材１０５で
充填する。次に、Ｔｉ／ＴｉＮ膜１０６を形成した後、
Ａｌ合金配線１０７を形成し、更にＡｌ合金配線１０７
の上にＴｉＮ膜１０８を形成する。

【０００７】

【発明が解決しようとする課題】しかしながら、この様
なシリサイド膜１０１は非常に薄い（例えば４０ｎｍ程
度）ため、コンタクトホール１０３を形成する際にシリ
サイド膜１０１までエッチングしてしまい、図７に示す
ように、コンタクトホール１０３の底部でシリサイド膜
１０１が消失してしまう場合がある。そのため、コンタ
クトホール１０３の底部とシリサイド膜１０１とが電気
的に接続されないことから、接続面積が減少してコンタ
クト抵抗が大きくなってしまう。

【０００８】この様にコンタクトホール１０３の底部で
シリサイド膜１０１が消失する場合、半導体基板におけ
るコンタクトホール１０３の底部にイオン注入を行い、
不純物濃度を上げてコンタクト抵抗を低減する技術もあ
る。

【０００９】しかしながら、この技術では半導体基板に
おけるシリサイド膜１０１が消失する部位の導電型によ
り、フォトリソグラフィやイオン注入等を分けて行う必
要が有り、製造工程が増加してしまう。また、コンタク
ト抵抗もサリサイド構造を用いた場合よりも高く（ｎ⁺
型へのコンタクトで約５倍、ｐ⁺型へのコンタクトで約
１０倍）なってしまう。

【００１０】本発明は、上記問題点に鑑み、コンタクト
抵抗を低減することができるサリサイド構造の半導体装
置の製造方法を提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明者らはコンタクト
抵抗を低減するにあたって、図７に示すコンタクトホー
ル１０３の側壁において露出しているシリサイド膜１０
１の状態に着目した。その結果、露出しているシリサイ
ド膜１０１の表面に酸化膜１０９が形成されており、こ
の酸化膜１０９を介してコンタクトホール１０３内に充
填されている導体部材１０４、１０５とシリサイド膜１
０１とが電気的に接続されていることから、コンタクト
抵抗が高くなっていることが分かった。

【００１２】そして、この酸化膜１０９の形成を抑制し
たり、形成された酸化膜１０９を除去したりすることに
より、コンタクトホール１０３の底部でシリサイド膜１
０１と電気的に接続することができている半導体装置と
同程度にコンタクト抵抗を低減することができることが
分かった。

【００１３】そこで、請求項１に記載の発明では、半導
体基板（１）の上に金属膜（４ａ、６ａ、７ａ）を形成
する工程と、金属膜の上に層間絶縁膜（９）を形成する
工程と、層間絶縁膜及び金属膜をエッチングすることで
コンタクトホール（１０）を形成する工程と、コンタク
トホールの側壁において金属膜を露出させる工程と、コ
ンタクトホールに導体部材（１１、１３）を充填するこ
とで導体部材と金属膜とを接触させる工程とを備えるこ
とを特徴としている。

【００１４】本発明では、導体部材と金属膜とを直接接
触させているため、コンタクト抵抗を低減することがで
きるサリサイド構造の半導体装置の製造方法を提供する
ことができる。

【００１５】請求項１の発明の半導体装置の製造方法で
は、必ずしもコンタクトホールの底部において金属膜を
露出させる必要がないため、金属膜の上にコンタクトホ
ールが金属膜を貫通しない様にするためのストッパ用の
絶縁膜等を形成する必要が無い。

【００１６】従って、請求項２に記載の発明のように、
層間絶縁膜を形成する工程では、層間絶縁膜をＳｉＯ₂
膜、ＢＰＳＧ膜、ＴＥＯＳ膜及びＰＳＧ膜のうちの少な
くとも１つから構成し、層間絶縁膜を金属膜の上に直接
形成することができる。

【００１７】また、請求項３の発明のように、請求項１
又は２の発明において、例えば、金属膜を露出させる工
程では、コンタクトホールの側壁において金属膜の表面
に形成された酸化膜を除去することで、導体部材と金属
膜とを接触させることができる。

【００１８】この場合、請求項４の発明のように、金属
膜を露出させる工程では、ドライエッチング処理によっ
て酸化膜を除去することができる。

【００１９】具体的には、請求項５に記載の発明のよう
に、ドライエッチング処理を、Ａｒイオンエッチング、
反応性イオンエッチング及びプラズマエッチングのうち
の少なくとも１つにより行うことができる。

【００２０】また、請求項６に記載の発明では、請求項
１〜５の発明において、金属膜を露出させる工程と導体
部材と金属膜とを接触させる工程とを真空雰囲気で行う
ことを特徴としている。

【００２１】これにより、コンタクトホール内において
露出した金属膜の表面が酸化されることを防止できる。
従って、導体部材と金属膜とを適切に直接接触させるこ
とができる。

【００２２】また、請求項７に記載の発明では、請求項
１〜６の発明において、層間絶縁膜の上にレジストを形
成する工程を備えると共に、レジストをパターニング
し、このパターニングされたレジストをマスクとしてコ
ンタクトホールを形成する工程を行い、その後、アッシ
ングによりレジストを除去する工程を備え、レジストを
除去する工程では、レジストのうち２０００ｎｍ以下の
膜厚分を除去することを特徴としている。

【００２３】一般に、アッシングでは活性な酸素原子や
酸化力の強いオゾン等が反応性ガスとして用いられるた
め、アッシングにより除去するレジストの膜厚を２００
０ｎｍ以下にすることにより、コンタクトホール内にお
いて露出した金属膜の表面に酸化膜が形成されることを
抑制することができる。従って、請求項６と同様の効果
を発揮することができる。

【００２４】なお、上記各手段の括弧内の符号は、後述
する実施形態に記載の具体的手段との対応関係を示すも
のである。

【００２５】

【発明の実施の形態】（第１実施形態）本実施形態で
は、本発明を適用した半導体装置として、ＬＳＩに形成
されたサリサイド構造を有するＰＭＯＳトランジスタに
ついて説明する。図１は本実施形態の半導体装置の概略
断面図である。

【００２６】図１に示すように、シリコンからなる半導
体基板（以下、基板という）１の表層部にはｎ^-型ウェ
ル領域２が形成され、このｎ^-型ウェル領域２上には、
ゲート酸化膜３を介してゲート電極４が形成されてい
る。このゲート電極４の側壁には側壁酸化膜５が備えら
れている。

【００２７】また、ゲート電極４の両側にはｐ⁺型拡散
層からなるソース６・ドレイン７が形成されており、こ
れらソース６・ドレイン７間をチャネル領域としてい
る。なお、ソース６・ドレイン７のチャネル領域側に形
成されたｐ型層は電界緩和層８である。

【００２８】さらに、ゲート電極４、ソース６・ドレイ
ン７の上部には、コンタクト用の金属膜としてのシリサ
イド膜４ａ、６ａ、７ａが形成されている。このシリサ
イド膜４ａ、６ａ、７ａの膜厚は４０ｎｍ程度になって
いる。また、シリサイド膜４ａ、６ａ、７ａの上にはＳ
ｉＯ₂膜等からなる層間絶縁膜９が直接形成されてお
り、層間絶縁膜９に形成されたコンタクトホール１０に
埋め込まれたＷ部材１１等を介して、ソース６・ドレイ
ン７等がＡｌ合金配線１２と電気的に接続されている。

【００２９】次に、シリサイド膜４ａ、６ａ、７ａとＡ
ｌ合金配線１２とを電気的に接続している構成について
詳しく説明する。図２は、ＰＭＯＳトランジスタにおけ
るソース６上のコンタクトホール１０の周辺の概略断面
図である。

【００３０】図２に示すように、コンタクトホール１０
はシリサイド膜４ａ、６ａ、７ａまで達するように層間
絶縁膜９から延設されており、コンタクトホール１０の
側壁においてシリサイド膜４ａ、６ａ、７ａが露出して
いる。そして、コンタクトホール１０の底部はシリサイ
ド膜４ａ、６ａ、７ａを貫通してソース６まで達してい
る。

【００３１】また、コンタクトホール１０の側壁及び層
間絶縁膜９の表面には、Ｔｉ膜の上にＴｉＮ膜が形成さ
れて層状になっている膜（以下、Ｔｉ／ＴｉＮ膜とい
う）１３が形成されている。また、コンタクトホール１
０内のＴｉ／ＴｉＮ膜１３で囲まれた部位にはＷ部材１
１が充填されている。また、コンタクトホール１０に充
填されたＷ部材１１の表面及び層間絶縁膜９上のＴｉ／
ＴｉＮ膜１３の上にＴｉ／ＴｉＮ膜１４が形成されてい
る。

【００３２】更に、Ｔｉ／ＴｉＮ膜１４の上にＡｌ−Ｃ
ｕ膜であるＡｌ合金配線１２が形成されている。そし
て、Ａｌ合金配線１２の上にＴｉＮ膜１５が形成されて
いる。これら、Ｔｉ／ＴｉＮ膜１３とＷ部材１１とが導
体部材に相当する。従って、導体部材とシリサイド膜４
ａ、６ａ、７ａとが酸化膜等を介さずに直接接触してい
る。そして、シリサイド膜４ａ、６ａ、７ａとＡｌ合金
配線１２とが、Ｔｉ／ＴｉＮ膜１３、１４及びＷ部材１
１を介して電気的に接続されている。

【００３３】次に、本実施形態のＰＭＯＳトランジスタ
の製造方法について説明する。まず、基板１にｎ^-型ウ
ェル領域２を形成した後、熱酸化によってゲート酸化膜
３を形成する。そして、ゲート酸化膜３上にポリシリコ
ン膜を成膜したのち、フォトリソグラフィ工程を経て、
ゲート電極４をパターニングする。

【００３４】次に、ＣＶＤ法により基板表面全面にＴＥ
ＯＳ膜等の絶縁膜を堆積した後、ＲＩＥ法による異方性
エッチングにて絶縁膜をエッチバックし、ゲート電極４
の側壁に側壁酸化膜５を形成する。

【００３５】その後、ｐ型不純物（例えばボロン）を斜
めイオン注入する。これにより、側壁酸化膜５で覆われ
たゲート電極４をマスクとしたイオン注入が行われ、ゲ
ート電極４の両側に電界緩和層８が、ゲート電極４の内
側よりに形成される。さらに、Ｐ型不純物（例えばボロ
ン）を基板法線方向から高濃度にイオン注入する。これ
により、側壁酸化膜５で覆われたゲート電極４をマスク
としたイオン注入が行われ、ゲート電極４の両側にソー
ス６・ドレイン７が形成される。

【００３６】次に、シリサイド膜４ａ、６ａ、７ａを形
成する工程（金属膜を形成する工程）を行う。まず、Ｔ
ｉ膜とＴｉＮ膜を順に基板の上全面に形成し、さらにＡ
ｒ雰囲気下で熱処理を行い、シリサイド化反応を起こさ
せて、ゲート電極４及びソース６・ドレイン７の露出面
にチタンシリサイド膜（ＴｉＳｉ₂膜）を形成する。

【００３７】そして、アンモニアと過酸化水素水の混合
液で選択エッチングを行い、Ｔｉ膜及びＴｉＮ膜のうち
シリサイド化反応を起こさなかった部分を除去する。こ
れにより、シリサイド膜４ａ、６ａ、７ａのみが残る。
その後、熱処理を行いシリサイド膜４ａ、６ａ、７ａを
低抵抗化する。

【００３８】次に、基板の表面全体の直上に層間絶縁膜
９を形成する（層間絶縁膜を形成する工程）。その後、
層間絶縁膜９の上にレジストを形成し（レジストを形成
する工程）、フォトリソグラフィ工程を経てレジストを
パターニングする。

【００３９】そして、パターニングされたレジストをマ
スクとして、ドライエッチングすることで層間絶縁膜９
及びシリサイド膜４ａ、６ａ、７ａにコンタクトホール
１０を形成する（コンタクトホールを形成する工程）。
これにより、コンタクトホール１０の側壁からシリサイ
ド膜４ａ、６ａ、７ａが露出する。そして、この露出し
たシリサイド膜４ａ、６ａ、７ａが大気に曝されるた
め、このシリサイド膜４ａ、６ａ、７ａの表面に酸化膜
（ＴｉＯ₂膜）が形成される。

【００４０】次に、製造中の半導体装置の周囲を真空雰
囲気にする。そして、コンタクトホール１０において露
出したシリサイド膜４ａ、６ａ、７ａの表面に形成され
た酸化膜を除去することで、シリサイド膜４ａ、６ａ、
７ａを露出させる（金属膜を露出させる工程）。この酸
化膜の除去はドライエッチング処理により行い、具体的
には、ＩＣＰ（Inductivety Coupled Plasma）によるＡ
ｒイオンエッチングにより行う。この際、酸化膜が適切
に除去できるように、エッチング時間や圧力などを調節
する。

【００４１】その後、アッシングを行うことにより、ド
ライエッチングにより硬化したレジストの上層部を除去
する。ここで、レジストのうち２０００ｎｍ以下の膜厚
分を除去する。その後、ウェット洗浄を行うことで残っ
ているレジストを完全に除去する（レジストを除去する
工程）。

【００４２】次に、コンタクトホール１０内に接着層及
びバリアメタルとしてＴｉ／ＴｉＮ膜１３を形成し、さ
らにコンタクトホール１０をＷ部材１１で充填する。こ
れにより、コンタクトホール１０がＴｉ／ＴｉＮ膜１３
とＷ部材１１とで充填され、シリサイド膜４ａ、６ａ、
７ａとＷ部材１１とがＴｉ／ＴｉＮ膜１３を介して接触
し、電気的に接続される（導体部材と金属膜とを接触さ
せる工程）。以上、金属膜を露出させる工程から導体部
材と金属膜とを接触させる工程までを真空雰囲気で行
う。

【００４３】その後、Ｗ部材１１をエッチバックして、
コンタクトホール１０内にのみＷ部材１１を残す。次
に、Ｗ部材１１の表面及び層間絶縁膜９上のＴｉ／Ｔｉ
Ｎ膜１３上にＴｉ／ＴｉＮ膜１４を形成する。続いて、
Ｔｉ／ＴｉＮ膜１４上にＡｌ合金配線１２を形成し、さ
らにその上にＴｉＮ膜１５を形成する。この様にして、
本実施形態のＰＭＯＳトランジスタが完成する。

【００４４】この様に、本実施形態では、コンタクトホ
ール１０において露出したシリサイド膜４ａ、６ａ、７
ａの表面に酸化膜が形成されていない状態にして、コン
タクトホール１０にＴｉ／ＴｉＮ膜１３及びＷ部材１１
を充填しているため、シリサイド膜４ａ、６ａ、７ａの
表面に酸化膜が存在する場合と比較してコンタクト抵抗
を低減することができる。

【００４５】実際、本発明者らがシリサイド膜４ａ、６
ａ、７ａの表面の酸化膜を除去した場合と除去しない場
合におけるコンタクト抵抗を測定したところ、図３に示
すように、酸化膜を除去することによりコンタクト抵抗
を大幅に低減できることを確認した。なお、図３ではｎ
⁺型の拡散層にコンタクトホール１０を形成した場合の
結果であるが、ｐ⁺型の拡散層にコンタクトホール１０
を形成した場合も、同様に酸化膜を除去することにより
コンタクト抵抗を大幅に小さくすることができた。

【００４６】また、従来技術のように、コンタクトホー
ルの側壁でシリサイド膜の表面に形成された酸化膜を介
してＴｉ／ＴｉＮ膜が接触されていると、接触面積が小
さいうえに酸化膜が形成されていることでコンタクト抵
抗が大幅に大きくなってしまう。

【００４７】そこで、本発明者らは従来のコンタクト構
造にした場合のコンタクト抵抗と本実施形態のコンタク
ト構造にした場合のコンタクト抵抗とを測定した。その
結果を図４のグラフに示す。

【００４８】図４では、従来のサリサイド構造になって
おらずＳｉ基板に形成されたソース等と配線とが電気的
に接続されている場合（図中、Ｓｉコンタクト構造と示
す）と、従来のコンタクトホールの底部においてシリサ
イド膜とＡｌ合金配線とが電気的に接続されている場合
（図中、ボトムコンタクト構造と示す）と、本実施形態
のようにコンタクトホール１０の側壁においてシリサイ
ド膜４ａ、６ａ、７ａとＡｌ合金配線１２とが電気的に
接続されている場合（図中、本実施形態の構造と示す）
とを示している。

【００４９】図４に示すように、ボトムコンタクト構造
や本実施形態の構造のようにサリサイド構造になってい
る場合は、Ｓｉコンタクト構造の場合よりも遥かにコン
タクト抵抗を低減することができている。また、コンタ
クトホール１０の側壁においてシリサイド膜４ａ、６
ａ、７ａとＡｌ合金配線１２とを電気的に接続しても、
本実施形態のように酸化膜を除去することにより、ボト
ムコンタクト構造の場合と同程度のコンタクト抵抗を実
現することができている。

【００５０】なお、図４ではｐ⁺型の拡散層にコンタク
トホール１０を形成した場合の結果であるが、ｎ⁺型の
拡散層にコンタクトホール１０を形成しても同様の結果
を得ることができた。

【００５１】この様に、コンタクトホール１０の底部で
シリサイド膜４ａ、６ａ、７ａと電気的に接続しなくて
も、コンタクトホール１０の側壁でシリサイド膜４ａ、
６ａ、７ａと電気的に接続することで十分にコンタクト
抵抗を低くすることができる。そのため、従来の構成の
ようにコンタクトホールがシリサイド膜を貫通しない様
にして、コンタクトホールの底部でシリサイド膜が露出
するように正確に設計する必要が無い。従って、設計公
差を大きくすることができる。

【００５２】また、従来は、コンタクトホールがシリサ
イド膜を貫通することを防止するために、例えば、シリ
サイド膜の上に窒化膜を形成し、その上に層間絶縁膜を
形成することで、コンタクトホールを形成する際のエッ
チングストッパとして窒化膜を用いていた。しかし、本
実施形態ではコンタクトホール１０がシリサイド膜４
ａ、６ａ、７ａを貫通しても良いため、シリサイド膜４
ａ、６ａ、７ａと層間絶縁膜９との間に窒化膜などを形
成する必要が無い。

【００５３】この様に、コンタクトホール１０がシリサ
イド膜４ａ、６ａ、７ａを貫通することを防止する特別
な工程が必要ないため、製造工程数の増加を防止するこ
とができる。

【００５４】また、本実施形態では、シリサイド膜４
ａ、６ａ、７ａの表面に形成されている酸化膜を除去す
る際に、ＩＣＰにより行っている。このようにＩＣＰに
よりドライエッチングを行うことにより、コンタクトホ
ール１０に与えるダメージを抑えることができる。

【００５５】因みに、従来技術で述べたような、コンタ
クトホールの底部でシリサイド膜と接触させる構成で
は、シリサイド膜の表面に形成された酸化膜をアンモニ
アと過酸化水素水によりウェット洗浄して除去する方法
もある。但し、本実施形態のようにコンタクトホール１
０の底部がゲート電極４やソース６・ドレイン７に達し
ている場合は、上述の様なウェット洗浄を行うとＳｉの
除去が大きくなってしまうため、本実施形態で示してい
るようなドライエッチングにより酸化膜を除去する方法
が適切である。

【００５６】また、金属膜を露出させる工程から導体部
材と金属膜とを接触させる工程までを真空雰囲気で行っ
ているため、シリサイド膜４ａ、６ａ、７ａの表面の酸
化膜を除去した後、シリサイド膜４ａ、６ａ、７ａの表
面に再度酸化膜が形成されることを防止して、シリサイ
ド膜４ａ、６ａ、７ａとＴｉ／ＴｉＮ膜１３とを適切に
接触させることができる。なお、真空雰囲気とは、完全
に真空の状態を示すものではなく、シリサイド膜４ａ、
６ａ、７ａの表面に酸化膜が形成されない程度の真空状
態を示すものである。

【００５７】また、レジストを除去する際に行われるア
ッシングは、活性な酸素原子や酸化力の強いオゾンを反
応性ガスとして用い、レジストと反応させてレジストを
除去する。そのため、この反応性ガスはコンタクトホー
ル１０において露出したシリサイド膜４ａ、６ａ、７ａ
の表面を酸化し、この表面に酸化膜が形成されてしま
う。

【００５８】そこで、本発明者らは、アッシングにより
除去するレジストの膜厚（以下、アッシング量という）
とコンタクト抵抗との関係を調査した。その結果、図５
に示すように、アッシング量が２０００ｎｍよりも大き
くなると、急激にコンタクト抵抗が大きくなることが分
かった。これは、アッシング量が多くなるとシリサイド
膜４ａ、６ａ、７ａの表面に形成される酸化膜の膜厚が
厚くなるためであると思われる。

【００５９】従って、アッシング量を２０００ｎｍ以
下、つまり、レジストのうち２０００ｎｍ以下の膜厚分
を除去すれば、シリサイド膜４ａ、６ａ、７ａの表面に
酸化膜が形成されることを適切に防止することができ
る。但し、レジストの上層部をアッシングにより除去す
るのは、コンタクトホール１０を形成する際のドライエ
ッチングにより硬化したレジストの上層部を除去するた
めであるため、レジストのうちこの硬化した部分はアッ
シングにより除去すると望ましい。

【００６０】なお、図５はｐ⁺型の拡散層にコンタクト
ホール１０を形成した場合の結果であるが、ｎ⁺型の拡
散層やＰｏｌｙＳｉからなる部位にコンタクトホール１
０を形成する場合も、同様にアッシング量の増加に伴い
コンタクト抵抗は上昇する。

【００６１】なお、シリサイド膜４ａ、６ａ、７ａとし
てはソース６の上にＴｉを形成してＴｉＳｉ₂膜を形成
する例について示したが、その他、ＣｏＳｉ₂をシリサ
イド膜４ａ、６ａ、７ａとして用いても良い。

【００６２】また、金属膜を露出させる工程から導体部
材と金属膜とを接触させる工程までを真空雰囲気におい
て行う場合について示したが、コンタクトホール１０に
Ｔｉ／ＴｉＮ膜１３を形成した後であれば大気開放して
も良い。

【００６３】また、層間絶縁膜９をＳｉＯ₂膜から構成
する場合について説明したが、その他、ＢＰＳＧ膜、Ｔ
ＥＯＳ膜及びＰＳＧ膜のうちの少なくとも１つから構成
しても良い。

【００６４】また、コンタクトホール１０において露出
したシリサイド膜４ａ、６ａ、７ａの表面に形成された
酸化膜を除去する際のドライエッチング処理は、反応性
イオンエッチングやプラズマエッチングにより行っても
良い。

【００６５】（他の実施形態）上記第１実施形態では、
金属膜を露出させる工程から導体部材と金属膜とを接触
させる工程までを真空雰囲気において行うことで、再
度、シリサイド膜４ａ、６ａ、７ａの表面に酸化膜が形
成されない様にしているが、金属膜を露出させる工程を
行った後、窒素雰囲気でアニールを行う等して、コンタ
クトホール１０において露出しているシリサイド膜４
ａ、６ａ、７ａの表面をＴｉＮ化して、酸化膜が形成さ
れることを防止しても良い。

【００６６】これにより、金属膜を露出させる工程から
導体部材と金属膜とを接触させる工程までを真空雰囲気
において行わず大気開放した状態で行っても、シリサイ
ド膜４ａ、６ａ、７ａの表面に酸化膜が形成されること
を防止できる。

【００６７】また、レジストをウェット洗浄のみにより
除去することができれば、アッシングを行わなくても良
い。

【図面の簡単な説明】

【図１】第１実施形態の半導体装置の概略断面図であ
る。

【図２】第１実施形態の半導体装置のコンタクトホール
の周辺の拡大図である。

【図３】シリサイド膜の表面に酸化膜が形成されている
場合と形成されていない場合でコンタクト抵抗を比較し
た図である。

【図４】従来の半導体装置の構造と第１実施形態の半導
体装置の構造とでコンタクト抵抗を比較した図である。

【図５】アッシング量とコンタクト抵抗との関係を示す
図である。

【図６】従来のサリサイド構造の半導体装置の概略断面
図である。

【図７】従来の問題点を示すサリサイド構造の半導体装
置の概略断面図である。

【符号の説明】

１…半導体基板、４ａ、６ａ、７ａ…シリサイド膜（金
属膜）、９…層間絶縁膜、１０…コンタクトホール、１
１…Ｗ部材（導体部材）、１３…Ｔｉ／ＴｉＮ膜（導体
部材）。

フロントページの続きＦターム(参考） 4M104 AA01 BB14 BB20 BB25 CC01 DD08 DD16 DD19 DD23 DD84 EE15 FF18 FF22 FF27 GG09 GG10 GG14 HH15 5F004 AA14 BA20 DA23 DB13 EB01 EB03 5F033 HH09 HH18 HH33 JJ18 JJ19 JJ33 KK01 KK25 KK27 MM08 MM13 NN06 NN07 NN13 QQ09 QQ11 QQ12 QQ13 QQ14 QQ31 QQ37 QQ70 QQ73 QQ92 QQ94 QQ98 RR04 RR14 RR15 SS04 XX09 5F140 AA10 BA01 BF04 BF11 BF18 BG08 BG12 BG35 BG52 BG53 BH15 BJ08 BJ11 BJ17 BJ20 BJ23 BJ27 BK02 BK13 BK14 BK26 BK35 BK38 BK39 CA02 CA03 CC03 CC05 CC07 CF04

Claims

【特許請求の範囲】

【請求項１】半導体基板（１）の上に金属膜（４ａ、
６ａ、７ａ）を形成する工程と、前記金属膜の上に層間絶縁膜（９）を形成する工程と、前記層間絶縁膜及び前記金属膜をエッチングすることで
コンタクトホール（１０）を形成する工程と、前記コンタクトホールの側壁において前記金属膜を露出
させる工程と、前記コンタクトホールに導体部材（１１、１３）を充填
することで前記導体部材と前記金属膜とを前記コンタク
トホールの側壁に露出した位置で接触させる工程とを備
えることを特徴とする半導体装置の製造方法。
【請求項２】前記層間絶縁膜を形成する工程では、前
記層間絶縁膜をＳｉＯ₂膜、ＢＰＳＧ膜、ＴＥＯＳ膜及
びＰＳＧ膜のうちの少なくとも１つから構成し、前記層
間絶縁膜を前記金属膜の上に直接形成することを特徴と
する請求項１に記載の半導体装置の製造方法。
【請求項３】前記金属膜を露出させる工程では、前記
コンタクトホールの側壁において前記金属膜の表面に形
成された酸化膜を除去することを特徴とする請求項１又
は２に記載の半導体装置の製造方法。
【請求項４】前記金属膜を露出させる工程では、ドラ
イエッチング処理によって前記酸化膜を除去することを
特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】前記ドライエッチング処理を、Ａｒイオ
ンエッチング、反応性イオンエッチング及びプラズマエ
ッチングのうちの少なくとも１つにより行うことを特徴
とする請求項４に記載の半導体装置の製造方法。
【請求項６】前記金属膜を露出させる工程と前記導体
部材と前記金属膜とを接触させる工程とを真空雰囲気で
行うことを特徴とする請求項１乃至５のいずれか１つに
記載の半導体装置の製造方法。
【請求項７】前記層間絶縁膜の上にレジストを形成す
る工程を備えると共に、前記レジストをパターニング
し、このパターニングされた前記レジストをマスクとし
て前記コンタクトホールを形成する工程を行い、その
後、アッシングにより前記レジストを除去する工程を備
え、前記レジストを除去する工程では、前記レジストのうち
２０００ｎｍ以下の膜厚分を除去することを特徴とする
請求項１乃至６のいずれか１つに記載の半導体装置の製
造方法。