JPH09213955A

JPH09213955A - 半導体装置の製造方法

Info

Publication number: JPH09213955A
Application number: JP1640096A
Authority: JP
Inventors: Yoshitaka Nakamura; ▲吉▼孝中村; Shinichi Fukada; 晋一深田; Nobuyoshi Kobayashi; 伸好小林; Masaru Hisamoto; 大久本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-02-01
Filing date: 1996-02-01
Publication date: 1997-08-15

Abstract

(57)【要約】【課題】接合リーク電流を増大させることなく、電極の
抵抗を低減する。【解決手段】選択エッチングが可能な二種の絶縁膜でゲ
ート側壁スペーサを形成し、後に導電膜が形成される拡
散層及びゲート電極のシリコン表面をドライエッチング
のプラズマ雰囲気に曝さないようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法、特にＭＯＳ型トランジスタの製造方法に関する。

【０００２】

【従来の技術】半導体装置の高性能化、特にＭＯＳ(Met
al Oxide Semiconductor）型トランジスタの動作の高速
化が要求されている。このためには、ＭＯＳ型トランジ
スタの拡散層及びゲート電極の抵抗を低減することが必
要である。その方法として、金属シリサイド膜などの導
電膜を電極上に形成する手法が検討され、一部実用化さ
れている。コバルトシリサイド膜を電極上に形成する例
が、アイ・イー・イー・イー・トランザクションズ・オ
ン・エレクトロン・デバイシズ（IEEE Transac
tions on Electron Devices）ＥＤ３４巻２１０８か
ら２１１５頁（１９８７年発行）に記載されている。

【０００３】図２は拡散層及びゲート電極上にコバルト
シリサイド膜を有するｎＭＯＳ型トランジスタをその形
成工程順に示す断面図である。図２（ａ）に示すよう
に、シリコン基板１上に、素子分離の酸化シリコン膜２
を形成する。図２（ｂ）に示すように、ゲート絶縁膜と
なる酸化シリコン膜３を形成した後、リン（Ｐ）を添加
したポリシリコン膜４よりなるゲート電極を形成する。
そして、拡散層形成予定領域５にヒ素イオンを注入す
る。図２(ｃ）に示すように、モノシラン(ＳｉＨ₄)ガス
と亜酸化窒素(Ｎ₂Ｏ）ガスを原料とした高温熱ＣＶＤ法
により酸化シリコン膜６を形成する。図２（ｄ）に示す
ように、この酸化シリコン膜６を等方的にドライエッチ
ングして、ゲート側壁スペーサを形成した後、拡散層形
成予定領域５に二度目のヒ素イオンの注入を行う。続い
て、熱処理を施し、拡散層８を形成する。図２（ｅ）に
示すように、コバルトシリサイド膜９を拡散層８上及び
ゲート電極のポリシリコン４上にシリサイド形成反応に
より選択的に形成する。その後、ＭＯＳ型トランジスタ
の形成に引き続き、第一層，第二層配線及び各配線層，
電極間の接続配線を形成する。

【０００４】

【発明が解決しようとする課題】上記従来技術では、形
成されたコバルトシリサイド膜の凹凸が大きく、膜厚が
不均一になり、同時にコバルトシリサイド膜の形成に伴
うシリコンへの侵食が不均一に異常に大きな部分が生じ
るという問題がある。この様な問題は、特にｎ+型シリ
コン上で著しく、しばしば接合リーク電流を増大させ
る。また、ＣＭＯＳ型トランジスタへの応用時には、ｐ
+ 型シリコン上とｎ+ 型シリコン上とで、形成されるコ
バルトシリサイド膜に膜厚差が生じ、電極抵抗が充分に
低減されないという問題がある。コバルトシリサイド膜
に限らず、シリサイド形成反応やCVD法など、シリコン
上での反応及びシリコン自体の反応を伴って導電膜を形
成する場合には、同様の問題が生じる。

【０００５】本発明の目的は、異なる導電型のシリコン
上でも膜厚差が小さく、膜厚が均一な導電膜（コバルト
シリサイド膜など）を拡散層及びゲート電極上に、シリ
コンへの異常な侵食を伴わずに形成する方法を提供する
ことにある。

【０００６】

【課題を解決するための手段】種々解析の結果、上記問
題はゲート側壁スペーサ形成時のドライエッチングに起
因することが分かった。特に、シリコン表面がドライエ
ッチングのプラズマ雰囲気に曝されたことにより、上記
問題が増長されていることが分かった。

【０００７】本発明は上記目的を達成するため、拡散層
及びゲート電極のシリコン表面をドライエッチングのプ
ラズマ雰囲気に曝さない。具体的には、ゲート側壁スペ
ーサ形成時にシリコン表面にプラズマダメージが導入さ
れるのを防ぐために、互いに選択エッチングが可能な第
一及び第二の絶縁膜を順に形成し、第二の絶縁膜により
シリコン表面を保護した状態で第一の絶縁膜をドライエ
ッチング法により加工し、第二の絶縁膜をウェットエッ
チング法などにより除去して、ゲート側壁スペーサを形
成する。

【０００８】

【発明の実施の形態】

（実施例１）本実施例では、酸化シリコン膜と窒化シリ
コン膜を用いてゲート側壁スペーサを形成し、拡散層及
びゲート電極上にコバルトシリサイド膜を形成した例を
述べる。図１は本発明を用いたＭＯＳ型トランジスタを
その形成工程順に示す断面図である。

【０００９】図１（ａ）に示すように、ｐ型（１００）
のシリコン基板１上に２０ｎｍ厚のパッド酸化膜（図示
せず）と１２０ｎｍ厚の窒化シリコン膜（図示せず）を
形成した。そして、ホトリソグラフィー技術とドライエ
ッチング技術により、拡散層形成予定領域上以外の窒化
シリコン膜を除去した。さらに、１０００℃のウェット
酸素雰囲気中で酸化し、３５０ｎｍ厚の素子分離の酸化
シリコン膜２を形成した。

【００１０】図１（ｂ）に示すように、４ｎｍ厚のゲー
ト絶縁膜となる酸化シリコン膜３を熱酸化して形成した
後、リンを添加した２００ｎｍ厚のポリシリコン膜４を
低圧ＣＶＤ法により形成した。そして、電子線リソグラ
フィー技術とドライエッチング技術により、ポリシリコ
ン膜４をゲート長２００ｎｍのゲート電極の形状に加工
した。次に、ゲート電極をマスクとして拡散層形成予定
領域５に一度目のイオン注入を行った。ここでは４ｎｍ
厚の酸化シリコン膜を通して１５ｋｅＶで１×１０¹⁴／
cm²のヒ素イオンを注入した。

【００１１】図１（ｃ）に示すように、第一の絶縁膜と
してモノシランガスと亜酸化窒素ガスとを原料ガスとす
る高温（７５０℃）熱ＣＶＤ法により３０ｎｍ厚の酸化
シリコン膜６を形成した。さらにその上に重ねて、第二
の絶縁膜としてモノシランガスとアンモニア(ＮＨ₃）ガ
スを原料ガスとするプラズマＣＶＤ法により１００ｎｍ
厚の窒化シリコン膜７を形成した。

【００１２】図１（ｄ）に示すように、ドライエッチン
グ技術により窒化シリコン膜７をゲート側壁スペーサ形
状に加工した。このエッチング処理では、１００℃に基
板を加熱した状態で、エッチングガスとして八フッ化三
炭素（Ｃ₃Ｆ₈）とアルゴンの１：３の混合ガスを用いて
行ったところ、スペーサ長が１００ｎｍのゲート側壁ス
ペーサが形成された。この時、窒化シリコン膜７が選択
的にエッチングされ、高温熱ＣＶＤ法により形成された
酸化シリコン膜６のエッチングは５ｎｍ厚以下に抑えら
れた。その後、ゲート電極及びゲート側壁スペーサをマ
スクとして拡散層形成予定領域５に二度目のイオン注入
を行った。ここでは、酸化シリコン膜６を通して５０ｋ
ｅＶで５×１０¹⁵／cm²のヒ素イオンを注入した。その
後、800℃の窒素雰囲気中で熱処理を施し、拡散層８を
形成した。接合深さは、ゲート電極下部及びそれ以外の
拡散層部分で、それぞれ５０ｎｍ及び１００ｎｍであっ
た。

【００１３】図１（ｅ）に示すように、１／９９のフッ
化水素酸水溶液（工業用５０％のフッ化水素酸水溶液を
水で１００倍に希釈したもの）を用いて、高温熱ＣＶＤ
法により形成された酸化シリコン膜６をウェットエッチ
ング法により除去した。エッチング処理時間は９０秒と
したが、この時、酸化シリコン膜６が選択的にエッチン
グされ、窒化シリコン膜７は実質的にエッチングされ
ず、また、素子分離のシリコン酸化膜２のエッチングは
２ｎｍ厚以下に抑えられた。以上により、酸化シリコン
膜６と窒化シリコン膜７の二種の絶縁膜からなるゲート
側壁スペーサが形成された。また、窒化シリコン膜７の
ドライエッチング時には、拡散層及びゲート電極のシリ
コン表面は酸化シリコン膜６により被覆保護され、ドラ
イエッチングのプラズマ雰囲気に曝されなかった。酸化
シリコン膜６の膜厚は、プラズマダメージがシリコン表
面まで及ばないために必要な厚さの観点、及びゲート側
壁スペーサの加工の容易性の観点から、１０ｎｍ厚以上
４０ｎｍ厚以下が適当である。

【００１４】図１（ｆ）に示すように、１０ｎｍ厚のコ
バルト膜をスパッタ法により形成し、４６０℃で１分間
の熱処理により、２５ｎｍ厚のコバルトシリサイド膜９
を拡散層８上及びゲート電極のポリシリコン膜４上に形
成した。その後、塩酸(HCl)と過酸化水素（Ｈ₂Ｏ₂）の
水溶液を用いたウェットエッチング法により、未反応の
コバルト膜を除去した。その後、７００℃で１分間の再
度の熱処理により、コバルトシリサイド膜９を低抵抗化
した。その結果、コバルトシリサイド膜の膜厚の不均一
さ、シリコンへの侵食の問題は認められなかった。これ
は拡散層及びゲート電極のシリコン表面がプラズマダメ
ージを受けなかったためと考えられる。

【００１５】図３は、この工程により形成したＭＯＳ型
トランジスタ上に配線を施した半導体装置の断面図であ
る。

【００１６】まず、第一層配線を以下の様に形成した。
プラズマＣＶＤ法によりＰＳＧ膜１１を形成し熱処理し
た後、電子線リソグラフィー技術とドライエッチング技
術によりコンタクト孔を開孔した。このコンタクト孔を
選択ＣＶＤ法により形成したタングステンプラグ１２で
埋め込んだ。さらに、スパッタ法によりタングステン膜
１３を形成し、ホトリソグラフィー技術とドライエッチ
ング技術により加工して第一層配線を形成した。

【００１７】続いて、第二層配線を以下の様に形成し
た。層間絶縁膜としては、塗布系酸化シリコン膜の上下
をプラズマＣＶＤ法により形成したＰＳＧ膜で挟んだ後
平坦化処理を施した三層層間絶縁膜１４を用いた。ホト
リソグラフィー技術とドライエッチング技術により接続
孔を開口した後、窒化チタン膜１５とアルミニウム膜１
６の積層膜をスパッタ法により形成し、アルミニウム膜
１６にリフロー処理を施して接続孔内を埋め込んだ。そ
して、ホトリソグラフィー技術とドライエッチング技術
により加工して第二層配線を形成した。

【００１８】以上により形成されたＭＯＳ型トランジス
タは、接合リーク電流の問題はなく、拡散層及びゲート
電極の抵抗が充分に低減された。そのため、ＭＯＳ型ト
ランジスタの動作速度は従来技術によるものと比較して
向上した。

【００１９】本実施例では、高温熱ＣＶＤ法により形成
された酸化シリコン膜６のエッチング処理工程で、フッ
化水素酸水溶液を用いたウェットエッチング法を用いた
が、これに替えてフッ化水素ガスと水蒸気を用いる、い
わゆるＨＦベーパーエッチング法を用いることもでき
る。上記エッチング処理工程で、ウェットエッチング法
を用いた場合、素子分離の酸化シリコン膜２もエッチン
グされる結果、接合リーク電流の増大を引き起こす恐れ
がある。ＨＦベーパーエッチング法による場合には、高
温熱ＣＶＤ法により形成された酸化シリコン膜６のみを
選択的にエッチング除去可能であるので、プロセスマー
ジンを拡大できる利点がある。ＨＦベーパーエッチング
のエッチングガスとしては、フッ化水素ガスと水蒸気の
組合せに替えて、フッ化水素ガスとアルコール蒸気、あ
るいはフッ化水素ガスと水蒸気とアルコール蒸気などの
組合せを用いることもできる。

【００２０】（実施例２）本実施例では、実施例１と同
様にゲート側壁スペーサを形成し、拡散層及びゲート電
極上に選択ＣＶＤ法によりタングステン膜を形成した例
を述べる。図１は本発明を用いたＭＯＳ型トランジスタ
をその形成工程順に示す断面図である。

【００２１】実施例１と同様に図１に従い、シリコン基
板１上に素子分離の酸化シリコン膜２，ゲートの酸化シ
リコン膜３とポリシリコン膜４よりなるゲート電極を形
成し、拡散層形成予定領域５にヒ素イオン注入を行っ
た。そして、高温熱ＣＶＤ法による酸化シリコン膜６と
窒化シリコン膜７を順次形成し、窒化シリコン膜７をゲ
ート側壁スペーサ形状に加工した後、二度目のヒ素イオ
ン注入と熱処理により拡散層８を形成した。続いて、フ
ッ化水素酸水溶液を用いたウェットエッチング処理によ
り、図１（ｅ）に示す構造を得た。

【００２２】その後、拡散層８上及びゲート電極のポリ
シリコン膜４上に、選択ＣＶＤ法により５０ｎｍ厚のタ
ングステン膜１０を形成し、図４に示す構造を得た。タ
ングステン膜１０の形成時には、原料ガスとしてモノシ
ランガスと六フッ化タングステンガスとを１対２の比率
で流し、基板温度を２８０℃とした。その結果、拡散層
８上、及びゲート電極のポリシリコン膜４上にタングス
テン膜１０が選択的に成長した。形成されたタングステ
ン膜１０には膜厚の不均一さの問題はなく、シリコンへ
の侵食による接合リーク電流増大の問題も認められなか
った。

【００２３】その後、上記工程により形成したＭＯＳ型
トランジスタ上に、実施例１と同様に配線を施し、図５
に示す断面構造を得た。以上により形成されたＭＯＳ型
トランジスタは、タングステン膜により拡散層及びゲー
ト電極の抵抗が充分に低減され、シリコンへの侵食に起
因する接合リーク電流増大の問題もなく、ＭＯＳ型トラ
ンジスタの動作速度は従来技術によるものと比較して向
上した。

【００２４】本実施例では、タングステン膜を拡散層及
びゲート電極上に形成したが、これに替えて選択成長し
たシリコン膜を用いることもできる。

【００２５】（実施例３）図６は、ＣＭＯＳ型トランジ
スタのｐ+ 型及びｎ+ 型拡散層上に、実施例１及び従来
の技術に記載の方法により、コバルトシリサイド膜を形
成した結果を比較したものである。従来の技術の場合、
コバルトシリサイド膜には凹凸が認められ、特にｎ+ 型
拡散層上では凹凸の大きさは３０ｎｍ程度にも達してい
た。この現象を反映して、コバルトシリサイド膜のシー
ト抵抗は特にｎ+ 型拡散層上では異常に高く、またシリ
コンへの侵食も大きかった。これらの問題は、スペーサ
形成工程におけるドライエッチング時に、シリコン表面
に導入された結晶欠陥、及びＳｉ−Ｏ結合などを含むエ
ッチング残渣に起因すると考えられる。すなわち、エッ
チング残渣がシリコンとコバルト膜との反応を阻害し、
また結晶欠陥によりコバルトシリコン膜の形成が不均一
になった結果、またシリコンへの侵食が不均一に大きな
部分が生じたためと考えられる。コバルトシリサイド膜
に限らず、シリコンと金属膜との反応により金属シリサ
イド膜を形成する場合には、本発明を用いることによ
り、同様に膜厚の均一化及びシリコン侵食の抑制の効果
がある。

【００２６】図７は、ＣＭＯＳ型トランジスタのｐ+ 型
及びｎ+ 型拡散層上に、実施例２及び従来の技術に記載
の方法により、タングステン膜を形成した結果を比較し
たものである。従来の技術によりゲート側壁スペーサを
形成した場合、タングステン膜の膜厚はｐ+ 型拡散層上
ではｎ+ 型拡散層上よりも小さくなり、またｎ+ 型拡散
層上では大きなシリコンへの侵食（エンクローチメン
ト）が生じた。これらの問題もコバルトシリサイド膜と
同様に、ドライエッチング時にシリコン表面に導入され
た結晶欠陥及びエッチング残渣に起因すると考えられ
る。すなわち、エッチング残渣がシリコン表面でのタン
グステン核形成を阻害し、また結晶欠陥によりタングス
テン核の形成が不均一になった結果、シリコンへの侵食
が不均一に大きな部分が生じたためと考えられる。一
方、実施例２の場合、ｐ+ 型及びｎ+ 型拡散層上におけ
るタングステン膜の膜厚差は低減された。また、シリコ
ンへの侵食も低減された。タングステン膜に限らず、Ｃ
ＶＤ法などシリコン表面における気体原料の反応により
導電膜を形成する場合には、本発明を用いることによ
り、同様に膜厚の均一化及びシリコン侵食の抑制の効果
がある。

【００２７】本実施例により形成されたＣＭＯＳ型トラ
ンジスタでは、接合リーク電流の増大の問題はなく、拡
散層抵抗が低減したため、ＭＯＳ動作速度の向上及び消
費電力の低減が図られた。

【００２８】

【発明の効果】本発明によれば、拡散層及びゲート電極
上に平滑な導電膜を形成でき、かつシリコンへの侵食を
低減できる。その結果、接合リーク電流を増大させずに
拡散層及びゲート電極の抵抗を充分に低減することがで
きるため、ＭＯＳ型トランジスタの動作速度の向上が可
能である。

【図面の簡単な説明】

【図１】本発明の実施例１を工程順に示すＭＯＳ型トラ
ンジスタの断面図。

【図２】従来技術を工程順に示すＭＯＳ型トランジスタ
の断面図。

【図３】本発明の実施例１により形成された半導体装置
の断面図。

【図４】本発明の実施例２により形成されたＭＯＳ型ト
ランジスタの断面図。

【図５】本発明の実施例２により形成された半導体装置
の断面図。

【図６】コバルトシリサイド膜のシート抵抗及びシリコ
ンへの侵食の大きさを示す実験データの説明図。

【図７】タングステン膜の膜厚及びシリコンへの侵食の
大きさを示す実験データの説明図。

【符号の説明】

１…シリコン基板、２…素子分離の酸化シリコン膜、３
…ゲートの酸化シリコン膜、４…ポリシリコン膜、５…
拡散層形成予定領域、６…高温熱ＣＶＤ法により形成さ
れた酸化シリコン膜、７…窒化シリコン膜、８…拡散
層、９…コバルトシリサイド膜。

───────────────────────────────────────────────────── フロントページの続き (72)発明者久本大東京都国分寺市東恋ケ窪１丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】ＭＯＳ型トランジスタを有する半導体集積
回路において、ゲート側壁スペーサの形成時に拡散層領
域及びゲート電極のシリコンをドライエッチングのプラ
ズマ雰囲気に曝さず、その後、前記シリコン上に導電膜
を形成することを特徴とする半導体装置の製造方法。
【請求項２】請求項１に記載の前記ゲート側壁スペーサ
が、ドライエッチングあるいはウェットエッチングで異
なるエッチング速度の複数種類の絶縁膜から形成されて
いる半導体装置の製造方法。
【請求項３】請求項２に記載の前記絶縁膜の一部が窒化
シリコン膜及び酸化シリコン膜を含む半導体装置の製造
方法。
【請求項４】前記ゲート電極を形成した後、第一の絶縁
膜を形成する工程と、第二の絶縁膜を形成する工程と、
前記第二の絶縁膜を前記第一の絶縁膜に対して選択的に
エッチングして前記ゲート側壁スペーサの形状に加工す
る工程と、前記第一の絶縁膜をドライエッチング法を用
いずに前記第二の絶縁膜に対して選択的にエッチングす
る工程と、前記導電膜を拡散層領域上に形成する工程と
を、この順に含む請求項１に記載の半導体装置の製造方
法。
【請求項５】請求項１に記載の前記導電膜が金属シリサ
イド膜である半導体装置の製造方法。
【請求項６】請求項５に記載の前記金属シリサイド膜が
コバルトシリサイド膜，ニッケルシリサイド膜，チタン
シリサイド膜の何れかである半導体装置の製造方法。
【請求項７】請求項１に記載の前記導電膜がタングステ
ン膜である半導体装置の製造方法。
【請求項８】請求項１に記載の前記導電膜がシリコン膜
である半導体装置の製造方法。
【請求項９】請求項１に記載の前記導電膜の形成方法と
して、シリコンと金属膜とのシリサイド反応を用いる半
導体装置の製造方法。
【請求項１０】請求項１に記載の前記導電膜の形成方法
として、気体原料から薄膜を形成するＣＶＤ法を用いる
半導体装置の製造方法。
【請求項１１】請求項１に記載の前記シリコンが複数の
導電型（ｐ型及びｎ型）のシリコンを含む半導体装置の
製造方法。
【請求項１２】請求項４に記載の前記第一の絶縁膜の選
択エッチングを、フッ化水素ガスと水蒸気、あるいはフ
ッ化水素ガスとアルコール蒸気を用いて行う半導体装置
の製造方法。