JPH10335661A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極等に金属シリサイド膜を自己整合
的に形成しつつ、所望のパターンのゲート電極及び特性
を有する半導体装置を高い歩留りで製造する。 【解決手段】 多結晶シリコン膜３４上に反射防止膜と
してシリコン窒化酸化膜３５を積層させ、シリコン窒化
膜３７で側壁スペーサを形成する際にシリコン窒化酸化
膜３５を除去する。シリコン窒化膜３７はシリコン窒化
酸化膜３５よりもエッチング速度が遅いので、側壁スペ
ーサの高さ及び幅の減少を抑制でき、チャネル領域への
不純物の横方向拡散を抑制すると共に高融点金属シリサ
イド膜３９を介した多結晶シリコン膜３４とシリコン基
板３１との短絡を防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本願の発明は、リソグラフィ
時に反射防止膜を用いる半導体装置の製造方法に関する
ものである。

【０００２】

【従来の技術】半導体装置を製造するためのリソグラフ
ィに際して、現在では単色光光源が用いられているが、
広帯域光源を用いる場合に比べて単色光光源を用いる場
合には定在波効果が顕著に現れる。定在波効果が現れる
とレジストの線幅制御性が低下して所望のパターンを有
する半導体装置を製造することが困難になるので、定在
波効果を抑制するための一つの方法として、反射防止膜
を用いる方法が考えられている。

【０００３】図３は、ＬＤＤ構造のＭＯＳトランジスタ
を製造する際に反射防止膜を用いる本願の発明の第１従
来例を示している。この第１従来例では、図３（ａ）に
示す様に、シリコン基板１１にウェルを形成した後、Ｌ
ＯＣＯＳ法で素子分離領域にシリコン酸化膜１２を形成
する。ＬＯＣＯＳ法の代わりにトレンチ法等を用いる場
合もある。

【０００４】次に、図３（ｂ）に示す様に、シリコン酸
化膜１２に囲まれている素子活性領域の表面にゲート酸
化膜としてのシリコン酸化膜１３を形成した後、厚さ１
００ｎｍ程度の多結晶シリコン膜１４と、厚さ１００ｎ
ｍ程度のタングステンシリサイド膜等である高融点金属
シリサイド膜１５とを順次に堆積させる。そして、反射
防止膜である厚さ３０ｎｍ程度のシリコン窒化酸化膜１
６を、下記の条件で、高融点金属シリサイド膜１５上に
堆積させる。

【０００５】シリコン窒化酸化膜の形成条件（平行平板
プラズマＣＶＤ法） ガス：ＳｉＨ₄ ／Ｎ₂ Ｏ＝５０／２５ｓｃｃｍ 温度：３６０℃ 圧力：３００Ｐａ 高周波出力：１９０Ｗ

【０００６】次に、図３（ｃ）に示す様に、リソグラフ
ィ及びエッチングで、シリコン窒化酸化膜１６、高融点
金属シリサイド膜１５及び多結晶シリコン膜１４をゲー
ト電極のパターンに加工する。そして、シリコン窒化酸
化膜１６やシリコン酸化膜１２等をマスクにした不純物
のイオン注入で、ＬＤＤ構造のソース・ドレイン領域を
構成する低濃度の不純物領域１７をシリコン基板１１に
形成する。

【０００７】次に、図３（ｄ）に示す様に、シリコン酸
化膜１８を下記の条件で堆積させ、シリコン酸化膜１８
の全面を下記の条件でエッチバックして、このシリコン
酸化膜１８から成る側壁スペーサを多結晶シリコン膜１
４及び高融点金属シリサイド膜１５の側面に形成する。

【０００８】シリコン酸化膜の形成条件（常圧ＣＶＤ
法） ガス：ＳｉＨ₄ ／Ｏ₂ ＝１５〜５０／３００〜１００ｓ
ｃｃｍ 温度：３８０〜５００℃ 圧力：常圧

【０００９】シリコン酸化膜のエッチング条件 ガス：ＣＨＦ₃ ＝５０ｓｃｃｍ 圧力：５．５Ｐａ 高周波出力：７５０Ｗ

【００１０】その後、シリコン窒化酸化膜１６やシリコ
ン酸化膜１２、１８等をマスクにした不純物のイオン注
入で、ＬＤＤ構造のソース・ドレイン領域を構成する高
濃度の不純物領域１９をシリコン基板１１に形成し、熱
処理を行って不純物領域１７、１９中の不純物を活性化
させる。

【００１１】図４は、ＬＤＤ構造のＭＯＳトランジスタ
を製造する際に反射防止膜を用いると共にゲート電極及
びソース・ドレイン領域の寄生抵抗を低減させるために
これらに自己整合的に高融点金属シリサイド膜を形成す
る本願の発明の第２従来例を示している。この第２従来
例では、図４（ａ）に示す様に、シリコン基板２１にウ
ェルを形成した後、素子分離領域にシリコン酸化膜２２
を形成する。

【００１２】次に、図４（ｂ）に示す様に、シリコン酸
化膜２２に囲まれている素子活性領域の表面にゲート酸
化膜としてのシリコン酸化膜２３を形成した後、多結晶
シリコン膜２４を堆積させ、更に、反射防止膜であるシ
リコン窒化酸化膜２５を上記の条件で堆積させる。

【００１３】次に、図４（ｃ）に示す様に、リソグラフ
ィ及びエッチングで、シリコン窒化酸化膜２５及び多結
晶シリコン膜２４をゲート電極のパターンに加工する。
そして、シリコン窒化酸化膜２５やシリコン酸化膜２２
等をマスクにした不純物のイオン注入で、ＬＤＤ構造の
ソース・ドレイン領域を構成する低濃度の不純物領域２
６をシリコン基板２１に形成する。

【００１４】次に、図４（ｄ）に示す様に、シリコン酸
化膜２７を上記の条件で堆積させ、シリコン酸化膜２７
の全面を上記の条件でエッチバックして、このシリコン
酸化膜２７から成る側壁スペーサを多結晶シリコン膜２
４の側面に形成する。

【００１５】次に、図４（ｅ）に示す様に、シリコン窒
化酸化膜２５が除去されるまでシリコン酸化膜２７の全
面を上記の条件で更にエッチバックして多結晶シリコン
膜２４を露出させた後、多結晶シリコン膜２４やシリコ
ン酸化膜２２、２７等をマスクにした不純物のイオン注
入で、ＬＤＤ構造のソース・ドレイン領域を構成する高
濃度の不純物領域２８をシリコン基板２１に形成する。

【００１６】その後、図示されてはいないが、高融点金
属膜を全面に堆積させ、多結晶シリコン膜２４の露出部
及びシリコン基板２１の露出部と高融点金属膜とをシリ
サイド化反応させてこれらの露出部に自己整合的に高融
点金属シリサイド膜を形成した後、シリコン酸化膜２
２、２７上に未反応のまま残っている高融点金属膜を除
去する。

【００１７】

【発明が解決しようとする課題】ところで、図３に示し
た第１従来例の様に多結晶シリコン膜１４と高融点金属
シリサイド膜１５とから成るポリサイド構造のゲート電
極を形成する場合は、反射防止膜であるシリコン窒化酸
化膜１６が高融点金属シリサイド膜１５上に残存しても
特に問題はない。

【００１８】しかし、図４に示した第２従来例の様に多
結晶シリコン膜２４の露出部及びシリコン基板２１の露
出部に自己整合的に高融点金属シリサイド膜を形成する
場合は、多結晶シリコン膜２４を露出させるために、側
壁スペーサが形成された後もシリコン酸化膜２７のエッ
チバックを続行して、多結晶シリコン膜２４上からシリ
コン窒化酸化膜２５を除去する必要がある。

【００１９】ところが、上記のエッチング条件では、シ
リコン酸化膜のエッチング速度が３００ｎｍ／分である
のに対して、シリコン窒化酸化膜のエッチング速度が１
００ｎｍ／分であり、シリコン酸化膜の方がシリコン窒
化酸化膜よりも３倍程度も速い。

【００２０】このため、図４（ｅ）に示した様に、シリ
コン窒化酸化膜２５が除去されるまでシリコン酸化膜２
７をエッチバックすると、シリコン酸化膜２７が過剰に
エッチングされて、このシリコン酸化膜２７から成る側
壁スペーサの高さ及び幅が大幅に減少する。

【００２１】この様に側壁スペーサの高さ及び幅が大幅
に減少した状態で、高濃度の不純物領域２８を形成する
ための不純物をシリコン基板２１にイオン注入すると、
チャネル領域に近接した領域に不純物がイオン注入され
て、この不純物がチャネル領域まで横方向へ拡散し易
い。このため、短チャネル効果やソース／ドレイン間の
パンチスルーやサブスレッショルド電流等が増大して、
所望の特性を有する半導体装置を製造することが困難で
ある。

【００２２】また、上述の様に側壁スペーサの高さ及び
幅が大幅に減少した状態で高融点金属シリサイド膜を形
成すると、多結晶シリコン膜２４の露出部とシリコン基
板２１の露出部とを側壁スペーサで互いに離間させにく
くて、これらの露出部に自己整合的に形成した高融点金
属シリサイド膜同士が連なり易い。このため、多結晶シ
リコン膜２４とシリコン基板２１とが短絡し易くて、半
導体装置を高い歩留りで製造することも困難である。

【００２３】従って、本願の発明は、所望のパターンの
ゲート電極を有する半導体装置を製造することができ、
しかも、シリコン膜の露出部とシリコン基体の露出部と
に金属シリサイド膜を自己整合的に形成するにも拘ら
ず、所望の特性を有する半導体装置を高い歩留りで製造
することができる方法を提供することを目的としてい
る。

【００２４】

【課題を解決するための手段】請求項１に係る半導体装
置の製造方法は、シリコン膜とシリコン窒化酸化膜とを
シリコン基体上に順次に積層させる工程と、前記シリコ
ン窒化酸化膜及び前記シリコン膜をゲート電極のパター
ンに加工する工程と、前記シリコン窒化酸化膜のエッチ
ング速度と同等以下のエッチング速度を有する絶縁膜で
前記パターンを覆う工程と、前記シリコン膜上の前記シ
リコン窒化酸化膜が除去されるまで前記絶縁膜をエッチ
バックして、この絶縁膜で前記ゲート電極の側壁スペー
サを形成する工程と、前記側壁スペーサを形成した後
に、前記シリコン膜の露出部及び前記シリコン基体の露
出部と金属とを反応させてこれらの露出部に金属シリサ
イド膜を形成する工程とを具備することを特徴としてい
る。

【００２５】請求項２に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記絶
縁膜としてシリコン窒化膜を用いることを特徴としてい
る。

【００２６】請求項３に係る半導体装置の製造方法は、
請求項１に係る半導体装置の製造方法において、前記絶
縁膜としてシリコン窒化酸化膜を用いることを特徴とし
ている。

【００２７】本願の発明に係る半導体装置の製造方法で
は、シリコン膜上にシリコン窒化酸化膜を積層させるの
で、このシリコン窒化酸化膜が反射防止膜になり、シリ
コン膜をゲート電極のパターンに加工するためのリソグ
ラフィ時に定在波効果を抑制することができる。

【００２８】しかも、ゲート電極の側壁スペーサを形成
するための絶縁膜として、シリコン窒化酸化膜のエッチ
ング速度と同等以下のエッチング速度を有する絶縁膜を
用いるので、シリコン膜の露出部とシリコン基体の露出
部とに金属シリサイド膜を自己整合的に形成するため
に、シリコン膜上のシリコン窒化酸化膜が除去されるま
で絶縁膜をエッチバックしても、側壁スペーサの高さ及
び幅の減少を抑制することができる。

【００２９】この様に、ゲート電極の側壁スペーサにお
ける高さ及び幅の減少を抑制することができるので、ゲ
ート電極や側壁スペーサ等をマスクにして、ソース・ド
レイン領域を形成するための不純物をシリコン基体中に
導入しても、チャネル領域から離間した領域へ不純物を
導入することができて、チャネル領域への不純物の横方
向拡散を抑制することができる。

【００３０】更に、ゲート電極の側壁スペーサにおける
高さ及び幅の減少を抑制することができるので、シリコ
ン膜の露出部とシリコン基体の露出部とを側壁スペーサ
で互いに離間させることができ、これらの露出部に自己
整合的に形成した金属シリサイド膜同士が連なりにくく
て、シリコン膜とシリコン基体との短絡を防止すること
ができる。

【００３１】

【発明の実施の形態】以下、本願の発明の一実施形態
を、図１、２を参照しながら説明する。本実施形態で
は、図１（ａ）に示す様に、９５０℃のウエット酸化等
を行うＬＯＣＯＳ法でシリコン基板３１の素子分離領域
にシリコン酸化膜３２を形成した後、ウェルやソース／
ドレイン間のパンチスルー防止用の埋め込み層を形成し
たり閾値電圧を調整したりするための不純物を、シリコ
ン基板３１にイオン注入する。ＬＯＣＯＳ法の代わりに
トレンチ法等を用いてもよい。

【００３２】次に、図１（ｂ）に示す様に、シリコン酸
化膜３２に囲まれている素子活性領域の表面に、８５０
℃のパイロジェニック酸化等で、厚さ５ｎｍ程度のシリ
コン酸化膜３３をゲート酸化膜として形成する。そし
て、厚さ２００ｎｍ程度の多結晶シリコン膜３４と反射
防止膜である厚さ３０ｎｍ程度のシリコン窒化酸化膜３
５とを順次に堆積させる。非晶質シリコン膜や多結晶シ
リコン膜と非晶質シリコン膜との複合膜等を多結晶シリ
コン膜３４の代わりに用いてもよい。

【００３３】次に、図１（ｃ）に示す様に、リソグラフ
ィ及びエッチングで、シリコン窒化酸化膜３５及び多結
晶シリコン膜３４をゲート電極のパターンに加工する。
そして、シリコン窒化酸化膜３５やシリコン酸化膜３２
等をマスクにした不純物のイオン注入で、ＬＤＤ構造の
ソース・ドレイン領域を構成する低濃度の不純物領域３
６をシリコン基板３１に形成する。

【００３４】次に、図１（ｄ）に示す様に、厚さ２００
ｎｍ程度のシリコン窒化膜３７を下記の条件で堆積させ
る。 シリコン窒化膜の形成条件（減圧ＣＶＤ法） ガス：ＳｉＨ₂ Ｃｌ₂ ：ＮＨ₃ ＝１：１０程度の比率 温度：６５０〜８００℃ 圧力：３０〜１００Ｐａ

【００３５】次に、図２（ａ）に示す様に、シリコン窒
化膜３７の全面を下記の条件でエッチバックして、この
シリコン窒化膜３７から成る側壁スペーサを多結晶シリ
コン膜３４の側面に形成する。 シリコン窒化膜のエッチング条件 ガス：ＣＨＦ₃ ／ＣＯ＝２０／８０ｓｃｃｍ 高周波電力：１５００Ｗ 圧力：５Ｐａ

【００３６】次に、図２（ｂ）に示す様に、シリコン窒
化酸化膜３５が除去されるまでシリコン窒化膜３７の全
面を上記の条件で更にエッチバックして多結晶シリコン
膜３４を露出させる。上記の条件では、シリコン窒化膜
３７のエッチング速度が２００ｎｍ／分であるのに対し
て、シリコン窒化酸化膜３５のエッチング速度が２５０
ｎｍ／分であり、シリコン窒化膜３７の方が遅い。

【００３７】このため、図２（ｂ）に示した様に、シリ
コン窒化酸化膜３５が除去されるまでシリコン窒化膜３
７をエッチバックしても、シリコン窒化膜３７が過剰に
エッチングされることがなく、このシリコン窒化膜３７
から成る側壁スペーサの高さ及び幅の減少を抑制するこ
とができる。

【００３８】次に、図２（ｃ）に示す様に、多結晶シリ
コン膜３４やシリコン窒化膜３７やシリコン酸化膜３２
等をマスクにして、例えばＮ型の不純物としては砒素
を、Ｐ型の不純物としてはフッ化ボロンを、夫々３×１
０¹⁵／ｃｍ² のドーズ量でイオン注入して、ＬＤＤ構造
のソース・ドレイン領域を構成する高濃度の不純物領域
３８をシリコン基板３１に形成する。そして、１０００
℃、１０秒程度の高速熱処理を行って不純物領域３６、
３８中の不純物を活性化させる。

【００３９】次に、厚さ３０ｎｍ程度のＴｉ膜等の高融
点金属膜を全面に堆積させ、６５０℃程度の第１段階の
熱処理で多結晶シリコン膜３４の露出部及びシリコン基
板３１の露出部と高融点金属膜とをシリサイド化反応さ
せて、これらの露出部に自己整合的に高融点金属シリサ
イド膜を形成する。

【００４０】その後、シリコン窒化膜３７やシリコン酸
化膜３２上に未反応のまま残っている高融点金属膜をア
ンモニア過水等で除去し、８００℃程度の第２段階の熱
処理を行って、図２（ｄ）に示す様に、多結晶シリコン
膜３４の露出部及びシリコン基板３１の露出部に自己整
合的に低抵抗の高融点金属シリサイド膜３９を形成す
る。

【００４１】なお、以上の実施形態ではゲート電極の側
壁スペーサを形成するためにシリコン窒化膜３７を用い
たが、反射防止膜であるシリコン窒化酸化膜３５とおな
じシリコン窒化酸化膜を用いてもよく、更に、シリコン
窒化酸化膜３５のエッチング速度と同等以下のエッチン
グ速度を有していればその他の絶縁膜を用いてもよい。

【００４２】

【発明の効果】本願の発明に係る半導体装置の製造方法
では、シリコン膜をゲート電極のパターンに加工するた
めのリソグラフィ時に定在波効果を抑制することができ
るので、所望のパターンのゲート電極を有する半導体装
置を製造することができる。

【００４３】しかも、シリコン膜の露出部とシリコン基
体の露出部とに金属シリサイド膜を自己整合的に形成す
るにも拘らず、ソース・ドレイン領域を形成するための
不純物のチャネル領域への横方向拡散を抑制することが
でき、更に、シリコン膜とシリコン基体との短絡を防止
することができるので、所望の特性を有する半導体装置
を高い歩留りで製造することができる。

【図面の簡単な説明】

【図１】本願の発明の一実施形態の前半を工程順に示す
側断面図である。

【図２】一実施形態の後半を工程順に示す側断面図であ
る。

【図３】本願の発明の第１従来例を工程順に示す側断面
図である。

【図４】本願の発明の第２従来例を工程順に示す側断面
図である。

【符号の説明】

３１…シリコン基板（シリコン基体）、３４…多結晶シ
リコン膜（シリコン膜）、３５…シリコン窒化酸化膜、
３７…シリコン窒化膜（絶縁膜）、３９…高融点金属シ
リサイド膜（金属シリサイド膜）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリコン膜とシリコン窒化酸化膜とをシ
   リコン基体上に順次に積層させる工程と、 前記シリコン窒化酸化膜及び前記シリコン膜をゲート電
   極のパターンに加工する工程と、 前記シリコン窒化酸化膜のエッチング速度と同等以下の
   エッチング速度を有する絶縁膜で前記パターンを覆う工
   程と、 前記シリコン膜上の前記シリコン窒化酸化膜が除去され
   るまで前記絶縁膜をエッチバックして、この絶縁膜で前
   記ゲート電極の側壁スペーサを形成する工程と、 前記側壁スペーサを形成した後に、前記シリコン膜の露
   出部及び前記シリコン基体の露出部と金属とを反応させ
   てこれらの露出部に金属シリサイド膜を形成する工程と
   を具備することを特徴とする半導体装置の製造方法。
2. 【請求項２】 前記絶縁膜としてシリコン窒化膜を用い
   ることを特徴とする請求項１記載の半導体装置の製造方
   法。
3. 【請求項３】 前記絶縁膜としてシリコン窒化酸化膜を
   用いることを特徴とする請求項１記載の半導体装置の製
   造方法。