JP3518059B2 - Mis型トランジスタの製造方法 - Google Patents
Mis型トランジスタの製造方法Info
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Description
領域であっても閾値電圧Vthの低下を有効に防止する
ことが可能なMIS型トランジスタの簡便な製造方法に
関する。
電圧Vthを制御するためにチャネル領域に不純物をイオ
ン注入することが従来より行われてきた。たとえば、N
MOSトランジスタ(以下、NMOSと称する。)とP
MOSトランジスタ(以下、PMOSと称する。)のゲ
ート電極が共にn+ 型ポリシリコン膜を用いてバルクS
i基板上に形成されている様なCMOSトランジスタ
(以下、CMOSと称する。)では、NMOSとPMO
Sとの間の仕事関数差を解消して閾値電圧Vthを対称化
するために、PMOSのチャネル領域に浅くホウ素をイ
オン注入して両トランジスタの閾値電圧Vthをほぼ等し
く(通常は1V以下)設定している。
レータ)基板上のn+ 型ポリシリコン・ゲート電極を有
するエンハンスメント型のNMOSにおいては、0.5
〜1.0Vの閾値電圧Vthを得るために、チャネル不純
物濃度を1017/cm3 以上のオーダーに設定してい
る。
不純物濃度を上昇させると、この領域のキャリア移動度
が低下して動作高速化に不利となるため、将来的にはチ
ャネル不純物濃度を低下させることが必須である。さら
に、ゲート長が0.1μmレベルにまで微細化された際
には、トランジスタ1個あたりのVth制御に寄与するチ
ャネル不純物の絶対数が少なくなり、統計的なゆらぎに
よる閾値電圧Vthの変動が相対的に無視できなくなるこ
とが、1994年シンポジウム・オンVLSIテクノロ
ジー抄録集,講演番号2.3に報告されている。このよ
うに、高速化の障害あるいはゆらぎの問題を避け難いチ
ャネル不純物を用いたVth制御は、いずれ限界に突き当
たる。
事関数により閾値電圧Vthを制御する技術が提案されて
いる。たとえば、NMOSのゲート電極をn+ 型ポリシ
リコン膜、PMOSのゲート電極をp+ 型ポリシリコン
膜をそれぞれ用いて形成するいわゆるデュアル・ゲート
型のCMOSは、上記技術の適用例である。この技術に
よると、チャネル不純物濃度を大幅に増大させることな
く閾値電圧Vthの制御が可能となるので、トランジスタ
の電流駆動能力の低下を防ぐことができる。しかも、P
MOSのチャネル・プロファイルが表面チャネル型とな
るため、パンチスルー耐性も向上する。
クノロジー抄録集,演題番号2.2には、SOI基板上
に形成されたp+ −n+ ダブル・ゲート構造を有するM
OS型トランジスタが示されている。これは、フロント
・ゲート電極にp+ 型ポリシリコン膜、バック・ゲート
電極にn+ 型ポリシリコン膜を用いたMOS型トランジ
スタであり、短チャネル効果を抑制しながら閾値電圧V
thを0.3V未満に低下させている。
号30.2.1には、SOI基板上に50%のGeを含
む多結晶SiGeを用いてゲート電極を形成したMOS
型トランジスタが示されている。ここでは、チャネル不
純物濃度が低くても閾値電圧Vthを0.5V近傍まで下
げ、完全デプリション型で温度による閾値電圧Vth変動
の少ないCMOSが作製されている。
番号15.5には、1×1012-15/cm2 のオーダー
で不純物をドーピングしたSiリッチなMoSixゲー
ト電極を用いたCMOSが示されている。このCMOS
では、MoSix膜とゲート酸化膜との界面にフェルミ
準位の変化が温度に依存するような非縮退型のSi層を
偏析させることにより、温度による閾値電圧Vthの変動
を補償している。
ランジスタの微細化が今後さらに進行した際には、ゲー
ト長の縮小に伴って短チャネル効果がより一層顕在化す
るが、このことによる閾値電圧Vthの低下をいかに防ぐ
かが重要な課題となる。従来のようにチャネル不純物濃
度により閾値電圧Vthを制御していた場合には、ソース
/ドレイン領域の下方、およびこのソース/ドレイン領
域から各々延びる空乏層が接近する領域に基板と同じ導
電型の不純物をイオン注入する(いわゆるポケット・イ
オン注入)ことにより、閾値電圧Vthの低下をある程度
補償することができた。しかし、ゲート電極の仕事関数
で閾値電圧Vthを制御する場合には、ポケット・イオン
注入を適用することができないので、他の手法により閾
値電圧Vthの低下を補償する必要がある。
制御を通じて閾値電圧Vthの制御を行う場合でも短チ
ャネル効果による閾値電圧Vthの低下を補償すること
が可能なMIS型トランジスタの簡便な製造方法を提供
することを目的とする。
達するために提案されるものである。まず、本発明のM
IS型トランジスタは、半導体基板の表面に形成された
ゲート絶縁膜上に、ゲート長方向に仕事関数の分布を有
するゲート電極が形成されてなるものである。ここで、
上記半導体基板がSi基板であれば、ゲート絶縁膜は一
般にその熱酸化により形成される酸化膜(酸化シリコン
膜)であるから、上記トランジスタは特にMOS型トラ
ンジスタと呼ばれる。
料膜の組成がゲート長方向に連続的に変化するものであ
っても良い。しかし、実際の作製工程を考慮すると、仕
事関数が各々異なる導電材料膜からなる複数のパターン
が少なくともゲート長方向に相接して配されてなる構成
が、実用性,実現性共に優れている。
レイン領域へ向かって仕事関数が順次増大するように配
されていれば良い。ただし、このように非対称な構造は
むしろ製造に手間がかかることから、前記ゲート電極の
ゲート長方向の中央部から両端部へ向けて仕事関数が順
次増大するように配することが特に好適である。
央部から両端部へ向けて仕事関数が順次減少するように
配されたゲート電極では、ゲート長の縮小に伴ってより
急激に閾値電圧Vthが低下するようになるため、本発明
の目的には合致しない。しかし、ゲート長が決まると閾
値電圧Vthが決まるいわゆるマルチVth型デバイスへの
応用を考える場合には、このような逆配列も有効であ
る。
る実用的なゲート電極の構成としては、以下のような例
が挙げられる。相対的に小さい仕事関数を有する第1の
導電材料膜からなる第1パターンと、該第1の導電材料
膜よりも大きい仕事関数を有する第3の導電材料膜から
なり該第1のパターンの表面に沿う第3パターンと、該
第3の導電材料膜よりも大きい仕事関数を有する第2の
導電材料膜からなる構成、である。これら第1ないし第
3の導電材料膜の具体例については後述する。
造に一般に用いられる数種類の導電材料をその仕事関数
の小さい方から大きい方へ向かって並べると、n+型ポ
リシリコン<n+型WSix<ノンドープWSixまた
はW<p+型WSix<p+型ポリシリコンのようにな
る。
S型トランジスタは、半導体基板の表面に形成されたゲ
ート絶縁膜上に相対的に小さい仕事関数を有する第1の
導電材料膜からなる第1パターンを形成する第1工程
と、前記第1パターンの側壁面上に該第1の導電材料膜
よりも大きい仕事関数を有する第2の導電材料膜からな
るサイドウォール型の第2パターンを形成する第2工程
と、アニールを行って前記第1パターンと前記第2パタ
ーンとの間の界面反応を進行させることにより、仕事関
数が前記第1の導電材料膜のそれよりも大きく前記第2
の導電材料膜のそれよりも小さい第3の導電材料膜より
なる第3パターンを形成する第3工程とを経て製造する
ことができる。
前記第2パターンをシリコン系材料膜を用いてそれぞれ
形成すれば、前記界面反応として自己整合的シリサイド
化反応(サリサイド)を進行させることにより金属シリ
サイド膜からなる前記第3パターンを形成することがで
きる。たとえば、上記金属材料膜としてW膜,Ti膜,
Mo膜,Ta膜,Pt膜,Ni膜を使用し、上記シリコ
ン材料膜としてポリシリコン膜やアモルファス・シリコ
ン膜を使用すれば、両者の界面における固相反応で自己
整合的に形成されるシリサイド膜は各々WSix膜,T
iSix膜,MoSix膜,TaSix膜,PtSix
膜,NiSix膜となる。
異なる導電材料パターンを直列に配することにより、ゲ
ート長の短縮に伴って顕在化し易い短チャネル効果によ
る閾値電圧Vthの低下を補償しようとするものである。
この原理について、図1を参照しながら説明する。
関数をそれぞれφmA,φmBとし、φmA<φmBの関係が成
り立っているとする。図1の(d)に示したゲート長と
閾値電圧Vthとの関係からも明らかなように、導電材料
Aあるいは導電材料Bのいずれか一方のみでゲート電極
を形成した場合には、仕事関数φm の差に起因する絶対
値の違いはあるものの、ゲート長Lg が十分に長い場合
には閾値電圧Vthがほぼ一定で、ゲート長Lg がある値
以下に縮小されると急激に低下する傾向を共通に示す。
ーンの両側に導電材料Bからなるサイドウォール状の第
2パターンを形成した複合型のゲート電極の閾値電圧V
thは、上述とは異なるゲート長依存性を示す。図1の
(a)にゲート長Lg が十分に長い場合、(b)にやや
長い場合、(c)に短い場合をそれぞれ示す。ただし、
これらの図面は、シリコン基板1上において素子分離領
域2で規定された活性領域の表面にゲート酸化膜3が形
成され、この上に複合型のゲート電極4が形成され、さ
らに該ゲート電極4で遮蔽されない活性領域にソース/
ドレイン領域5が形成されたMOS型トランジスタを表
している。また、自己整合的に形成されるサイドウォー
ル状の第2パターン(導電材料B)の幅は常に一定と
し、ゲート長は第1パターン(導電材料A)の線幅に依
存するものとする。
示した曲線をみると、ゲート長Lgが十分に長い場合に
は、ゲート電極4の仕事関数φm はほぼ導電材料Aの仕
事関数φmAで決定されるが、ゲート長Lg が短縮される
にしたがって導電材料Bの寄与が増大して閾値電圧Vth
は上昇し、閾値電圧Vthが急激に低下し始める時のゲー
ト長Lg は導電材料Aのみでゲート電極が形成された場
合に比べて明らかに短縮されている。つまり、本発明に
よれば一定の閾値電圧Vthを保証可能なゲート長Lg の
設計範囲が拡大され、より一層の微細化が可能となる。
おいては、複合型のゲート電極の第2パターン以降のパ
ターンは全面堆積+エッチバック、選択成長、あるいは
固相界面におけるシリサイド化といった、いずれも自己
整合的なプロセスを用いて形成されるため、リソグラフ
ィ工程を追加する必要がない点が大きなメリットであ
る。また、第1パターンの形成工程と第2パターンの形
成工程との間でイオン注入を行ってLDD領域を形成す
れば、ゲート・オーバーラップド・ドレイン構造が達成
され、短チャネル効果に対する耐性を向上させることが
できる。
なる実施例を説明し、実施例4において本発明に係る具
体的な実施例について説明する。
をノンドープWSix膜で形成し、その側壁面上の仕事
関数の相対的に大きいサイドウォール状の第2パターン
をp+ 型ポリシリコン膜で形成したゲート電極を有する
NMOS、およびその製造方法について説明する。
を参照しながら説明する。このNMOSは、Si基板内
に形成されたp型ウェル(p−Well)11上に、ゲ
ート酸化膜13を介して複合型のゲート電極G1が形成
され、その両側の活性領域内に自己整合的にソース/ド
レイン領域21が形成された構造を有する。上記ゲート
電極G1は、ノンドープWSix膜からなる線幅約0.
2μmの第1パターン14aと、その両側壁面上に形成
された最大幅約0.1μmのサイドウォール状のp+ 型
ポリシリコン膜からなる第2パターン18とから構成さ
れる。ここで、p+ 型ポリシリコンの仕事関数はノンド
ープWSixの仕事関数よりも大きい。また、トータル
のゲート長は、約0.4μmである。
止膜パターン15aとエッチング停止膜パターン16a
とが共通パターンにて積層されている。上記反射防止膜
パターン15aは、後述の図2に示されるレジスト・マ
スク17を形成するためのフォトリソグラフィにおい
て、ノンドープWSix膜14からの強い光反射を抑制
するためのものである。本実施例では、露光光にKrF
エキシマ・レーザ光(λ=248nm)を用いるため、
厚さ約10nmのポリシリコン膜を用いた。
aは、サイドウォール状の上記第2パターン18をエッ
チバックにより形成する際に、第1パターン14aを保
護する役割を果たすものであるが、これ以外にも幾つか
の役割を有している。すなわち、ソース/ドレイン領域
21を形成するためのイオン注入において、該第1パタ
ーン18に不純物が注入されることを防止する役割、お
よび第2パターン18の幅を確保するために第1パター
ンの見かけ上の高さを稼ぐ、いわゆるオフセット膜とし
ての役割である。
iOxサイドウォール19が形成されているが、これは
ソース/ドレイン領域21を形成するためのイオン注入
において、該第2パターン18に不純物が注入されるこ
とを防止する役割を果たしている。
極G1のゲート長方向の中央部から両端部に向かって仕
事関数が増大しているため、先に図1の(d)を参照し
ながら説明したとおり、ゲート長の短縮に伴う閾値電圧
Vthの低下が補償され、微細化された際の短チャネル効
果が抑制されている。また、チャネル不純物を導入する
ためのチャネル・イオン注入や、パンチスルー抑制のた
めのポケット・イオン注入をいずれも行っていないの
で、不純物数の統計的なゆらぎの影響を受けず、また複
雑な基板内不純物プロファイルに起因する接合容量の増
大も免れている。次に、上述のNMOSの製造方法につ
いて、図2ないし図8を参照しながら説明する。まず、
p型もしくはn型のSi基板上で公知の手順にしたがっ
てLOCOS法によりフィールド酸化膜12を形成して
素子分離を行い、次にNMOS形成部にB+ をイオン注
入してp型ウェル(p−Well)11を形成した。こ
こで、上記B+ のイオン注入条件は、たとえばイオン加
速エネルギー280keV,ドース量1.6×1013/
cm2 とした。さらにパイロジェニック酸化を行い、活
性領域の表面に厚さ約8nmのゲート酸化膜13を形成
した。
ドープWSix膜14を約100nmの厚さに堆積させ
た。この減圧CVDは、一例として WF6 流量 1.6 SCCM SiCl2 H2 流量 160 SCCM Ar流量 100 SCCM 圧力 40 Pa 基板温度 680 ℃ の条件で行った。
反射防止膜15として厚さ約10nmのポリシリコン膜
をSiH4 を原料ガスとする減圧CVDで成膜し、さら
に、エッチング停止膜16として厚さ約100nmのS
iOx膜をTEOS(テトラエトキシシラン)を原料ガ
スとする減圧CVDで成膜した。
KrFエキシマ・レーザ・ステッパを用いてリソグラフ
ィを行うことにより、上記エッチング停止膜16上にレ
ジスト・マスク17を形成した。このレジスト・マスク
17の線幅は約0.2μmと微細であるが、反射防止膜
15により定在波効果が抑制されたために、良好な形状
をもって形成された。図1には、ここまでの工程を終了
した状態が示されている。
まずエッチング停止膜16を異方的にドライエッチング
した。このエッチングは、たとえば次のような条件 エッチング装置 マグネトロンRIE装置 CHF3 流量 75 SCCM O2 流量 8 SCCM 圧力 6.6 Pa RFパワー 1200 W(13.56 MH
z) 基板温度 25 ℃ で行った。これにより、異方性形状を有するエッチング
停止膜パターン16aが形成された。この後、アッシン
グを行ってレジスト・マスク17を除去した。図3に
は、ここまでの工程を終了した状態が示されている。
aをマスクとして反射防止膜15とノンドープWSix
膜14とを一括してエッチングした。このエッチング
は、たとえば次のような条件 エッチング装置 有磁場マイクロ波プラズマ・エッチング装置 Cl2 流量 72 SCCM O2 流量 8 SCCM マイクロ波パワー 950 W(2.45 GHz) 圧力 0.4 Pa RFバイアス・パワー 40 W(13.56 MHz) 基板温度 0 ℃ で行った。
図4に示されるように反射防止膜パターンと15aと第
1パターン14aとが形成された。なお、上記反射防止
膜15とノンドープWSix膜14のエッチングは、レ
ジスト・マスク17を残したままでも行うことはでき
る。しかし、上記の条件によるドライエッチングでは、
パターン側壁面上にSiOx系の側壁保護膜が形成され
るため、レジスト・マスク17を残しておくとその側壁
面にも側壁保護膜が付着する。この側壁保護膜はアッシ
ング時にも除去できず、レジスト・マスクが除去された
後にはパターンの上に大きく突出した状態で残存してし
まう。したがって、レジスト・マスクはやはり、エッチ
ング停止膜パターン16aが完成された時点で除去する
方が良い。
を行って上記側壁保護膜を除去した。なお、この洗浄処
理における側壁保護膜のエッチレートはゲート酸化膜1
3のエッチレートに比べて若干大きいので、短時間処理
によりゲート酸化膜13をほとんど侵食することなく側
壁保護膜を除去することができた。しかし、ゲート酸化
膜13の厚さが数nmレベルと極端に薄い場合には、最
初からSiOx系の側壁保護膜が形成されない様に、フ
ッ素系ガスを用いて反射防止膜15とノンドープWSi
x膜14のエッチングを行っても良い。
を約100nmの厚さに堆積させた。このp+ 型ポリシ
リコン膜は基本的には減圧CVDで成膜し、p型不純物
の導入はCVD原理ガスへのドーパント・ガスの添加、
ノンドープ・ポリシリコン膜へのp型不純物のイオン注
入、もしくはプレデポジション法によるノンドープ・ポ
リシリコン膜へのp型不純物の固相拡散等の手段を用い
て行うことができる。このようにして形成されたp+ 型
ポリシリコン膜を、たとえば上述したCl2/O2 混合
ガスを用いた異方性ドライエッチング条件にしたがって
エッチバックした。このエッチバックは、エッチング停
止膜パターン16aとゲート酸化膜13の双方が露出し
た時点で停止すれば良いが、ここではややオーバーエッ
チングをかけた。この第2パターン18の最大幅は約
0.1μmであり、前述の第1パターン14aと合わせ
て全体として約0.4μmのゲート長を有する複合型の
ゲート電極G1が形成された。
熱CVDにより約100nmの厚さに形成し、続いてこ
れを異方的にエッチバックした。熱CVDやエッチバッ
クの条件は、前述のエッチング停止膜16の堆積条件お
よびその異方性ドライエッチング条件と同じで良い。こ
の結果、図6に示されるように、SiOxサイドウォー
ル19を形成した。
成領域以外をレジスト・マスク20で被覆し、活性領域
にAs+ のイオン注入を行った。このときのイオン注入
条件は、たとえばイオン加速エネルギー20keV,ド
ース量3×1015/cm2 とした。なお、このイオン注
入の際、第1パターン14aと第2パターン18はそれ
ぞれエッチング停止膜パターン16aおよびSiOxサ
イドウォール19に被覆されているため、As+ は導入
されず、したがって仕事関数の変動を招くこともなかっ
た。
条件でラピッド・サーマル・アニール(RTA)を行っ
てAsを活性化させ、図8に示されるようにソース/ド
レイン領域21を形成した。さらに、常法にしたがって
SiOx層間絶縁膜22の堆積、コンタクト・ホール2
3の開口、W埋め込みプラグ24の形成、上層Al系配
線25のパターニングを経てNMOSを完成させた。
造を有するNMOSと、前述の第2パターン18の形成
前に低濃度イオン注入を行ってLDD領域を形成するこ
とにより該NMOSを製造する方法について説明する。
を示す。このNMOSが実施例1で示したNMOSと異
なるところは、ソース/ドレイン領域26のチャネル側
にn- 型のLDD領域が形成されている点である。しか
も、このn- 型のLDD領域は第2パターン18のほぼ
直下に位置しており、ゲート・オーバーラップド・ドレ
イン構造が達成されている。
ゲート電極とオーバーラップしているのは先端領域のみ
である。先端領域以外の大部分、すなわちゲート電極と
オーバーラップしていない領域は、絶縁膜からなるサイ
ドウォールの直下に存在し、電子捕獲により高抵抗化し
易い上、ゲート電極のコントロールを受けにくいために
チャネル領域の導電型が反転した後も高抵抗状態を保ち
易い。しかし、ゲート・オーバーラップド・ドレイン構
造であれば、LDD領域の全域がゲート電極のコントロ
ールを受けるようになるので、ゲート・バイアスの増加
に対してよりキャリアが蓄積された状態となり、ドレイ
ン近傍の電界を緩和できるのみならず、LDD領域の寄
生抵抗も低減することができる。この結果、本実施例の
NMOSは、実施例1のNMOSに比べてトランジスタ
の電流駆動能力や相互コンダクタンスgm の劣化が一層
抑制されたものとなっている。
図9ないし図12を参照しながら説明する。まず、図9
に示されるように、WSix膜からなる第1パターン1
4aの形成までを実施例1と同様に行った後、NMOS
形成領域以外をレジスト・マスク20で被覆し、As+
の低濃度イオン注入を行った。このイオン注入は、n-
型のLDD領域を形成するためのものであり、イオン注
入条件は一例としてイオン加速エネルギー20keV,
ドース量2×1013/cm3 とした。上記レジスト・マ
スクを除去した後、図10に示されるように、p+ 型ポ
リシリコン膜からなる第2パターン18、および酸化サ
イドウォール19を順次形成した。
OS形成領域以外を被覆するレジスト・マスク20を形
成し、As+ の高濃度イオン注入を行った。このときの
イオン注入条件は、一例としてイオン加速エネルギー2
0keV,ドース量2×1015/cm3 とした。この
後、たとえば1050℃,10秒間の条件でラピッド・
サーマル・アニール(RTA)を行ってAsを活性化さ
せて、図12に示されるようにLDD型のソース/ドレ
イン領域26を形成した。さらに、常法にしたがってS
iOx層間絶縁膜22の堆積、コンタクト・ホール23
の開口、W埋め込みプラグ24の形成、上層Al系配線
25のパターニングを経てNMOSを完成させた。
をn+ 型WSix膜で形成し、これより仕事関数の相対
的に大きい第2パターンを第1パターンの側壁の露出面
上に選択成長されたW膜を用いて形成した。
4を参照しながら説明する。このNMOSが実施例1で
示したNMOSと異なるところは、n+ 型WSix膜か
らなる第1パターン27の側壁の露出面上に、選択成長
されたW膜からなる第2パターン28が形成されている
点である。この第1パターン27と第2パターン28と
が一体となってゲート電極G2を構成している。ここ
で、Wの仕事関数はn+型WSixの仕事関数よりも大
きい。
た。まず、図13に示されるように、n+ 型WSix膜
からなる第1パターン27の形成までを、実施例1とほ
ぼ同様に行った。ただし、ノンドープWSix膜14に
As+ のイオン注入を行ってn+ 型化したところが、実
施例1とは異なっている。
件は、たとえば WF6 流量 10 SCCM SiH4 流量 6 SCCM Ar流量 20 SCCM H2 流量 1000 SCCM 圧力 27 Pa 基板温度 260 ℃ とした。ここでは、第1パターン27の側壁部の露出面
からW膜の選択成長が進行し、第2パターン28が形成
された。
成、SiOx層間絶縁膜22の堆積、コンタクト・ホー
ル23の開口、W埋め込みプラグ24の形成、上層Al
系配線25のパターニングを経て、図14に示すNMO
Sを完成させた。
に形成されたp+ 型WSix膜からなる第3パターン、
さらにその外側のサイドウォール状のp+ 型ポリシリコ
ン膜からなる第2パターンを含むゲート電極を有するN
MOS、およびその製造方法について説明する。
8に示す。このNMOSのゲート電極G3は、中心部に
W膜からなる第1パターン30が置かれ、ここから両端
部へ向かってp+ 型WSix膜からなる第3パターン3
4、およびサイドウォール状のp+ 型ポリシリコン膜か
らなる第2パターン33が順次配されることにより、仕
事関数がゲート長の中心から両端部へ向けて増大する構
成とされている。このようにゲート長方向で仕事関数が
3種類に変化することにより、閾値電圧Vthの急激な低
下が起こる限界のゲート長が、一層短縮されている。
ン30から出発して縦方向に見た場合にも第3パターン
34の一部とp+ 型ポリシリコン膜パターン31が配列
された構成となっているが、かかる縦方向構造は後述す
る製造方法から必然的に生じたものであって、本発明の
本来の目的であるゲート長方向の仕事関数制御には寄与
していない。
図15ないし図18を参照しながら説明する。まず、ゲ
ート酸化膜13の形成までを実施例1と同様に行った
後、基体の全面に膜厚約100nmのW膜と膜厚約10
0nmのp+ 型ポリシリコン膜とがこの順に積層された
積層膜を堆積させた。ここで、上記W膜は、WF6 の水
素還元もしくはシラン還元による減圧CVDで成膜し
た。さらに、上記p+ 型ポリシリコン膜上に線幅約0.
2μmのレジスト・マスク32を形成し、このマスクを
介して上記積層膜を一括して異方的にドライエッチング
することにより、W膜よりなる第1パターン30および
その上のp+ 型ポリシリコン・パターン31を形成し
た。図15には、ここまでの工程を終了した状態が示さ
れている。
面に膜厚約100nmのp+ 型ポリシリコン膜を堆積さ
せ、次にこれを異方的にエッチバックして第2パターン
33を形成した。
より、W膜30をその周囲のp+ 型ポリシリコン膜31
および第2パターン33と自己整合的に固相反応させ、
WSix膜からなる第3パターン34を形成した。以上
の工程により、ゲート電極G3を構成した。この後、こ
のゲート電極G3をマスクとしてイオン注入を行い、さ
らにRTAを行うことにより、活性領域にソース/ドレ
イン領域21を形成した。図17には、ここまでの工程
を終了した状態が示されている。
コンタクト・ホール23の開口、W埋め込みプラグ24
の形成、上層Al系配線25のパターニングを経て、図
18に示すNMOSを完成させた。
/ドレイン領域21を形成するためのイオン注入に際
し、ゲート電極G3への不純物導入を防止する対策が施
されていない。ゲート電極G3中の不純物濃度がソース
/ドレイン領域21中の不純物濃度に比べて十分に大き
い場合には、上述のプロセスでも差し支えないが、そう
でない場合にはゲート電極G3を絶縁膜で保護する必要
がある。以下、この問題を解決するための変形例を2
つ、図19および図20を参照しながら説明する。図1
9は、図17に示したものと同じゲート電極G3上の上
面にSiOx膜からなるエッチング停止膜35、側壁面
にSiOxサイドウォール36をそれぞれ設けた例であ
る。また図20は、図17に示したゲート電極G3にお
いて、W膜からなる第1パターン30aの上のp+ 型ポ
リシリコン膜31そのものを、SiOx膜からなるエッ
チング停止膜38に置き換え、かつ側壁面にSiOxサ
イドウォール39を設けた構成を示す。ここでは、自己
整合的シリサイド化反応は、第1パターン30の側壁面
上でのみ進行する。したがって、この変形例におけるゲ
ート電極G4は、W膜からなる第1パターン30と、W
Six膜からなる第3パターン37と、p+型ポリシリ
コン膜からなるサイドウォール型の第2パターン33が
一列に並べられた構成を有する。
したが、本発明はこれらの実施例に何ら限定されるもの
ではない。たとえば、上述の実施例ではバルクSi基板
上に形成されるNMOSについてのみ説明したが、本発
明はPMOSやCMOS、さらにはSOI基板上に形成
されるあらゆるMIS型トランジスタについても同様に
適用可能である。この他、半導体基板上に形成される各
構造部の寸法、CVD条件、ドライエッチング条件等の
細部は適宜変更が可能である。
明を適用すれば、ゲート長の縮小に伴って短チャネル効
果が顕在化し易い状況下であっても、閾値電圧Vthの低
下をゲート電極の仕事関数により補償することができ
る。しかも、この補償は導電材料膜の組合せに応じて広
い範囲で行うことができ、所定の閾値電圧Vthを保証可
能なゲート長の設計範囲を拡大することができる。この
結果、MIS型トランジスタの設計の自由度が増大し、
より一層の微細化,高性能化が可能となる。このとき、
チャネル不純物の制御を特に要さないので、不純物濃度
を低下させた場合に問題となる統計的な揺らぎの影響も
受けることがない。また、本発明の製造方法を従来法と
比較した場合、多大な時間とコストを要するフォトリソ
グラフィ工程は何ら追加する必要がなく、導電材料膜の
堆積,エッチバック,選択成長といった比較的簡易な工
程の追加で済む。したがって本発明は、経済性,生産
性,スループットの大幅な上昇を伴わずにMIS型トラ
ンジスタの微細化,高性能化,高集積化,高信頼化を推
進できる技術として、産業上の利用価値が極めて高いも
のである。
ト電極構成について比較するための説明図であり、
(a)はゲート長の長いゲート電極を有するMOS型ト
ランジスタの模式的断面図、(b)はゲート長のやや長
いゲート電極を有するMOS型トランジスタの模式的断
面図、(c)はゲート長の短いゲート電極を有するMO
S型トランジスタの模式的断面図、(d)はゲート長と
閾値電圧Vthとの関係を示すグラフである。
(実施例1)において、Si基板上で素子分離、ゲート
酸化、WSix膜と反射防止膜とSiOxエッチング停
止膜の成膜、およびレジスト・パターニングを行った状
態を示す模式的断面図である。
チングし、レジスト・マスクを除去した状態を示す模式
的断面図である。
スクとしてWSix膜をドライエッチングした状態を示
す模式的断面図である。
面上にp+ 型ポリシリコン膜からなるサイドウォール状
の第2パターンを形成し、複合型のゲート電極を形成し
た状態を示す模式的断面図である。
ウォールを形成した状態を示す模式的断面図である。
イン領域を形成した状態を示す模式的断面図である。
示す模式的断面図である。
(実施例2)において、WSix膜のドライエッチング
が終了した時点で低濃度イオン注入を行ってLDD領域
を形成した状態を示す模式的断面図である。
ンを形成して複合型のゲート電極を形成し、さらにSi
Oxサイドウォールを形成した状態を示す模式的断面図
である。
ドレイン領域を形成した状態を示す模式的断面図であ
る。
を示す模式的断面図である。
例(実施例3)において、n+型WSix膜のドライエ
ッチングが終了した時点で、n+型WSix膜からなる
第1パターンの側壁の露出面上にW膜を選択成長させて
第2パターンを形成した状態を示す模式的断面図であ
る。
を示す模式的断面図である。
造方法の実施例(実施例4)において、W膜とp+型ポ
リシリコン膜の積層膜をドライエッチングした状態を示
す模式的断面図である。
ポリシリコン・パターンの側壁面上にp+ 型ポリシリコ
ン膜からなるサイドウォール状の第2パターンを形成し
た状態を示す模式的断面図である。
合的にp+ 型WSix膜を成長させて第3パターンと
し、複合型のゲート電極を形成した状態を示す模式的断
面図である。
を示す模式的断面図である。
極をエッチング停止膜とSiOxサイドウォールで保護
した構成を示す模式的断面図である。
のゲート電極中のWSix膜からなる第3パターンをW
膜からなる第1パターンの側壁面上にのみ形成した構成
を示す模式的断面図である。
よるWSix膜) G1,G2,G3,G4 ゲート電極
Claims (2)
- 【請求項1】 半導体基板の表面に形成されたゲート絶
縁膜上に相対的に小さい仕事関数を有する第1の導電材
料膜からなる第1パターンを形成する第1工程と、 前記第1パターンの側壁面上に該第1の導電材料膜より
も大きい仕事関数を有する第2の導電材料膜からなるサ
イドウォール型の第2パターンを形成する第2工程と、 アニールを行って前記第1パターンと前記第2パターン
との間の界面反応を進行させることにより、仕事関数が
前記第1の導電材料膜のそれよりも大きく前記第2の導
電材料膜のそれよりも小さい第3の導電材料膜よりなる
第3パターンを形成する第3工程とを有するMIS型ト
ランジスタの製造方法。 - 【請求項2】 前記第1パターンを金属材料膜、前記第
2パターンをシリコン系材料膜を用いてそれぞれ形成
し、前記界面反応として自己整合的シリサイド化反応を
進行させることにより金属シリサイド膜からなる前記第
3パターンを形成する請求項1記載のMIS型トランジ
スタの製造方法。
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JP14471395A JP3518059B2 (ja) | 1995-06-12 | 1995-06-12 | Mis型トランジスタの製造方法 |
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Application Number | Priority Date | Filing Date | Title |
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-
1995
- 1995-06-12 JP JP14471395A patent/JP3518059B2/ja not_active Expired - Fee Related
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