JPH10303412A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10303412A JPH10303412A JP9105000A JP10500097A JPH10303412A JP H10303412 A JPH10303412 A JP H10303412A JP 9105000 A JP9105000 A JP 9105000A JP 10500097 A JP10500097 A JP 10500097A JP H10303412 A JPH10303412 A JP H10303412A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- gate electrode
- silicide
- polysilicon
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 ゲート電極に仕事関数がシリコンのミッドギ
ャップ付近にある材料を用いた場合でも、イオン注入に
よる自己整合拡散層を形成する際のイオンがチャネルに
注入されるのを阻止することができる程度にゲート電極
を厚くでき、かつ、ゲート酸化膜に過剰な引っ張り応力
を加えることのない半導体装置及びその製造方法を提供
する。 【解決手段】 ゲート電極１１はＷＳｉx １３とポリシ
リコン１４からなり、下層のＷＳｉx がゲート酸化膜１
２と接する。ＷＳｉx の仕事関数はシリコンのミッドギ
ャップ付近にあるため、しきい値電圧Ｖthを適正な値に
制御できる。ＷＳｉx の膜厚を薄くすることによりゲー
ト酸化膜に加わる引っ張り応力は軽減され、ＷＳｉx の
上にポリシリコンを形成することにより、ゲート電極全
体の膜厚を十分に厚くできる。
ャップ付近にある材料を用いた場合でも、イオン注入に
よる自己整合拡散層を形成する際のイオンがチャネルに
注入されるのを阻止することができる程度にゲート電極
を厚くでき、かつ、ゲート酸化膜に過剰な引っ張り応力
を加えることのない半導体装置及びその製造方法を提供
する。 【解決手段】 ゲート電極１１はＷＳｉx １３とポリシ
リコン１４からなり、下層のＷＳｉx がゲート酸化膜１
２と接する。ＷＳｉx の仕事関数はシリコンのミッドギ
ャップ付近にあるため、しきい値電圧Ｖthを適正な値に
制御できる。ＷＳｉx の膜厚を薄くすることによりゲー
ト酸化膜に加わる引っ張り応力は軽減され、ＷＳｉx の
上にポリシリコンを形成することにより、ゲート電極全
体の膜厚を十分に厚くできる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。詳しくは、ゲート電極を特定の構
造とすることにより、ゲート酸化膜と接する界面のゲー
ト電極の仕事関数をシリコンのミッドギャップ近辺に制
御し、かつゲート酸化膜に加わる引っ張り応力を小さく
抑えることができる半導体装置及びその製造方法に係る
ものである。
の製造方法に関する。詳しくは、ゲート電極を特定の構
造とすることにより、ゲート酸化膜と接する界面のゲー
ト電極の仕事関数をシリコンのミッドギャップ近辺に制
御し、かつゲート酸化膜に加わる引っ張り応力を小さく
抑えることができる半導体装置及びその製造方法に係る
ものである。
【０００２】
【従来の技術】相補型ＭＯＳ（ＣＭＯＳ）トランジスタ
には、いわゆるバルク構造のものの他に、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のものが
ある。ＳＯＩ構造は素子同士の完全分離が容易であり、
更にソフトエラーの抑制、ＣＭＯＳトランジスタに特有
のラッチアップの抑制が図られるなどの利点がある。こ
のため、シリコン活性層の厚さを５００ｎｍ程度とした
ＳＯＩ構造のＣＭＯＳトランジスタＬＳＩについて、比
較的早い段階から高速化、高信頼性化を図る試みがなさ
れてきた。
には、いわゆるバルク構造のものの他に、ＳＯＩ（Ｓｉ
ｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のものが
ある。ＳＯＩ構造は素子同士の完全分離が容易であり、
更にソフトエラーの抑制、ＣＭＯＳトランジスタに特有
のラッチアップの抑制が図られるなどの利点がある。こ
のため、シリコン活性層の厚さを５００ｎｍ程度とした
ＳＯＩ構造のＣＭＯＳトランジスタＬＳＩについて、比
較的早い段階から高速化、高信頼性化を図る試みがなさ
れてきた。
【０００３】近年、ＳＯＩ構造の表面のシリコン層の厚
さを１００ｎｍ程度にまで薄くし、また、チャネル不純
物濃度も比較的低めに制御して、シリコン活性層のほぼ
全体が空乏化するようにした、いわゆる完全空乏型のＣ
ＭＯＳが現れている。ＣＭＯＳをこのような完全空乏型
にすると、短チャネル効果の抑制やＭＯＳトランジスタ
の電流駆動能力の向上が図られるなど、優れた性能が得
られることが明らかとなってきた。
さを１００ｎｍ程度にまで薄くし、また、チャネル不純
物濃度も比較的低めに制御して、シリコン活性層のほぼ
全体が空乏化するようにした、いわゆる完全空乏型のＣ
ＭＯＳが現れている。ＣＭＯＳをこのような完全空乏型
にすると、短チャネル効果の抑制やＭＯＳトランジスタ
の電流駆動能力の向上が図られるなど、優れた性能が得
られることが明らかとなってきた。
【０００４】ところで、通常のエンハンスメント型ＭＯ
Ｓトランジスタでは、多数のトランジスタを含む集積回
路全体の電力消費を抑えるために、ゼロバイアス（オフ
の状態）でのドレイン電流をできるだけ小さくしたいと
いう要請がある。このためには、しきい値電圧Ｖthをあ
る程度高くする必要がある。一方、ＭＯＳトランジスタ
のドレイン−ソース間に加えた電源電圧のうちドレイン
−ソースに有効に加わるのは、電源電圧からしきい値電
圧Ｖthを引いた値である。このため、しきい値電圧Ｖth
を高くしすぎると効率が悪い。したがって、しきい値電
圧Ｖthの適正値は、０．５〜１．０Ｖ程度であるとされ
ている。しかし、主として高温プロセスによく耐えると
いう理由で従来から多用されてきたｎ+ ポリシリコン
を、ＣＭＯＳのゲート電極材料として用いる場合、ｎＭ
ＯＳトランジスタのしきい値電圧Ｖ thを上記の適正範囲
にするには、チャネルの不純物濃度を約１０17／ｃｍ3
程度以上にしなければならず、したがってＳＯＩ構造の
ＭＯＳトランジスタを完全空乏型にすることが難しくな
る。
Ｓトランジスタでは、多数のトランジスタを含む集積回
路全体の電力消費を抑えるために、ゼロバイアス（オフ
の状態）でのドレイン電流をできるだけ小さくしたいと
いう要請がある。このためには、しきい値電圧Ｖthをあ
る程度高くする必要がある。一方、ＭＯＳトランジスタ
のドレイン−ソース間に加えた電源電圧のうちドレイン
−ソースに有効に加わるのは、電源電圧からしきい値電
圧Ｖthを引いた値である。このため、しきい値電圧Ｖth
を高くしすぎると効率が悪い。したがって、しきい値電
圧Ｖthの適正値は、０．５〜１．０Ｖ程度であるとされ
ている。しかし、主として高温プロセスによく耐えると
いう理由で従来から多用されてきたｎ+ ポリシリコン
を、ＣＭＯＳのゲート電極材料として用いる場合、ｎＭ
ＯＳトランジスタのしきい値電圧Ｖ thを上記の適正範囲
にするには、チャネルの不純物濃度を約１０17／ｃｍ3
程度以上にしなければならず、したがってＳＯＩ構造の
ＭＯＳトランジスタを完全空乏型にすることが難しくな
る。
【０００５】このため、完全空乏型のままでエンハンス
メント型のＭＯＳトランジスタを作成する方法として、
ゲート電極材料にｐ+ ポリシリコン（Ｂ−ＤＯＰＯＳ）
を用いることが検討されている。しかし、例えば、ｎＭ
ＯＳのトランジスタに対しｐ + ポリシリコンをゲートに
用いると、チャネルがノンドープの場合でしきい値電圧
Ｖthは約１．０Ｖであり、Ｖthをこれより下げるために
はｎＭＯＳのチャネルに燐（Ｐ）をドープするなどのカ
ウンタードープを行わなければならない。しかし、この
カウンタードープは、短チャネル効果を増大させるの
で、ＬＳＩの微細化にとっては好ましくない。
メント型のＭＯＳトランジスタを作成する方法として、
ゲート電極材料にｐ+ ポリシリコン（Ｂ−ＤＯＰＯＳ）
を用いることが検討されている。しかし、例えば、ｎＭ
ＯＳのトランジスタに対しｐ + ポリシリコンをゲートに
用いると、チャネルがノンドープの場合でしきい値電圧
Ｖthは約１．０Ｖであり、Ｖthをこれより下げるために
はｎＭＯＳのチャネルに燐（Ｐ）をドープするなどのカ
ウンタードープを行わなければならない。しかし、この
カウンタードープは、短チャネル効果を増大させるの
で、ＬＳＩの微細化にとっては好ましくない。
【０００６】したがって、結局、ｎ+ ポリシリコンおよ
びｐ+ ポリシリコンのどちらをゲート電極とする場合に
も、活性層が薄膜化する微細ＳＯＩデバイスに対して
は、トランジスタのしきい値Ｖthを０．５Ｖ程度の適正
な値に制御することは不可能である。また、部分空乏型
のトランジスタに対しても、チャネルの不純物濃度をい
たずらに上昇させることは、ドレイン・リーク電流を増
加させることになるので、やはり好ましくない。
びｐ+ ポリシリコンのどちらをゲート電極とする場合に
も、活性層が薄膜化する微細ＳＯＩデバイスに対して
は、トランジスタのしきい値Ｖthを０．５Ｖ程度の適正
な値に制御することは不可能である。また、部分空乏型
のトランジスタに対しても、チャネルの不純物濃度をい
たずらに上昇させることは、ドレイン・リーク電流を増
加させることになるので、やはり好ましくない。
【０００７】一方、微細化の進むバルクシリコンによる
ＭＯＳトランジスタにおいても、ゲート電極の材料とし
てｎ+ 型のポリシリコンが用いられてきた。これは、前
述の高温プロセスによく耐えるということの他に、チャ
ネル・プロファイルが埋め込み型となるために移動度が
高くなり、デバイス動作を高速化できるからである。し
かし、埋め込みチャネル型のＭＯＳトランジスタは、微
細化が進むにつれて、短チャネル効果によってパンチス
ルーが生じやすくなるという問題がある。
ＭＯＳトランジスタにおいても、ゲート電極の材料とし
てｎ+ 型のポリシリコンが用いられてきた。これは、前
述の高温プロセスによく耐えるということの他に、チャ
ネル・プロファイルが埋め込み型となるために移動度が
高くなり、デバイス動作を高速化できるからである。し
かし、埋め込みチャネル型のＭＯＳトランジスタは、微
細化が進むにつれて、短チャネル効果によってパンチス
ルーが生じやすくなるという問題がある。
【０００８】ＣＭＯＳについては、更に、ｎＭＯＳのし
きい値電圧とｐＭＯＳのしきい値電圧の絶対値を等しく
すること、すなわちしきい値電圧を対称化することが要
求される。従来のＣＭＯＳでは、前述の理由によりｎＭ
ＯＳ、ｐＭＯＳのいずれのゲート電極にもｎ+ 型のポリ
シリコン膜を用いていた。この場合、ｎＭＯＳとｐＭＯ
Ｓのしきい値電圧Ｖthが非対称となるため、Ｖthを対称
化するために、通常はｐＭＯＳのチャネル領域に浅くボ
ロン（Ｂ）をイオン注入し、両トランジスタのしきい値
電圧Ｖthをほぼ等しく設定している。しかし、このイオ
ン注入により、基板表面の不純物濃度が上昇しキャリア
移動度が低下するので、動作の高速化には不利となる。
したがって、ゲート電極としてｎ+ 型のポリシリコンの
みを用いたのでは、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタの両方について、同時に、短チャネル効果に
強い表面チャネル型で、かつ動作が高速化なＣＭＯＳト
ランジスタを形成することはできない。
きい値電圧とｐＭＯＳのしきい値電圧の絶対値を等しく
すること、すなわちしきい値電圧を対称化することが要
求される。従来のＣＭＯＳでは、前述の理由によりｎＭ
ＯＳ、ｐＭＯＳのいずれのゲート電極にもｎ+ 型のポリ
シリコン膜を用いていた。この場合、ｎＭＯＳとｐＭＯ
Ｓのしきい値電圧Ｖthが非対称となるため、Ｖthを対称
化するために、通常はｐＭＯＳのチャネル領域に浅くボ
ロン（Ｂ）をイオン注入し、両トランジスタのしきい値
電圧Ｖthをほぼ等しく設定している。しかし、このイオ
ン注入により、基板表面の不純物濃度が上昇しキャリア
移動度が低下するので、動作の高速化には不利となる。
したがって、ゲート電極としてｎ+ 型のポリシリコンの
みを用いたのでは、ｎＭＯＳトランジスタとｐＭＯＳト
ランジスタの両方について、同時に、短チャネル効果に
強い表面チャネル型で、かつ動作が高速化なＣＭＯＳト
ランジスタを形成することはできない。
【０００９】このため、チャネル不純物濃度だけでな
く、ゲート電極の仕事関数をも用いてしきい値電圧Ｖth
を調整することが考えられ、この目的のためにｎＭＯＳ
トランジスタに対してはｎ+ ポリシリコン、ｐＭＯＳト
ランジスタに対してはｐ+ ポリシリコンをそれぞれ用い
るデュアルゲートプロセスが検討されている。また、こ
のようにすると、両ＭＯＳトランジスタのしきい値電圧
Ｖthを対称化することもできる。これについては、たと
えば、シンポジウム・オンＶＬＳＩテクノロジー（１９
９４年）抄録集、演題番号２．２を参照することができ
る。
く、ゲート電極の仕事関数をも用いてしきい値電圧Ｖth
を調整することが考えられ、この目的のためにｎＭＯＳ
トランジスタに対してはｎ+ ポリシリコン、ｐＭＯＳト
ランジスタに対してはｐ+ ポリシリコンをそれぞれ用い
るデュアルゲートプロセスが検討されている。また、こ
のようにすると、両ＭＯＳトランジスタのしきい値電圧
Ｖthを対称化することもできる。これについては、たと
えば、シンポジウム・オンＶＬＳＩテクノロジー（１９
９４年）抄録集、演題番号２．２を参照することができ
る。
【００１０】しかしながら、ｎＭＯＳトランジスタとｐ
ＭＯＳトランジスタで、ドーパントのタイプが異なるポ
リシリコンをゲート電極として用いると、ｎＭＯＳのｎ
+ ポリシリコンゲートとｐＭＯＳのｐ+ ポリシリコンゲ
ートが接続する部分でそれぞれのゲート電極中の不純物
が相互に拡散するため、それぞれのゲート電極の仕事関
数が大きく変動し、このためしきい値電圧Ｖthも大きく
変動するという問題がある。かかる問題は、ゲート電極
の低抵抗化のためにポリシリコンの上層にタングステン
シリサイド（ＷＳｉx ）等のシリサイドを用いたときに
特に顕著となる。
ＭＯＳトランジスタで、ドーパントのタイプが異なるポ
リシリコンをゲート電極として用いると、ｎＭＯＳのｎ
+ ポリシリコンゲートとｐＭＯＳのｐ+ ポリシリコンゲ
ートが接続する部分でそれぞれのゲート電極中の不純物
が相互に拡散するため、それぞれのゲート電極の仕事関
数が大きく変動し、このためしきい値電圧Ｖthも大きく
変動するという問題がある。かかる問題は、ゲート電極
の低抵抗化のためにポリシリコンの上層にタングステン
シリサイド（ＷＳｉx ）等のシリサイドを用いたときに
特に顕著となる。
【００１１】図１４は、このことを説明するための図で
あり、同図左上のｎＭＯＳトランジスタ５０（ゲート電
極下層のポリシリコン５１はｎ型）と同図右上のｐＭＯ
Ｓトランジスタ５２（ゲート電極下層のポリシリコン５
３はｐ型）を接触させて同図下側のＣＭＯＳ５４を形成
すると、それぞれのトランジスタのゲート電極下層のポ
リシリコンに含まれる異なるタイプのドーパントが、上
層のタングステンシリサイド層５５，５６を通って相互
に拡散するため、ポリシリコン５１及び５３の仕事関数
が変動する。これは、シリサイド中のドーパントの拡散
係数が非常に大きいことによるものである。
あり、同図左上のｎＭＯＳトランジスタ５０（ゲート電
極下層のポリシリコン５１はｎ型）と同図右上のｐＭＯ
Ｓトランジスタ５２（ゲート電極下層のポリシリコン５
３はｐ型）を接触させて同図下側のＣＭＯＳ５４を形成
すると、それぞれのトランジスタのゲート電極下層のポ
リシリコンに含まれる異なるタイプのドーパントが、上
層のタングステンシリサイド層５５，５６を通って相互
に拡散するため、ポリシリコン５１及び５３の仕事関数
が変動する。これは、シリサイド中のドーパントの拡散
係数が非常に大きいことによるものである。
【００１２】このことから、バルクシリコンによるＣＭ
ＯＳデバイスにおいても、やはり両トランジスタのゲー
ト電極にドーパントのタイプが異なるポリシリコンを用
いるのではなく、シリコンのバンドギャップの中央（ミ
ッドギャップ）近辺に仕事関数を有する同一タイプのゲ
ート電極を用いることが検討されている。具体的には、
シリコンのミッドギャップ近辺に仕事関数を有するもの
が多い高融点金属シリサイドがゲート電極材料として注
目されており、中でもモリブデンシリサイド（ＭｏＳｉ
x ）やタングステンシリサイド（ＷＳｉx ）などは、Ｓ
ｉＯ2 と直接反応しないので、ゲート耐圧を大きく劣化
させることがなく、ゲート電極材料として特に注目され
ている。図１５は、タングステンシリサイド（ＷＳ
ｉx ）６０を単層のゲート電極として用いたＭＯＳトラ
ンジスタの例である。この場合、一方のＭＯＳトランジ
スタのみを図示しているが、ＣＭＯＳを構成する他方の
ＭＯＳトランジスタにも同じ単層のタングステンシリサ
イドをゲート電極として用いている。
ＯＳデバイスにおいても、やはり両トランジスタのゲー
ト電極にドーパントのタイプが異なるポリシリコンを用
いるのではなく、シリコンのバンドギャップの中央（ミ
ッドギャップ）近辺に仕事関数を有する同一タイプのゲ
ート電極を用いることが検討されている。具体的には、
シリコンのミッドギャップ近辺に仕事関数を有するもの
が多い高融点金属シリサイドがゲート電極材料として注
目されており、中でもモリブデンシリサイド（ＭｏＳｉ
x ）やタングステンシリサイド（ＷＳｉx ）などは、Ｓ
ｉＯ2 と直接反応しないので、ゲート耐圧を大きく劣化
させることがなく、ゲート電極材料として特に注目され
ている。図１５は、タングステンシリサイド（ＷＳ
ｉx ）６０を単層のゲート電極として用いたＭＯＳトラ
ンジスタの例である。この場合、一方のＭＯＳトランジ
スタのみを図示しているが、ＣＭＯＳを構成する他方の
ＭＯＳトランジスタにも同じ単層のタングステンシリサ
イドをゲート電極として用いている。
【００１３】
【発明が解決しようとする課題】ところで、ゲート電極
は、ソース及びドレインの拡散層（以下「ソース／ドレ
イン拡散層」という。）を自己整合によるイオン注入で
形成する場合において、ゲート電極直下のチャネルにイ
オンが注入されるのを阻止するという重要な役割を果た
す。このためゲート電極は、自己整合で拡散層を形成す
るのに十分なだけの膜厚とすることが必要となる。図１
５に示すタングステンシリサイド６０のゲート電極も、
この点を考慮して十分な厚さ、例えば１５０ｎｍ以上と
することが必要である。
は、ソース及びドレインの拡散層（以下「ソース／ドレ
イン拡散層」という。）を自己整合によるイオン注入で
形成する場合において、ゲート電極直下のチャネルにイ
オンが注入されるのを阻止するという重要な役割を果た
す。このためゲート電極は、自己整合で拡散層を形成す
るのに十分なだけの膜厚とすることが必要となる。図１
５に示すタングステンシリサイド６０のゲート電極も、
この点を考慮して十分な厚さ、例えば１５０ｎｍ以上と
することが必要である。
【００１４】しかしながら、一方で、高融点金属シリサ
イドは成膜後において１０9 Ｐａというオーダーの大き
な内部応力を持つものが多い。このように大きな内部応
力を持つ材料を、自己整合による拡散層を形成できる程
度の膜厚でゲート電極として形成すると、下地のゲート
酸化膜に対して大きな引っ張り応力を印加することにな
る。その結果、ゲート酸化膜に加わる引っ張り応力によ
るリーク電流や界面電荷が増大するという問題が生じ、
集積回路全体の信頼性低下につながってしまう。
イドは成膜後において１０9 Ｐａというオーダーの大き
な内部応力を持つものが多い。このように大きな内部応
力を持つ材料を、自己整合による拡散層を形成できる程
度の膜厚でゲート電極として形成すると、下地のゲート
酸化膜に対して大きな引っ張り応力を印加することにな
る。その結果、ゲート酸化膜に加わる引っ張り応力によ
るリーク電流や界面電荷が増大するという問題が生じ、
集積回路全体の信頼性低下につながってしまう。
【００１５】本発明は上記事情に基づいてなされたもの
であり、ゲート電極に仕事関数がシリコンのミッドギャ
ップ付近にある材料を用いた場合でも、イオン注入によ
る自己整合拡散層を形成する際のイオンがチャネルに注
入されるのを阻止することができる程度にゲート電極を
厚くでき、かつ、ゲート酸化膜に過剰な引っ張り応力を
加えることのない半導体装置及びその製造方法を提供す
ることを目的とする。
であり、ゲート電極に仕事関数がシリコンのミッドギャ
ップ付近にある材料を用いた場合でも、イオン注入によ
る自己整合拡散層を形成する際のイオンがチャネルに注
入されるのを阻止することができる程度にゲート電極を
厚くでき、かつ、ゲート酸化膜に過剰な引っ張り応力を
加えることのない半導体装置及びその製造方法を提供す
ることを目的とする。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めの第１の発明は、チャネルの上にゲート酸化膜を介し
て形成されたゲート電極を有する半導体装置において、
前記ゲート電極は、前記ゲート酸化膜に接する下層が高
融点金属シリサイド、上層がポリシリコンからなる二層
構造であることを特徴とする。
めの第１の発明は、チャネルの上にゲート酸化膜を介し
て形成されたゲート電極を有する半導体装置において、
前記ゲート電極は、前記ゲート酸化膜に接する下層が高
融点金属シリサイド、上層がポリシリコンからなる二層
構造であることを特徴とする。
【００１７】上記の目的を達成するための第２の発明
は、チャネルの上にゲート酸化膜を介して形成されたゲ
ート電極を有する半導体装置において、前記ゲート電極
を、前記ゲート酸化膜に接する下層が高融点金属シリサ
イド、中層が金属窒化物、上層がポリシリコンからなる
三層構造としたことを特徴とする。上記の目的を達成す
るための第３の発明は、チャネルの上にゲート酸化膜を
介して形成されたゲート電極を有し、かつ、チャネルの
両端部にＬＤＤ層を有する半導体装置において、前記ゲ
ート電極は、前記ゲート酸化膜に接する下層が高融点金
属シリサイド、上層がポリシリコンからなる二層構造で
あり、前記ゲート電極の側面に形成された、ソース／ド
レイン拡散層を形成する際の前記ＬＤＤ層への不純物イ
オンの注入を阻止するためのサイドウォールとを有する
ことを特徴とする。
は、チャネルの上にゲート酸化膜を介して形成されたゲ
ート電極を有する半導体装置において、前記ゲート電極
を、前記ゲート酸化膜に接する下層が高融点金属シリサ
イド、中層が金属窒化物、上層がポリシリコンからなる
三層構造としたことを特徴とする。上記の目的を達成す
るための第３の発明は、チャネルの上にゲート酸化膜を
介して形成されたゲート電極を有し、かつ、チャネルの
両端部にＬＤＤ層を有する半導体装置において、前記ゲ
ート電極は、前記ゲート酸化膜に接する下層が高融点金
属シリサイド、上層がポリシリコンからなる二層構造で
あり、前記ゲート電極の側面に形成された、ソース／ド
レイン拡散層を形成する際の前記ＬＤＤ層への不純物イ
オンの注入を阻止するためのサイドウォールとを有する
ことを特徴とする。
【００１８】上記の目的を達成するための第４の発明で
ある半導体装置の製造方法は、チャネルの上にゲート酸
化膜を介して高融点金属シリサイド膜を成膜する工程
と、前記高融点金属シリサイド膜の上にポリシリコン膜
を形成する工程と、前記高融点金属シリサイド膜及びポ
リシリコン膜をエッチングして所定形状にパターン化さ
れた高融点金属シリサイド及びポリシリコンからなるゲ
ート電極を形成する工程と、不純物イオンを注入してソ
ース／ドレイン拡散層を形成する工程とを具備すること
を特徴とする。
ある半導体装置の製造方法は、チャネルの上にゲート酸
化膜を介して高融点金属シリサイド膜を成膜する工程
と、前記高融点金属シリサイド膜の上にポリシリコン膜
を形成する工程と、前記高融点金属シリサイド膜及びポ
リシリコン膜をエッチングして所定形状にパターン化さ
れた高融点金属シリサイド及びポリシリコンからなるゲ
ート電極を形成する工程と、不純物イオンを注入してソ
ース／ドレイン拡散層を形成する工程とを具備すること
を特徴とする。
【００１９】前記第１乃至第４の発明において、高融点
金属シリサイドは、タングステンシリサイド（ＷＳ
ｉx ）、モリブデンシリサイド（ＭｏＳｉx ）、タンタ
ルシリサイド（ＴａＳｉx ）及びチタンシリサイド（Ｔ
ｉＳｉx ）のうちから選択することができる。また、ポ
リシリコンは、砒素（Ａｓ）、燐（Ｐ）及びボロン
（Ｂ）のうちのいずれか一つ以上がドーピングされてい
てもよい。更に、高融点金属シリサイドは、例えば、高
融点金属フッ化物とクロロシラン系化合物とを含む混合
ガスを用いたＣＶＤ法により形成する。
金属シリサイドは、タングステンシリサイド（ＷＳ
ｉx ）、モリブデンシリサイド（ＭｏＳｉx ）、タンタ
ルシリサイド（ＴａＳｉx ）及びチタンシリサイド（Ｔ
ｉＳｉx ）のうちから選択することができる。また、ポ
リシリコンは、砒素（Ａｓ）、燐（Ｐ）及びボロン
（Ｂ）のうちのいずれか一つ以上がドーピングされてい
てもよい。更に、高融点金属シリサイドは、例えば、高
融点金属フッ化物とクロロシラン系化合物とを含む混合
ガスを用いたＣＶＤ法により形成する。
【００２０】第１の発明は、ゲート電極のうちゲート酸
化膜に接する下層を高融点金属シリサイドとすることに
より、しきい値電圧に影響を与える仕事関数をシリコン
のバンドギャップの中央（ミッドギャップ）付近に制御
できるので、しきい値電圧Ｖ thを適正な値に制御でき
る。また、この高融点金属シリサイドの上に内部応力の
比較的小さいポリシリコンを形成することにより、ゲー
ト電極全体の膜厚を、自己整合によるソース／ドレイン
拡散層形成の際にチャネル部分に不必要な不純物イオン
が注入されるのを防止するのに十分な厚さとすることが
できる。また、内部応力の大きい高融点金属シリサイド
の膜厚を十分な薄さに形成することができるので、ゲー
ト酸化膜に印加される引っ張り応力は小さくなる。
化膜に接する下層を高融点金属シリサイドとすることに
より、しきい値電圧に影響を与える仕事関数をシリコン
のバンドギャップの中央（ミッドギャップ）付近に制御
できるので、しきい値電圧Ｖ thを適正な値に制御でき
る。また、この高融点金属シリサイドの上に内部応力の
比較的小さいポリシリコンを形成することにより、ゲー
ト電極全体の膜厚を、自己整合によるソース／ドレイン
拡散層形成の際にチャネル部分に不必要な不純物イオン
が注入されるのを防止するのに十分な厚さとすることが
できる。また、内部応力の大きい高融点金属シリサイド
の膜厚を十分な薄さに形成することができるので、ゲー
ト酸化膜に印加される引っ張り応力は小さくなる。
【００２１】第２の発明は、ゲート電極を、下層が高融
点金属シリサイド、中層が金属窒化物、上層がポリシリ
コンという三層構造としたことにより、第１の発明の作
用及び効果に加え、更に、上層のポリシリコンに不純物
を導入して導体化した場合に、その不純物が下層の高融
点金属シリサイドへ拡散されるのを中層の金属窒化物に
よって阻止することができるので、下層の高融点金属シ
リサイドの仕事関数の変動を有効に抑えることができ
る。
点金属シリサイド、中層が金属窒化物、上層がポリシリ
コンという三層構造としたことにより、第１の発明の作
用及び効果に加え、更に、上層のポリシリコンに不純物
を導入して導体化した場合に、その不純物が下層の高融
点金属シリサイドへ拡散されるのを中層の金属窒化物に
よって阻止することができるので、下層の高融点金属シ
リサイドの仕事関数の変動を有効に抑えることができ
る。
【００２２】第３の発明は、前記より、サイドウォール
を設けることにより、第１の発明の作用及び効果を有す
る、例えばＬＤＤ構造のＭＯＳトランジスタを実現する
ことができる。第４の発明は、ゲート電極のうちゲート
酸化膜に接する下層を高融点金属シリサイドとすること
により、しきい値電圧に影響を与える仕事関数をシリコ
ンのミッドギャップ付近に制御できるので、例えば電界
効果トランジスタのしきい値電圧Ｖthを適正な値に制御
できる。また、この高融点金属シリサイドの上に内部応
力の比較的小さいポリシリコンを形成することにより、
ゲート電極全体の膜厚を、自己整合によるソース／ドレ
イン拡散層形成の際にチャネル部分に不必要な不純物イ
オンが注入されるのを阻止するのに十分な厚さとするこ
とができる。また、内部応力の大きい高融点金属シリサ
イドの膜厚を十分な薄さに形成することができるので、
ゲート酸化膜に印加される引っ張り応力は小さくなる。
を設けることにより、第１の発明の作用及び効果を有す
る、例えばＬＤＤ構造のＭＯＳトランジスタを実現する
ことができる。第４の発明は、ゲート電極のうちゲート
酸化膜に接する下層を高融点金属シリサイドとすること
により、しきい値電圧に影響を与える仕事関数をシリコ
ンのミッドギャップ付近に制御できるので、例えば電界
効果トランジスタのしきい値電圧Ｖthを適正な値に制御
できる。また、この高融点金属シリサイドの上に内部応
力の比較的小さいポリシリコンを形成することにより、
ゲート電極全体の膜厚を、自己整合によるソース／ドレ
イン拡散層形成の際にチャネル部分に不必要な不純物イ
オンが注入されるのを阻止するのに十分な厚さとするこ
とができる。また、内部応力の大きい高融点金属シリサ
イドの膜厚を十分な薄さに形成することができるので、
ゲート酸化膜に印加される引っ張り応力は小さくなる。
【００２３】
【発明の実施の形態】以下に図面を参照して、本発明の
実施形態について説明する。前述のように、ゲート電極
として用いる材料の仕事関数は、ゲートのしきい値電圧
Ｖthに影響を及ぼすが、その影響は、ゲート電極のうち
ゲート酸化膜と接する非常に薄い部分の仕事関数でほぼ
決まる。一方、ゲート電極がゲート酸化膜に印加する引
っ張り応力は、ゲート電極材料の内部応力とその厚さに
依存する。したがって、ゲート電極材料として内部応力
の小さいものを用いれば、ゲート酸化膜に印加される引
っ張り応力を小さくでき、かつ、自己整合による拡散層
形成の際にチャネル部分に不必要な不純物イオンが注入
されるのを阻止できる程度の膜厚とすることができる。
このような点に着目し、ゲート電極のうち、ゲート酸化
膜と接する薄い部分にはシリコンのミッドギャップ近辺
に仕事関数を有する高融点金属シリサイドを用いること
とし、その上に内部応力の小さいポリシリコンを、自己
整合による拡散層形成の際にチャネル部分に不必要な不
純物イオンが注入されるのを阻止できる程度の厚さにま
で形成し、これら両者を併せてゲート電極とする。
実施形態について説明する。前述のように、ゲート電極
として用いる材料の仕事関数は、ゲートのしきい値電圧
Ｖthに影響を及ぼすが、その影響は、ゲート電極のうち
ゲート酸化膜と接する非常に薄い部分の仕事関数でほぼ
決まる。一方、ゲート電極がゲート酸化膜に印加する引
っ張り応力は、ゲート電極材料の内部応力とその厚さに
依存する。したがって、ゲート電極材料として内部応力
の小さいものを用いれば、ゲート酸化膜に印加される引
っ張り応力を小さくでき、かつ、自己整合による拡散層
形成の際にチャネル部分に不必要な不純物イオンが注入
されるのを阻止できる程度の膜厚とすることができる。
このような点に着目し、ゲート電極のうち、ゲート酸化
膜と接する薄い部分にはシリコンのミッドギャップ近辺
に仕事関数を有する高融点金属シリサイドを用いること
とし、その上に内部応力の小さいポリシリコンを、自己
整合による拡散層形成の際にチャネル部分に不必要な不
純物イオンが注入されるのを阻止できる程度の厚さにま
で形成し、これら両者を併せてゲート電極とする。
【００２４】図１は、ＣＭＯＳ等の半導体装置で用いら
れる本発明の第１実施形態のゲート電極の構造を示した
断面図である。但し、図１のゲート電極の構造は、ｎＭ
ＯＳ，ｐＭＯＳで共通するため、特に両者を区別してい
ない。図１のＭＯＳトランジスタはバルク状のシリコン
基板１０の上に形成されている。ゲート電極１１は、シ
リコン基板１０の上部に、ＳｉＯ2 からなるゲート酸化
膜１２を間に介して形成されている。ゲート電極１１
は、下層のタングステンシリサイド（ＷＳｉx ）１３と
上層のポリシリコン１４の二層からなっている。したが
って、ゲート電極１１のうち、ゲート酸化膜１２と接し
ているのは、タングステンシリサイド１３である。ま
た、上層のポリシリコン１４には、砒素（Ａｓ）を５×
１０15／ｃｍ2 のドーズ量でドープしてあり、不純物濃
度を約４．２×１０20／ｃｍ3 程度としてある。これに
より、ポリシリコン１４は完全に導体となっている。
れる本発明の第１実施形態のゲート電極の構造を示した
断面図である。但し、図１のゲート電極の構造は、ｎＭ
ＯＳ，ｐＭＯＳで共通するため、特に両者を区別してい
ない。図１のＭＯＳトランジスタはバルク状のシリコン
基板１０の上に形成されている。ゲート電極１１は、シ
リコン基板１０の上部に、ＳｉＯ2 からなるゲート酸化
膜１２を間に介して形成されている。ゲート電極１１
は、下層のタングステンシリサイド（ＷＳｉx ）１３と
上層のポリシリコン１４の二層からなっている。したが
って、ゲート電極１１のうち、ゲート酸化膜１２と接し
ているのは、タングステンシリサイド１３である。ま
た、上層のポリシリコン１４には、砒素（Ａｓ）を５×
１０15／ｃｍ2 のドーズ量でドープしてあり、不純物濃
度を約４．２×１０20／ｃｍ3 程度としてある。これに
より、ポリシリコン１４は完全に導体となっている。
【００２５】ゲート電極１１の周囲及び上層には層間絶
縁膜１５が形成されている。また、図１の両端部には、
隣り合う素子との電気的な分離のためのＬＯＣＯＳ法に
よる素子分離領域１６が示してある。尚、図１では、ゲ
ート電極１１の左右両側のシリコン基板１０中に形成さ
れるソース／ドレイン拡散層は省略してある。後述の図
２及び図３においても同様である。
縁膜１５が形成されている。また、図１の両端部には、
隣り合う素子との電気的な分離のためのＬＯＣＯＳ法に
よる素子分離領域１６が示してある。尚、図１では、ゲ
ート電極１１の左右両側のシリコン基板１０中に形成さ
れるソース／ドレイン拡散層は省略してある。後述の図
２及び図３においても同様である。
【００２６】ゲート電極１１を構成する二層のうち、下
層のタングステンシリサイド１３の膜厚は例えば３０ｎ
ｍ、上層のポリシリコンの膜厚は例えば１２０ｎｍ、合
計で１５０ｎｍとする。この程度の膜厚があれば、自己
整合によるソース／ドレイン拡散層形成の際に、不純物
イオンが下層のチャネルに注入されるのを有効に阻止す
ることができる。
層のタングステンシリサイド１３の膜厚は例えば３０ｎ
ｍ、上層のポリシリコンの膜厚は例えば１２０ｎｍ、合
計で１５０ｎｍとする。この程度の膜厚があれば、自己
整合によるソース／ドレイン拡散層形成の際に、不純物
イオンが下層のチャネルに注入されるのを有効に阻止す
ることができる。
【００２７】一方、タングステンシリサイドの内部応力
は、出来上がりで約１０9 Ｐａ程度であり、ポリシリコ
ンのそれと比べる１桁程度大きい。このようなタングス
テンシリサイドを仮に１５０ｎｍ程度の膜厚に堆積する
と、その内部応力に起因して下層のゲート酸化膜１２に
は非常に大きな引っ張り応力が印加され、ゲート酸化膜
におけるリーク電流や界面電荷が増大する。しかしなが
ら、タングステンシリサイド１３の膜厚を、上記のよう
に３０ｎｍ程度に抑えると、これは通常のポリシリコン
ゲートの膜厚の１０分の１程度の薄さであり、この上に
１２０ｎｍのポリシリコン１４を形成したとしても、ゲ
ート電極１１全体としての内部応力は、一般のポリシリ
コンゲートの場合と同程度に抑えることができる。
は、出来上がりで約１０9 Ｐａ程度であり、ポリシリコ
ンのそれと比べる１桁程度大きい。このようなタングス
テンシリサイドを仮に１５０ｎｍ程度の膜厚に堆積する
と、その内部応力に起因して下層のゲート酸化膜１２に
は非常に大きな引っ張り応力が印加され、ゲート酸化膜
におけるリーク電流や界面電荷が増大する。しかしなが
ら、タングステンシリサイド１３の膜厚を、上記のよう
に３０ｎｍ程度に抑えると、これは通常のポリシリコン
ゲートの膜厚の１０分の１程度の薄さであり、この上に
１２０ｎｍのポリシリコン１４を形成したとしても、ゲ
ート電極１１全体としての内部応力は、一般のポリシリ
コンゲートの場合と同程度に抑えることができる。
【００２８】尚、本実施形態では、上記のようにタング
ステンシリサイド１３の膜厚を例えば３０ｎｍ程度とす
るのが望ましいが、例えば１０ｎｍ程度まで薄くして
も、トランジスタのしきい値電圧Ｖthを適当な値に調整
できるという効果は得られる。一方、タングステンシリ
サイド１３の膜厚の上限は許容できる内部応力の大き
さ、及び上に積層するポリシリコン１４の膜厚にも依存
するが、大体１００ｎｍ程度に抑えるのが望ましい また、上記では、タングステンシリサイド１３の上に形
成するポリシリコンの膜厚を１２０ｎｍ程度としたが、
ゲート電極全体の厚さが薄くなりすぎると、後述するＬ
ＤＤのためのサイドウォールの形成が困難となり、ま
た、拡散層形成の際の不純物イオンを遮蔽する効果も低
下する。かかる観点から、ポリシリコンの膜厚は望まし
くは１２０ｎｍ、少なくとも９０ｎｍ程度とすることが
必要である。したがって、タングステンシリサイド１３
の膜厚を３０ｎｍとした場合には、ポリシリコン１４の
膜厚はその３倍以上ということになる。
ステンシリサイド１３の膜厚を例えば３０ｎｍ程度とす
るのが望ましいが、例えば１０ｎｍ程度まで薄くして
も、トランジスタのしきい値電圧Ｖthを適当な値に調整
できるという効果は得られる。一方、タングステンシリ
サイド１３の膜厚の上限は許容できる内部応力の大き
さ、及び上に積層するポリシリコン１４の膜厚にも依存
するが、大体１００ｎｍ程度に抑えるのが望ましい また、上記では、タングステンシリサイド１３の上に形
成するポリシリコンの膜厚を１２０ｎｍ程度としたが、
ゲート電極全体の厚さが薄くなりすぎると、後述するＬ
ＤＤのためのサイドウォールの形成が困難となり、ま
た、拡散層形成の際の不純物イオンを遮蔽する効果も低
下する。かかる観点から、ポリシリコンの膜厚は望まし
くは１２０ｎｍ、少なくとも９０ｎｍ程度とすることが
必要である。したがって、タングステンシリサイド１３
の膜厚を３０ｎｍとした場合には、ポリシリコン１４の
膜厚はその３倍以上ということになる。
【００２９】タングステンシリサイドのような高融点金
属シリサイドの仕事関数は、シリコンのミッドギャップ
近辺に位置している。したがって、ゲート酸化膜１２と
接する部分にタングステンシリサイドを用いてＭＯＳト
ランジスタのゲート電極を形成すれば、チャネル領域に
それほど大量の不純物を導入しなくても、トランジスタ
のしきい値電圧Ｖthを０．５Ｖ程度の適当な値に調整す
ることができる。尚、タングステンシリサイドは、ノン
ドープでもよいし、砒素（Ａｓ）、燐（Ｐ）、ボロン
（Ｂ）等の不純物をドーズ量１×１０15／ｃｍ2 以上で
ドープして、その仕事関数を制御してもよい。
属シリサイドの仕事関数は、シリコンのミッドギャップ
近辺に位置している。したがって、ゲート酸化膜１２と
接する部分にタングステンシリサイドを用いてＭＯＳト
ランジスタのゲート電極を形成すれば、チャネル領域に
それほど大量の不純物を導入しなくても、トランジスタ
のしきい値電圧Ｖthを０．５Ｖ程度の適当な値に調整す
ることができる。尚、タングステンシリサイドは、ノン
ドープでもよいし、砒素（Ａｓ）、燐（Ｐ）、ボロン
（Ｂ）等の不純物をドーズ量１×１０15／ｃｍ2 以上で
ドープして、その仕事関数を制御してもよい。
【００３０】このため、かかるＭＯＳトランジスタを用
いてＣＭＯＳを構成した場合には、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタのしきい値電圧を容易に対称
化できるという利点がある。ポリシリコンによるゲート
電極を用いた従来のＭＯＳトランジスタでは、しきい値
電圧Ｖthをたとえば約０．６Ｖとするためには、チャネ
ル不純物濃度を１０17／ｃｍ3 のオーダー以上に高める
ことが必要であった。これに対し、ゲート酸化膜１２と
接する部分にタングステンシリサイドを用いると、ゲー
トがノンドープ状態でもチャネル不純濃度は１０16／ｃ
ｍ3 のオーダー以下で十分である。このとき、電子の移
動度は、不純物による散乱が少なくなる分大きくなり、
その結果、ＭＯＳトランジスタの電流駆動能力を高める
ことができる。
いてＣＭＯＳを構成した場合には、ｎＭＯＳトランジス
タとｐＭＯＳトランジスタのしきい値電圧を容易に対称
化できるという利点がある。ポリシリコンによるゲート
電極を用いた従来のＭＯＳトランジスタでは、しきい値
電圧Ｖthをたとえば約０．６Ｖとするためには、チャネ
ル不純物濃度を１０17／ｃｍ3 のオーダー以上に高める
ことが必要であった。これに対し、ゲート酸化膜１２と
接する部分にタングステンシリサイドを用いると、ゲー
トがノンドープ状態でもチャネル不純濃度は１０16／ｃ
ｍ3 のオーダー以下で十分である。このとき、電子の移
動度は、不純物による散乱が少なくなる分大きくなり、
その結果、ＭＯＳトランジスタの電流駆動能力を高める
ことができる。
【００３１】ところで、ゲート酸化膜のＳｉＯ2 中のＯ
原子は、タングステンシリサイド（ＷＳｉx ）膜の中の
Ｗ原子よりもＳｉ原子とより強く結合する。したがっ
て、タングステンシリサイド中のＳｉ原子の結合手がい
かに多くゲート酸化膜中のＯ原子と結合できるかが、タ
ングステンシリサイドのゲート酸化膜に対する密着性に
大きく関係する。タングステンシリサイドを成膜する一
般的な方法は、たとえば六フッ化タングステン（Ｗ
Ｆ6 ）／シラン（ＳｉＨ4 ）混合系ガスを用いる、いわ
ゆるシラン還元ＣＶＤ法である。しかし、シラン還元Ｃ
ＶＤ法でゲート酸化膜上に成膜したタングステンシリサ
イドは、極めて剥離しやすいという問題がある。これ
は、シラン還元ＣＶＤ法で成膜されたタングステンシリ
サイドには、通常、１０20／ｃｍ3 ものオーダーのＦ原
子が含有されており、ゲート酸化膜（ＳｉＯ2 ）のＯ原
子と結合すべきＳｉ原子の結合手がＦ原子で消費されて
いるためと考えられる。
原子は、タングステンシリサイド（ＷＳｉx ）膜の中の
Ｗ原子よりもＳｉ原子とより強く結合する。したがっ
て、タングステンシリサイド中のＳｉ原子の結合手がい
かに多くゲート酸化膜中のＯ原子と結合できるかが、タ
ングステンシリサイドのゲート酸化膜に対する密着性に
大きく関係する。タングステンシリサイドを成膜する一
般的な方法は、たとえば六フッ化タングステン（Ｗ
Ｆ6 ）／シラン（ＳｉＨ4 ）混合系ガスを用いる、いわ
ゆるシラン還元ＣＶＤ法である。しかし、シラン還元Ｃ
ＶＤ法でゲート酸化膜上に成膜したタングステンシリサ
イドは、極めて剥離しやすいという問題がある。これ
は、シラン還元ＣＶＤ法で成膜されたタングステンシリ
サイドには、通常、１０20／ｃｍ3 ものオーダーのＦ原
子が含有されており、ゲート酸化膜（ＳｉＯ2 ）のＯ原
子と結合すべきＳｉ原子の結合手がＦ原子で消費されて
いるためと考えられる。
【００３２】そこで、本実施形態では、一般的なシラン
還元ＣＶＤ法ではなく、高融点金属フッ化物とクロロシ
ラン系化合物とを含む混合ガスを用いたＣＶＤ法で、高
融点金属シリサイドであるタングステンシリサイドを成
膜する。具体的には、六フッ化タングステン（ＷＦ6 ）
とジクロロシラン（ＳｉＨ2 Ｃｌ2 ）を含む混合ガスを
用いたＣＶＤ法（「ジクロロシラン還元ＣＶＤ法」とい
う）を用いる。ジクロロシラン還元ＣＶＤ法によって成
膜されたタングステンシリサイドは、おそらくその成膜
温度の高さによる結晶性のよさに起因して、シラン還元
ＣＶＤ法によるタングステンシリサイドよりもＦ原子の
取り込み量が３桁も低く（１×１０17／ｃｍ3 程度）、
このため、Ｓｉ原子の有効な結合手がＦ原子に消費され
る割合が少なくなる。
還元ＣＶＤ法ではなく、高融点金属フッ化物とクロロシ
ラン系化合物とを含む混合ガスを用いたＣＶＤ法で、高
融点金属シリサイドであるタングステンシリサイドを成
膜する。具体的には、六フッ化タングステン（ＷＦ6 ）
とジクロロシラン（ＳｉＨ2 Ｃｌ2 ）を含む混合ガスを
用いたＣＶＤ法（「ジクロロシラン還元ＣＶＤ法」とい
う）を用いる。ジクロロシラン還元ＣＶＤ法によって成
膜されたタングステンシリサイドは、おそらくその成膜
温度の高さによる結晶性のよさに起因して、シラン還元
ＣＶＤ法によるタングステンシリサイドよりもＦ原子の
取り込み量が３桁も低く（１×１０17／ｃｍ3 程度）、
このため、Ｓｉ原子の有効な結合手がＦ原子に消費され
る割合が少なくなる。
【００３３】このように、本実施形態では、一般に用い
られるシラン還元ＣＶＤ法ではなく、ジクロロシラン還
元ＣＶＤ法を用いてタングステンシリサイドを成膜する
ことにより、ゲート酸化膜に対する密着性を向上させる
ことができる。しかも、タングステンシリサイド（ＷＳ
ｉx ）のＷ原子に対するＳｉ原子の組成比ｘを２．７以
上、望ましくは３．０以上として化学量論的組成よりも
Ｓｉリッチとすることにより、厚さ１０ｎｍレベルのゲ
ート酸化膜の耐圧も良好に維持することができる。しか
も、ＣＶＤ法による成膜は、スパッタリング成膜と異な
り、ステップカバレジに優れ、イオン照射損傷も少ない
ので、段差部分での抵抗上昇やゲート絶縁膜の絶縁耐圧
劣化も抑制できる。
られるシラン還元ＣＶＤ法ではなく、ジクロロシラン還
元ＣＶＤ法を用いてタングステンシリサイドを成膜する
ことにより、ゲート酸化膜に対する密着性を向上させる
ことができる。しかも、タングステンシリサイド（ＷＳ
ｉx ）のＷ原子に対するＳｉ原子の組成比ｘを２．７以
上、望ましくは３．０以上として化学量論的組成よりも
Ｓｉリッチとすることにより、厚さ１０ｎｍレベルのゲ
ート酸化膜の耐圧も良好に維持することができる。しか
も、ＣＶＤ法による成膜は、スパッタリング成膜と異な
り、ステップカバレジに優れ、イオン照射損傷も少ない
ので、段差部分での抵抗上昇やゲート絶縁膜の絶縁耐圧
劣化も抑制できる。
【００３４】図２は、ＣＭＯＳ等の半導体集積回路で用
いられる本発明の第２実施形態のゲート電極の構造を示
した断面図である。同図において、図１と同一の部分に
ついては同一符号を付すことにより、その詳細な説明を
省略する。図２の構造で図１と異なるのは、ゲート電極
１１の上にストッパＳｉＯ2 １８を形成したこと、ゲー
ト電極１１およびストッパＳｉＯ2 １８の側壁にポリシ
リコンからなるサイドウォール１９を設けた点である。
いられる本発明の第２実施形態のゲート電極の構造を示
した断面図である。同図において、図１と同一の部分に
ついては同一符号を付すことにより、その詳細な説明を
省略する。図２の構造で図１と異なるのは、ゲート電極
１１の上にストッパＳｉＯ2 １８を形成したこと、ゲー
ト電極１１およびストッパＳｉＯ2 １８の側壁にポリシ
リコンからなるサイドウォール１９を設けた点である。
【００３５】ストッパＳｉＯ2 １８の膜厚は、例えば１
５０ｎｍとする。この程度の膜厚のＳｉＯ2 をゲート電
極１１の上に形成しておくことにより、ｎＭＯＳ，ｐＭ
ＯＳのいずれに対しても、拡散層形成のために高濃度の
イオン注入を行った後もゲート電極１１中の不純物濃度
に影響が及ばないようにすることができる。これによ
り、タングステンシリサイド１３の中の不純物のタイプ
や濃度を一定に維持することができ、その結果、仕事関
数も一定に保たれる。尚、タングステンシリサイドは、
ノンドープでもよいし、砒素（Ａｓ）、燐（Ｐ）、ボロ
ン（Ｂ）等の不純物をドーズ量１×１０15／ｃｍ2 以上
でドープして、その仕事関数を制御してもよい点は、第
１実施形態の場合と同様である。
５０ｎｍとする。この程度の膜厚のＳｉＯ2 をゲート電
極１１の上に形成しておくことにより、ｎＭＯＳ，ｐＭ
ＯＳのいずれに対しても、拡散層形成のために高濃度の
イオン注入を行った後もゲート電極１１中の不純物濃度
に影響が及ばないようにすることができる。これによ
り、タングステンシリサイド１３の中の不純物のタイプ
や濃度を一定に維持することができ、その結果、仕事関
数も一定に保たれる。尚、タングステンシリサイドは、
ノンドープでもよいし、砒素（Ａｓ）、燐（Ｐ）、ボロ
ン（Ｂ）等の不純物をドーズ量１×１０15／ｃｍ2 以上
でドープして、その仕事関数を制御してもよい点は、第
１実施形態の場合と同様である。
【００３６】サイドウォール１９は、ＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）スペーサとしての役
割を果たす。すなわち、サイドウォール１９は、拡散層
のイオン注入を行う際にＬＤＤ層に余分な不純物が注入
されるのを防止する。また、後述のように被酸化特性が
向上し、その結果ゲート電極が酸化雰囲気にさらされて
もタングステンシリサイドの異常酸化を防止できるとい
う効果もある。サイドウォール１９の厚さは、例えば約
１５０ｎｍとする。拡散層形成のためのイオン注入を行
うときには、チャネリングを防止するために、通常はス
テップカバレジのよいＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｏｘｉｄｅ）やＳｉ基板の酸化による酸化
膜（図示せず）を形成しておくことが必要となる。サイ
ドウォール１９を形成しておくことにより、これらの膜
を形成するときにタングステンシリサイドが酸化される
のを防止することができるという利点がある。
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）スペーサとしての役
割を果たす。すなわち、サイドウォール１９は、拡散層
のイオン注入を行う際にＬＤＤ層に余分な不純物が注入
されるのを防止する。また、後述のように被酸化特性が
向上し、その結果ゲート電極が酸化雰囲気にさらされて
もタングステンシリサイドの異常酸化を防止できるとい
う効果もある。サイドウォール１９の厚さは、例えば約
１５０ｎｍとする。拡散層形成のためのイオン注入を行
うときには、チャネリングを防止するために、通常はス
テップカバレジのよいＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒ
ａｔｕｒｅ Ｏｘｉｄｅ）やＳｉ基板の酸化による酸化
膜（図示せず）を形成しておくことが必要となる。サイ
ドウォール１９を形成しておくことにより、これらの膜
を形成するときにタングステンシリサイドが酸化される
のを防止することができるという利点がある。
【００３７】図３は、ＣＭＯＳ等の半導体集積回路で用
いられる本発明の第３実施形態のゲート電極の構造を示
した断面図である。同図において、図１及び図２と同一
の部分については同一符号を付すことにより、その詳細
な説明を省略する。図３の構造で図１と異なるのは、タ
ングステンシリサイド１３とポリシリコン１４の界面
に、薄い窒化タングステン（ＷＮx ）膜２０を設けた点
である。窒化タングステン膜２０の厚さは約３ｎｍであ
る。窒化タングステン膜２０を設ける目的は、ポリシリ
コン１４内の不純物がタングステンシリサイド１３へ拡
散するのを防止することである。
いられる本発明の第３実施形態のゲート電極の構造を示
した断面図である。同図において、図１及び図２と同一
の部分については同一符号を付すことにより、その詳細
な説明を省略する。図３の構造で図１と異なるのは、タ
ングステンシリサイド１３とポリシリコン１４の界面
に、薄い窒化タングステン（ＷＮx ）膜２０を設けた点
である。窒化タングステン膜２０の厚さは約３ｎｍであ
る。窒化タングステン膜２０を設ける目的は、ポリシリ
コン１４内の不純物がタングステンシリサイド１３へ拡
散するのを防止することである。
【００３８】タングステンシリサイド１２はノンドープ
でもよいし、砒素（Ａｓ）や燐（Ｐ）などの不純物を例
えば１０15／ｃｍ2 程度のドーズ量でドープして、その
仕事関数を適当な値に制御するようにしてもよい。尚、
本実施形態の構造では図２のようなストッパＳｉＯ2 １
８は形成しないので、ポリシリコン１４は、予め不純物
をドープしておかなくても、ソース／ドレイン拡散層
（図示せず）を形成する際に自動的にドープされること
になり、結果として導体化される。このとき、ポリシリ
コン１４とタングステンシリサイド１３とでドーパント
のタイプ及び濃度が異なる場合があるが、両者の間に介
在する薄い窒化タングステン膜２０によって厚さ方向に
おける不純物の拡散が抑えられるので、ゲート酸化膜１
２とタングステンシリサイド１３の界面部分の仕事関数
は、予め規定した通りの値に維持される。
でもよいし、砒素（Ａｓ）や燐（Ｐ）などの不純物を例
えば１０15／ｃｍ2 程度のドーズ量でドープして、その
仕事関数を適当な値に制御するようにしてもよい。尚、
本実施形態の構造では図２のようなストッパＳｉＯ2 １
８は形成しないので、ポリシリコン１４は、予め不純物
をドープしておかなくても、ソース／ドレイン拡散層
（図示せず）を形成する際に自動的にドープされること
になり、結果として導体化される。このとき、ポリシリ
コン１４とタングステンシリサイド１３とでドーパント
のタイプ及び濃度が異なる場合があるが、両者の間に介
在する薄い窒化タングステン膜２０によって厚さ方向に
おける不純物の拡散が抑えられるので、ゲート酸化膜１
２とタングステンシリサイド１３の界面部分の仕事関数
は、予め規定した通りの値に維持される。
【００３９】次に、本発明に係るゲート電極を有する半
導体装置の製造方法ついて説明する。尚、ここでは、図
２に示した構造のゲート電極を有する半導体装置の製造
方法について、図４〜図１３を参照しながら順を追って
説明する。但し、説明の便宜上、図２で用いた符号とは
別の符号を用いる。まず、図４に示すように、シリコン
基板３０上にＬＯＣＯＳ法を用いて素子分離領域３１を
形成する。また、図示しないが、例えば基板がｎ型シリ
コンの場合であれば、ｎＭＯＳトランジスタを作成する
ための領域としてｐ型のウェルを形成する。シリコン基
板３０の上には、ＳｉＯ2 からなるゲート酸化膜３２を
形成する。
導体装置の製造方法ついて説明する。尚、ここでは、図
２に示した構造のゲート電極を有する半導体装置の製造
方法について、図４〜図１３を参照しながら順を追って
説明する。但し、説明の便宜上、図２で用いた符号とは
別の符号を用いる。まず、図４に示すように、シリコン
基板３０上にＬＯＣＯＳ法を用いて素子分離領域３１を
形成する。また、図示しないが、例えば基板がｎ型シリ
コンの場合であれば、ｎＭＯＳトランジスタを作成する
ための領域としてｐ型のウェルを形成する。シリコン基
板３０の上には、ＳｉＯ2 からなるゲート酸化膜３２を
形成する。
【００４０】次に、ゲート酸化膜３２の上に、タングス
テンシリサイド３３を形成する。膜の厚さは約３０ｎｍ
である。尚、ゲート酸化膜３２の上に直接成膜するこの
タングステンシリサイド３３の成膜工程では、前述のよ
うに六フッ化タングステン（ＷＦ6 ）とジクロロシラン
（ＳｉＨ2 Ｃｌ2 ）を含む混合ガスを用いたＣＶＤ法
（ジクロロシラン還元ＣＶＤ法）を用いて、タングステ
ンシリサイド３３をＳｉリッチ（ＷＳｉx で、望ましく
はｘ＝３以上）にする。これにより、前述のようにタン
グステンシリサイド３３のゲート酸化膜３２に対する密
着性を向上させることができる。このときの成膜条件
は、Ｃｏｌｄ−Ｗａｌｌ型のＬＰ−ＣＶＤ装置を用い、
温度６８０℃、圧力４０Ｐａのもとで、反応ガスとして
ＳｉＨ2 Ｃｌ 2 、ＷＦ6 、Ａｒを、それぞれ１６０ｓｃ
ｃｍ、１．６ｓｃｃｍ、１００ｓｃｃｍの流量で流す。
テンシリサイド３３を形成する。膜の厚さは約３０ｎｍ
である。尚、ゲート酸化膜３２の上に直接成膜するこの
タングステンシリサイド３３の成膜工程では、前述のよ
うに六フッ化タングステン（ＷＦ6 ）とジクロロシラン
（ＳｉＨ2 Ｃｌ2 ）を含む混合ガスを用いたＣＶＤ法
（ジクロロシラン還元ＣＶＤ法）を用いて、タングステ
ンシリサイド３３をＳｉリッチ（ＷＳｉx で、望ましく
はｘ＝３以上）にする。これにより、前述のようにタン
グステンシリサイド３３のゲート酸化膜３２に対する密
着性を向上させることができる。このときの成膜条件
は、Ｃｏｌｄ−Ｗａｌｌ型のＬＰ−ＣＶＤ装置を用い、
温度６８０℃、圧力４０Ｐａのもとで、反応ガスとして
ＳｉＨ2 Ｃｌ 2 、ＷＦ6 、Ａｒを、それぞれ１６０ｓｃ
ｃｍ、１．６ｓｃｃｍ、１００ｓｃｃｍの流量で流す。
【００４１】続いて、ポリシリコン３４を形成する。膜
の厚さは約１２０ｎｍである。このときの成膜条件は、
Ｈｏｔ−Ｗａｌｌ型のＬＰ−ＣＶＤ装置を用い、温度６
２５℃、圧力２０Ｐａのもとで、反応ガスとしてＳｉＨ
4 を４００ｓｃｃｍの流量で流す。図５は、ゲート酸化
膜３２の上にタングステンシリサイド３３、ポリシリコ
ン３４を形成した状態を示している。この二つの層が、
後述のようにゲート電極となる。次に、図６に示すよう
に、不純物イオンのイオン注入を行う。この工程はゲー
ト電極となるポリシリコン３４を導体化するために行わ
れる。不純物としては例えば燐（Ｐ）を用い、これを加
速電圧１５ｋｅＶ、ドーズ量約５×１０15／ｃｍ 2 でイ
オン注入する。これによってポリシリコン３４は、ほぼ
導体となる。
の厚さは約１２０ｎｍである。このときの成膜条件は、
Ｈｏｔ−Ｗａｌｌ型のＬＰ−ＣＶＤ装置を用い、温度６
２５℃、圧力２０Ｐａのもとで、反応ガスとしてＳｉＨ
4 を４００ｓｃｃｍの流量で流す。図５は、ゲート酸化
膜３２の上にタングステンシリサイド３３、ポリシリコ
ン３４を形成した状態を示している。この二つの層が、
後述のようにゲート電極となる。次に、図６に示すよう
に、不純物イオンのイオン注入を行う。この工程はゲー
ト電極となるポリシリコン３４を導体化するために行わ
れる。不純物としては例えば燐（Ｐ）を用い、これを加
速電圧１５ｋｅＶ、ドーズ量約５×１０15／ｃｍ 2 でイ
オン注入する。これによってポリシリコン３４は、ほぼ
導体となる。
【００４２】続いて、ポリシリコン３４の上にストッパ
ＳｉＯ2 を形成するためのＳｉＯ2膜３５を形成する。
図７はＳｉＯ2 膜３５を形成した状態を示す。この成膜
工程には例えば常圧ＣＶＤ法を用い、膜厚は約１５０ｎ
ｍとする。次に、図８に示すように、ＳｉＯ2 膜３５の
上にレジストを塗布し、フォトリソグラフィでゲート電
極の最終的な形状に基づいてパターニングを行い、レジ
ストマスク３６を形成する。そしてＳｉＯ2 を、このレ
ジストマスク３６に基づいてエッチング加工する。この
エッチング加工は、例えばマグネトロン型エッチャーを
用いて、温度２０℃、圧力２．７Ｐａ、ＲＦ出力１００
０Ｗの条件下で、反応ガスとしてＣＨＦ3 を４５ｓｃｃ
ｍの流量で流しながら行う。その後レジストマスク３６
を除去すると、図９に示すように、ゲート電極の形状に
パターン化されたＳｉＯ2 膜３５ａが得られる。
ＳｉＯ2 を形成するためのＳｉＯ2膜３５を形成する。
図７はＳｉＯ2 膜３５を形成した状態を示す。この成膜
工程には例えば常圧ＣＶＤ法を用い、膜厚は約１５０ｎ
ｍとする。次に、図８に示すように、ＳｉＯ2 膜３５の
上にレジストを塗布し、フォトリソグラフィでゲート電
極の最終的な形状に基づいてパターニングを行い、レジ
ストマスク３６を形成する。そしてＳｉＯ2 を、このレ
ジストマスク３６に基づいてエッチング加工する。この
エッチング加工は、例えばマグネトロン型エッチャーを
用いて、温度２０℃、圧力２．７Ｐａ、ＲＦ出力１００
０Ｗの条件下で、反応ガスとしてＣＨＦ3 を４５ｓｃｃ
ｍの流量で流しながら行う。その後レジストマスク３６
を除去すると、図９に示すように、ゲート電極の形状に
パターン化されたＳｉＯ2 膜３５ａが得られる。
【００４３】続いて、図９に示したパターン化されたＳ
ｉＯ2 膜３５ａをマスクとして、ポリシリコン３４、タ
ングステンシリサイド３３をエッチングする。このエッ
チング加工は、例えば温度２０℃、圧力０．４Ｐａのも
とでＥＣＲプラズマエッチャーを用いて行い、ＲＦ出力
は第１ステップで８０Ｗ、第２ステップで３０Ｗとす
る。反応ガスとしては、例えばＣｌ2 及びＯ2 を用い、
それぞれ７５ｓｃｃｍ、５ｓｃｃｍの流量で流す。これ
により、図１０に示すようにＳｉＯ2 膜３５ａと同一パ
ターンのポリシリコン３４ａ及びタングステンシリサイ
ド３３ａが得られ、これらがゲート電極３７となる。
ｉＯ2 膜３５ａをマスクとして、ポリシリコン３４、タ
ングステンシリサイド３３をエッチングする。このエッ
チング加工は、例えば温度２０℃、圧力０．４Ｐａのも
とでＥＣＲプラズマエッチャーを用いて行い、ＲＦ出力
は第１ステップで８０Ｗ、第２ステップで３０Ｗとす
る。反応ガスとしては、例えばＣｌ2 及びＯ2 を用い、
それぞれ７５ｓｃｃｍ、５ｓｃｃｍの流量で流す。これ
により、図１０に示すようにＳｉＯ2 膜３５ａと同一パ
ターンのポリシリコン３４ａ及びタングステンシリサイ
ド３３ａが得られ、これらがゲート電極３７となる。
【００４４】次に、ＬＤＤ層（図示せず）への不純物の
導入を行う。この場合、ＣＭＯＳのｎＭＯＳトランジス
タとｐＭＯＳトランジスタのそれぞれに、レジストマス
クによりイオンを打ち分ける。ＬＤＤ層を設けることに
より、ドレイン端部での空乏層内の電界が弱められ、ホ
ットエレクトロン効果を抑制することができる。ＬＤＤ
層へ不純物を導入した後は、図１１に示すように、ゲー
ト電極３７の側面にサイドウォール３８を形成する。サ
イドウォール３８を設ける目的は、主としてソース／ド
レイン拡散層を形成する際にその不純物がサイドウォー
ル３８の下層のＬＤＤ層に注入されるのを防ぐためであ
る。これに加え、ポリシリコンのサイドウォールによっ
てタングステンシリサイド等の高融点金属シリサイドを
完全に囲むことによって、タングステンシリサイドにつ
いては酸化雰囲気に直接さらされなくなる。このため、
ゲート電極全体での被酸化特性は向上し、その結果、Ｈ
ＴＯ膜を形成する場合などにゲート電極が酸化雰囲気に
さらされても、タングステンシリサイドの異常酸化は防
止され、表面モホロジー（Ｍｏｒｐｈｏｌｏｇｙ）の劣
化を抑制できる。サイドウォール３８は、まずポリシリ
コンを全面に堆積し、その後異方性エッチング加工でエ
ッチバックすることによって形成される。
導入を行う。この場合、ＣＭＯＳのｎＭＯＳトランジス
タとｐＭＯＳトランジスタのそれぞれに、レジストマス
クによりイオンを打ち分ける。ＬＤＤ層を設けることに
より、ドレイン端部での空乏層内の電界が弱められ、ホ
ットエレクトロン効果を抑制することができる。ＬＤＤ
層へ不純物を導入した後は、図１１に示すように、ゲー
ト電極３７の側面にサイドウォール３８を形成する。サ
イドウォール３８を設ける目的は、主としてソース／ド
レイン拡散層を形成する際にその不純物がサイドウォー
ル３８の下層のＬＤＤ層に注入されるのを防ぐためであ
る。これに加え、ポリシリコンのサイドウォールによっ
てタングステンシリサイド等の高融点金属シリサイドを
完全に囲むことによって、タングステンシリサイドにつ
いては酸化雰囲気に直接さらされなくなる。このため、
ゲート電極全体での被酸化特性は向上し、その結果、Ｈ
ＴＯ膜を形成する場合などにゲート電極が酸化雰囲気に
さらされても、タングステンシリサイドの異常酸化は防
止され、表面モホロジー（Ｍｏｒｐｈｏｌｏｇｙ）の劣
化を抑制できる。サイドウォール３８は、まずポリシリ
コンを全面に堆積し、その後異方性エッチング加工でエ
ッチバックすることによって形成される。
【００４５】その後、不純物をイオン注入することによ
り、ソース／ドレイン拡散層を形成する。このとき、図
１２に示すように、ＣＭＯＳのｐＭＯＳトランジスタを
形成する場合には例えば二フッ化ボロン（ＢＦ2 ）イオ
ンを、ｎＭＯＳトランジスタを形成する場合には例えば
砒素（Ａｓ）イオンをイオン注入する。この場合、ｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタのうち一方に
不純物を注入するときは他方の上部をフォトレジスト３
９でマスクすることによりそれぞれのイオンを打ち分
け、それぞれを所定の導電型とする。尚、フォトレジス
ト３９は、不要となった段階で除去する。
り、ソース／ドレイン拡散層を形成する。このとき、図
１２に示すように、ＣＭＯＳのｐＭＯＳトランジスタを
形成する場合には例えば二フッ化ボロン（ＢＦ2 ）イオ
ンを、ｎＭＯＳトランジスタを形成する場合には例えば
砒素（Ａｓ）イオンをイオン注入する。この場合、ｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタのうち一方に
不純物を注入するときは他方の上部をフォトレジスト３
９でマスクすることによりそれぞれのイオンを打ち分
け、それぞれを所定の導電型とする。尚、フォトレジス
ト３９は、不要となった段階で除去する。
【００４６】以上の各層の形成が終わったら、不純物を
導入したゲート電極３７、ＬＤＤ層、ソース／ドレイン
拡散層などの不純物を活性化するための熱処理を行う。
そのときの条件は、例えば温度を１０００℃、処理時間
を１０秒として、Ａｒ雰囲気中でＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を行う。そ
の後は通常のプロセスにて、図１３に示すように、層間
絶縁膜４０の堆積、コンタクトホール４１の形成、メタ
ル４２によるコンタクトホールの穴埋め、配線４３の形
成などを順次行って、図２に示す構造のＬＤＤ層及びゲ
ート電極のサイドウォールを有するＣＭＯＳデバイスが
完成する。
導入したゲート電極３７、ＬＤＤ層、ソース／ドレイン
拡散層などの不純物を活性化するための熱処理を行う。
そのときの条件は、例えば温度を１０００℃、処理時間
を１０秒として、Ａｒ雰囲気中でＲＴＡ（Ｒａｐｉｄ
Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）処理を行う。そ
の後は通常のプロセスにて、図１３に示すように、層間
絶縁膜４０の堆積、コンタクトホール４１の形成、メタ
ル４２によるコンタクトホールの穴埋め、配線４３の形
成などを順次行って、図２に示す構造のＬＤＤ層及びゲ
ート電極のサイドウォールを有するＣＭＯＳデバイスが
完成する。
【００４７】尚、図１に示した構造のゲート電極を有す
るＣＭＯＳデバイスの場合には、上で説明した製造方法
のうち、ストッパＳｉＯ2 ３５ａを形成する工程、ＬＤ
Ｄ層を形成する工程、サイドウォール３８を形成する工
程を省けばよい。一方、図３に示した構造のゲート電極
を有するＣＭＯＳデバイスの場合には、上の図５で示し
たタングステンシリサイド３３を形成した後ポリシリコ
ン３４を形成する前に、タングステンシリサイド３３を
直接に窒化する処理を行うことによって、図３に示す約
３ｎｍの窒化タングステン（ＷＮx ）膜２０を得ること
ができる。このときの処理条件は、例えばＮＨ3 雰囲気
中で、温度を８５０℃、処理時間を６０秒としてＲＴＡ
処理を行う。
るＣＭＯＳデバイスの場合には、上で説明した製造方法
のうち、ストッパＳｉＯ2 ３５ａを形成する工程、ＬＤ
Ｄ層を形成する工程、サイドウォール３８を形成する工
程を省けばよい。一方、図３に示した構造のゲート電極
を有するＣＭＯＳデバイスの場合には、上の図５で示し
たタングステンシリサイド３３を形成した後ポリシリコ
ン３４を形成する前に、タングステンシリサイド３３を
直接に窒化する処理を行うことによって、図３に示す約
３ｎｍの窒化タングステン（ＷＮx ）膜２０を得ること
ができる。このときの処理条件は、例えばＮＨ3 雰囲気
中で、温度を８５０℃、処理時間を６０秒としてＲＴＡ
処理を行う。
【００４８】図３に示すような窒化タングステン膜２０
をタングステンシリサイド１３とポリシリコン１４の間
に挿入することにより、ソース／ドレイン拡散層を形成
する際の不純物イオンがタングステンシリサイド１３に
まで注入されない限り、ポリシリコン１４側の不純物が
タングステンシリサイド１３側へ拡散するのを窒化タン
グステン膜２０によって阻止することができる。このた
め、タングステンシリサイド１３の仕事関数が不純物の
拡散によって変動するのを有効に防止することができ
る。
をタングステンシリサイド１３とポリシリコン１４の間
に挿入することにより、ソース／ドレイン拡散層を形成
する際の不純物イオンがタングステンシリサイド１３に
まで注入されない限り、ポリシリコン１４側の不純物が
タングステンシリサイド１３側へ拡散するのを窒化タン
グステン膜２０によって阻止することができる。このた
め、タングステンシリサイド１３の仕事関数が不純物の
拡散によって変動するのを有効に防止することができ
る。
【００４９】尚、上記では、図６との関連で説明したよ
うに、ゲート電極３７の上層のポリシリコン３４に燐
（Ｐ）をドーピングすることによって導体化したが、こ
れは他の不純物、例えば砒素（Ａｓ）やボロン（Ｂ）で
あってもよい。また、上記では、図５との関連で説明し
たように、ゲート電極３７の下層のタングステンシリサ
イド３３ａの膜厚を３０ｎｍ、上層のポリシリコンシリ
コン３４ａの膜厚を１２０ｎｍ、サイドウォール３８の
厚さを１５０ｎｍとしたが、これらは個々のデバイスの
所望の性能、目的、特性などに応じて適宜変更すべきこ
とは言うまでもない。また、上記では、いわゆるバルク
シリコン基板上に形成されるＣＭＯＳデバイスを例にと
って説明したが、ＳＯＩ構造のＣＭＯＳデバイスについ
ても本発明を適用することができる。
うに、ゲート電極３７の上層のポリシリコン３４に燐
（Ｐ）をドーピングすることによって導体化したが、こ
れは他の不純物、例えば砒素（Ａｓ）やボロン（Ｂ）で
あってもよい。また、上記では、図５との関連で説明し
たように、ゲート電極３７の下層のタングステンシリサ
イド３３ａの膜厚を３０ｎｍ、上層のポリシリコンシリ
コン３４ａの膜厚を１２０ｎｍ、サイドウォール３８の
厚さを１５０ｎｍとしたが、これらは個々のデバイスの
所望の性能、目的、特性などに応じて適宜変更すべきこ
とは言うまでもない。また、上記では、いわゆるバルク
シリコン基板上に形成されるＣＭＯＳデバイスを例にと
って説明したが、ＳＯＩ構造のＣＭＯＳデバイスについ
ても本発明を適用することができる。
【００５０】更に、上記では、高融点金属シリサイドと
してタングステンシリサイド（ＷＳｉx ）を用いた場合
を説明したが、他の高融点金属シリサイド、例えばモリ
ブデンシリサイド（ＭｏＳｉx ）、タンタルシリサイド
（ＴａＳｉx ）、チタンシリサイド（ＴｉＳｉx ）など
のように、下地となるＳｉＯ2 膜と反応しないものを用
いてゲート電極の下層部分を形成した場合でも同様の効
果、すなわち、適正な仕事関数、ＣＭＯＳのｐＭＯＳト
ランジスタとｎＭＯＳトランジスタのしきい値電圧Ｖth
の対称化、ゲート酸化膜との密着性、自己整合による拡
散層形成の際にチャネル部分に不必要な不純物イオンが
注入されるのを阻止できる程度の膜厚の確保及びゲート
酸化膜に印加する引っ張り応力の軽減という効果が得ら
れる。
してタングステンシリサイド（ＷＳｉx ）を用いた場合
を説明したが、他の高融点金属シリサイド、例えばモリ
ブデンシリサイド（ＭｏＳｉx ）、タンタルシリサイド
（ＴａＳｉx ）、チタンシリサイド（ＴｉＳｉx ）など
のように、下地となるＳｉＯ2 膜と反応しないものを用
いてゲート電極の下層部分を形成した場合でも同様の効
果、すなわち、適正な仕事関数、ＣＭＯＳのｐＭＯＳト
ランジスタとｎＭＯＳトランジスタのしきい値電圧Ｖth
の対称化、ゲート酸化膜との密着性、自己整合による拡
散層形成の際にチャネル部分に不必要な不純物イオンが
注入されるのを阻止できる程度の膜厚の確保及びゲート
酸化膜に印加する引っ張り応力の軽減という効果が得ら
れる。
【００５１】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極のうちゲート酸化膜に接する下層を高融点金
属シリサイドとすることにより、しきい値電圧に影響を
与える仕事関数をシリコンのバンドギャップの中央付近
に制御でき、しきい値電圧を適正な値に制御することが
できる。また、この高融点金属シリサイドの上に内部応
力の比較的小さいポリシリコンを形成することによって
ゲート電極全体を十分な膜厚とすることができるので、
自己整合によるソース／ドレイン拡散層を形成する際に
ゲート直下のチャネル部分に不純物イオンが注入される
のを有効に防止することができる。一方、内部応力の大
きい高融点金属シリサイドの膜厚を十分な薄さに形成す
ることができるので、ゲート酸化膜に印加される引っ張
り応力は小さくなり、その結果リーク電流や界面電荷の
増大が抑えられるので、デバイスの信頼性を高めること
ができる。また、しきい値電圧に影響を与えるゲート電
極の酸化膜との界面付近の仕事関数とゲート電極の厚さ
などのサイズとを別々に設計できるので、プロセス選択
の自由度が増す。更に、ポリシリコンのサイドウォール
によって高融点金属シリサイドを囲むことにより、高融
点金属シリサイドが酸化雰囲気に直接さらされなくなる
ので、ゲート電極全体の被酸化特性が向上し、その結
果、ゲート電極が酸化雰囲気にさらされても、高融点金
属シリサイドの異常酸化が防止され、表面モホロジー
（Ｍｏｒｐｈｏｌｏｇｙ）の劣化を抑制できる。
ゲート電極のうちゲート酸化膜に接する下層を高融点金
属シリサイドとすることにより、しきい値電圧に影響を
与える仕事関数をシリコンのバンドギャップの中央付近
に制御でき、しきい値電圧を適正な値に制御することが
できる。また、この高融点金属シリサイドの上に内部応
力の比較的小さいポリシリコンを形成することによって
ゲート電極全体を十分な膜厚とすることができるので、
自己整合によるソース／ドレイン拡散層を形成する際に
ゲート直下のチャネル部分に不純物イオンが注入される
のを有効に防止することができる。一方、内部応力の大
きい高融点金属シリサイドの膜厚を十分な薄さに形成す
ることができるので、ゲート酸化膜に印加される引っ張
り応力は小さくなり、その結果リーク電流や界面電荷の
増大が抑えられるので、デバイスの信頼性を高めること
ができる。また、しきい値電圧に影響を与えるゲート電
極の酸化膜との界面付近の仕事関数とゲート電極の厚さ
などのサイズとを別々に設計できるので、プロセス選択
の自由度が増す。更に、ポリシリコンのサイドウォール
によって高融点金属シリサイドを囲むことにより、高融
点金属シリサイドが酸化雰囲気に直接さらされなくなる
ので、ゲート電極全体の被酸化特性が向上し、その結
果、ゲート電極が酸化雰囲気にさらされても、高融点金
属シリサイドの異常酸化が防止され、表面モホロジー
（Ｍｏｒｐｈｏｌｏｇｙ）の劣化を抑制できる。
【図１】半導体装置で用いられる本発明の第１実施形態
のゲート電極の構造を示した断面図である。
のゲート電極の構造を示した断面図である。
【図２】半導体集積回路で用いられる本発明の第２実施
形態のゲート電極の構造を示した断面図である。
形態のゲート電極の構造を示した断面図である。
【図３】半導体集積回路で用いられる本発明の第３実施
形態のゲート電極の構造を示した断面図である。
形態のゲート電極の構造を示した断面図である。
【図４】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、シリコ
ン基板３０上にＬＯＣＯＳ法を用いて素子分離領域３１
を形成した状態を示している。
装置の製造方法を説明するための断面図であり、シリコ
ン基板３０上にＬＯＣＯＳ法を用いて素子分離領域３１
を形成した状態を示している。
【図５】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、ゲート
酸化膜３２の上にタングステンシリサイド３３、ポリシ
リコン３４を形成した状態を示している。
装置の製造方法を説明するための断面図であり、ゲート
酸化膜３２の上にタングステンシリサイド３３、ポリシ
リコン３４を形成した状態を示している。
【図６】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、ポリシ
リコン３４を導体化するために不純物イオンのイオン注
入を行っている状態を示している。
装置の製造方法を説明するための断面図であり、ポリシ
リコン３４を導体化するために不純物イオンのイオン注
入を行っている状態を示している。
【図７】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、ＳｉＯ
2 膜３５を形成した状態を示している。
装置の製造方法を説明するための断面図であり、ＳｉＯ
2 膜３５を形成した状態を示している。
【図８】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、ＳｉＯ
2 膜３５の上にレジストを塗布し、フォトリソグラフィ
でゲート電極のパターンに基づいてパターニングを行
い、レジストマスク３６を形成した状態を示している。
装置の製造方法を説明するための断面図であり、ＳｉＯ
2 膜３５の上にレジストを塗布し、フォトリソグラフィ
でゲート電極のパターンに基づいてパターニングを行
い、レジストマスク３６を形成した状態を示している。
【図９】図２に示した構造のゲート電極を有する半導体
装置の製造方法を説明するための断面図であり、ゲート
電極の形状にパターン化されたＳｉＯ2 膜３５ａを形成
した状態を示している。
装置の製造方法を説明するための断面図であり、ゲート
電極の形状にパターン化されたＳｉＯ2 膜３５ａを形成
した状態を示している。
【図１０】図２に示した構造のゲート電極を有する半導
体装置の製造方法を説明するための断面図であり、ポリ
シリコン３４ａ及びタングステンシリサイド３３ａをＳ
ｉＯ2 膜３５ａと同一パターンに加工してゲート電極３
７を得た状態を示している。
体装置の製造方法を説明するための断面図であり、ポリ
シリコン３４ａ及びタングステンシリサイド３３ａをＳ
ｉＯ2 膜３５ａと同一パターンに加工してゲート電極３
７を得た状態を示している。
【図１１】図２に示した構造のゲート電極を有する半導
体装置の製造方法を説明するための断面図であり、サイ
ドウォール３８を形成した状態を示している。
体装置の製造方法を説明するための断面図であり、サイ
ドウォール３８を形成した状態を示している。
【図１２】図２に示した構造のゲート電極を有する半導
体装置の製造方法を説明するための断面図であり、不純
物をイオン注入してソース／ドレイン拡散層を形成する
様子を示している。
体装置の製造方法を説明するための断面図であり、不純
物をイオン注入してソース／ドレイン拡散層を形成する
様子を示している。
【図１３】図２に示した構造のゲート電極を有する半導
体装置の製造方法を説明するための断面図であり、層間
絶縁膜４０の堆積、コンタクトホール４１の形成、メタ
ル４２によるコンタクトホールの穴埋め、配線４３の形
成を行った状態を示している。
体装置の製造方法を説明するための断面図であり、層間
絶縁膜４０の堆積、コンタクトホール４１の形成、メタ
ル４２によるコンタクトホールの穴埋め、配線４３の形
成を行った状態を示している。
【図１４】ｎＭＯＳトランジスタとｐＭＯＳトランジス
タで、ドーパントのタイプが異なるポリシリコンをゲー
ト電極として用いた場合にそれぞれのゲート電極の仕事
関数が大きく変動することを説明するための図である。
タで、ドーパントのタイプが異なるポリシリコンをゲー
ト電極として用いた場合にそれぞれのゲート電極の仕事
関数が大きく変動することを説明するための図である。
【図１５】タングステンシリサイド（ＷＳｉx ）６０を
単層のゲート電極として用いた従来のＭＯＳトランジス
タの断面図である。
単層のゲート電極として用いた従来のＭＯＳトランジス
タの断面図である。
１０，３０ シリコン基板 １１，３７ ゲート電極 １２，３２ ゲート酸化膜（ＳｉＯ2 ） １３，３３，３３ａ，５５，５６ タングステンシリ
サイド（ＷＳｉx ） １４，３４，３４ａ，５１，５３ ポリシリコン １５ 層間絶縁膜（ＳｉＯ2 ） １６，３１ ＬＯＣＯＳによる素子分離領域 １８，３５，３５ａ ストッパＳｉＯ2 １９ サイドウォール ２０ 窒化タングステン（ＷＮx ） ３６ レジストマスク ３８ サイドウォール ３９ フォトレジスト ４０ 層間絶縁膜 ４１ コンタクトホール ４２ メタル ４３ 配線 ５０ ｎＭＯＳトランジスタ ５２ ｐＭＯＳトランジスタ ５４ ＣＭＯＳ ６０ タングステンシリサイド単層ゲート電極
サイド（ＷＳｉx ） １４，３４，３４ａ，５１，５３ ポリシリコン １５ 層間絶縁膜（ＳｉＯ2 ） １６，３１ ＬＯＣＯＳによる素子分離領域 １８，３５，３５ａ ストッパＳｉＯ2 １９ サイドウォール ２０ 窒化タングステン（ＷＮx ） ３６ レジストマスク ３８ サイドウォール ３９ フォトレジスト ４０ 層間絶縁膜 ４１ コンタクトホール ４２ メタル ４３ 配線 ５０ ｎＭＯＳトランジスタ ５２ ｐＭＯＳトランジスタ ５４ ＣＭＯＳ ６０ タングステンシリサイド単層ゲート電極
Claims (26)
- 【請求項１】 チャネルの上にゲート酸化膜を介して形
成されたゲート電極を有する半導体装置において、前記
ゲート電極は、前記ゲート酸化膜に接する下層が高融点
金属シリサイド、上層がポリシリコンからなる二層構造
であることを特徴とする半導体装置。 - 【請求項２】 前記高融点金属シリサイドは、タングス
テンシリサイド（ＷＳｉx ）、モリブデンシリサイド
（ＭｏＳｉx ）、タンタルシリサイド（ＴａＳｉx ）及
びチタンシリサイド（ＴｉＳｉx ）のうちのいずれか一
つである請求項１記載の半導体装置。 - 【請求項３】 前記高融点金属シリサイドの膜厚は、最
大でも前記ポリシリコンの膜厚の３分の１である請求項
１記載の半導体装置。 - 【請求項４】 前記半導体装置は電界効果トランジスタ
であり、前記高融点金属シリサイドの膜厚は、前記電界
効果トランジスタのしきい値電圧を所定の値に制御する
ことができる厚さであり、前記ゲート電極全体の膜厚
は、ソース／ドレイン拡散層を形成する際の不純物イオ
ンがチャネル領域に注入されるのを阻止することができ
る程度に厚く、かつ、下層のゲート酸化膜に加える引っ
張り応力を十分抑えることができる程度に薄くしたもの
である請求項１記載の半導体装置。 - 【請求項５】 前記ポリシリコンは、砒素（Ａｓ）、燐
（Ｐ）及びボロン（Ｂ）のうちのいずれか一つ以上がド
ーピングされている請求項１記載の半導体装置。 - 【請求項６】 前記高融点金属シリサイドは、高融点金
属フッ化物とクロロシラン系化合物とを含む混合ガスを
用いたＣＶＤ法により形成したことを特徴とする請求項
１記載の半導体装置。 - 【請求項７】 前記半導体装置は、相補型ＭＯＳ（ＣＭ
ＯＳ）トランジスタである請求項１記載の半導体装置。 - 【請求項８】 チャネルの上にゲート酸化膜を介して形
成されたゲート電極を有する半導体装置において、前記
ゲート電極を、前記ゲート酸化膜に接する下層が高融点
金属シリサイド、中層が金属窒化物、上層がポリシリコ
ンからなる三層構造としたことを特徴とする半導体装
置。 - 【請求項９】 前記高融点金属シリサイドは、タングス
テンシリサイド（ＷＳｉx ）、モリブデンシリサイド
（ＭｏＳｉx ）、タンタルシリサイド（ＴａＳｉx ）及
びチタンシリサイド（ＴｉＳｉx ）のうちのいずれか一
つである請求項８記載の半導体装置。 - 【請求項１０】 前記高融点金属シリサイドの膜厚は、
最大でも前記ポリシリコンの膜厚の３分の１である請求
項８記載の半導体装置。 - 【請求項１１】 前記半導体装置は電界効果トランジス
タであり、前記高融点金属シリサイドの膜厚は、前記電
界効果トランジスタのしきい値電圧を所定の値に制御す
ることができる厚さであり、前記ゲート電極全体の膜厚
は、ソース／ドレイン拡散層を形成する際の不純物イオ
ンがチャネル領域に注入されるのを阻止することができ
る程度に厚く、かつ、下層のゲート酸化膜に加える引っ
張り応力を十分抑えることができる程度に薄くしたもの
である請求項８記載の半導体装置。 - 【請求項１２】 前記ポリシリコンは、砒素（Ａｓ）、
燐（Ｐ）及びボロン（Ｂ）のうちのいずれか一つ以上が
ドーピングされている請求項８記載の半導体装置。 - 【請求項１３】 前記高融点金属シリサイドは、高融点
金属フッ化物とクロロシラン系化合物とを含む混合ガス
を用いたＣＶＤ法により形成したことを特徴とする請求
項８記載の半導体装置。 - 【請求項１４】 前記半導体装置は、相補型ＭＯＳ（Ｃ
ＭＯＳ）トランジスタである請求項８記載の半導体装
置。 - 【請求項１５】 チャネルの上にゲート酸化膜を介して
形成されたゲート電極を有し、かつ、チャネルの両端部
にＬＤＤ層を有する半導体装置において、 前記ゲート電極は、前記ゲート酸化膜に接する下層が高
融点金属シリサイド、上層がポリシリコンからなる二層
構造であり、 前記ゲート電極の側面に形成された、ソース／ドレイン
拡散層を形成する際の前記ＬＤＤ層への不純物イオンの
注入を阻止するためのサイドウォールと、 を有することを特徴とする半導体装置。 - 【請求項１６】前記ゲート電極の上にストッパＳｉＯ2
が形成されている請求項１５記載の半導体装置。 - 【請求項１７】 前記高融点金属シリサイドは、タング
ステンシリサイド（ＷＳｉx ）、モリブデンシリサイド
（ＭｏＳｉx ）、タンタルシリサイド（ＴａＳｉx ）及
びチタンシリサイド（ＴｉＳｉx ）のうちのいずれか一
つである請求項１５記載の半導体装置。 - 【請求項１８】 前記高融点金属シリサイドの膜厚は、
最大でも前記ポリシリコンの膜厚の３分の１である請求
項１５記載の半導体装置。 - 【請求項１９】 前記半導体装置は電界効果トランジス
タであり、前記高融点金属シリサイドの膜厚は、前記電
界効果トランジスタのしきい値電圧を所定の値に制御す
ることができる厚さであり、前記ゲート電極全体の膜厚
は、ソース／ドレイン拡散層を形成する際の不純物イオ
ンがチャネル領域に注入されるのを阻止することができ
る程度に厚く、かつ、下層のゲート酸化膜に加える引っ
張り応力を十分抑えることができる程度に薄くしたもの
である請求項１５記載の半導体装置。 - 【請求項２０】 前記ポリシリコンは、砒素（Ａｓ）、
燐（Ｐ）及びボロン（Ｂ）のうちのいずれか一つ以上が
ドーピングされている請求項１５記載の半導体装置。 - 【請求項２１】 前記高融点金属シリサイドは、高融点
金属フッ化物とクロロシラン系化合物とを含む混合ガス
を用いたＣＶＤ法により形成したことを特徴とする請求
項１５記載の半導体装置。 - 【請求項２２】 前記半導体装置は、相補型ＭＯＳ（Ｃ
ＭＯＳ）トランジスタである請求項１５記載の半導体装
置。 - 【請求項２３】 チャネルの上にゲート酸化膜を介して
高融点金属シリサイド膜を成膜する工程と、 前記高融点金属シリサイド膜の上にポリシリコン膜を成
膜する工程と、 前記高融点金属シリサイド膜及びポリシリコン膜をエッ
チングして所定形状にパターン化された、高融点金属シ
リサイド及びポリシリコンからなるゲート電極を形成す
る工程と、 不純物イオンを注入してソース／ドレイン拡散層を形成
する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２４】 前記半導体装置は電界効果トランジス
タであり、前記高融点金属シリサイドの膜厚は、前記電
界効果トランジスタのしきい値電圧を所定の値に制御す
ることができる厚さであり、前記ゲート電極全体の膜厚
は、ソース／ドレイン拡散層を形成する際の不純物イオ
ンがチャネル領域に注入されるのを阻止することができ
る程度に厚く、かつ、下層のゲート酸化膜に加える引っ
張り応力を十分抑えることができる程度に薄くしたもの
である請求項２３記載の半導体装置の製造方法。 - 【請求項２５】 前記高融点金属シリサイド膜は、高融
点金属フッ化物とクロロシラン系化合物とを含む混合ガ
スを用いたＣＶＤ法により形成したものである請求項２
３記載の半導体装置の製造方法。 - 【請求項２６】 前記半導体装置は、相補型ＭＯＳ（Ｃ
ＭＯＳ）トランジスタである請求項２３記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105000A JPH10303412A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9105000A JPH10303412A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303412A true JPH10303412A (ja) | 1998-11-13 |
Family
ID=14395828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9105000A Pending JPH10303412A (ja) | 1997-04-22 | 1997-04-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303412A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483156B1 (en) * | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
| WO2004082005A1 (en) * | 2003-03-12 | 2004-09-23 | Micron Technology, Inc. | Semiconductor mos, cmos devices and capacitors and method of manufacturing the same |
| JP2005217176A (ja) * | 2004-01-29 | 2005-08-11 | Tokyo Electron Ltd | 半導体装置および積層膜の形成方法 |
| JP2005303261A (ja) * | 2004-03-19 | 2005-10-27 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2006037927A1 (fr) * | 2004-10-05 | 2006-04-13 | Stmicroelectronics Crolles 2 Sas | Structure de grille et procede de fabrication |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009503817A (ja) * | 2005-07-20 | 2009-01-29 | アプライド マテリアルズ インコーポレイテッド | ゲート電極構造及び製造方法 |
| JP2012099796A (ja) * | 2010-10-07 | 2012-05-24 | Semiconductor Energy Lab Co Ltd | 薄膜素子の作製方法及び半導体装置の作製方法 |
| JP2012190982A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 半導体装置とその製造方法 |
-
1997
- 1997-04-22 JP JP9105000A patent/JPH10303412A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6483156B1 (en) * | 2000-03-16 | 2002-11-19 | International Business Machines Corporation | Double planar gated SOI MOSFET structure |
| US7081656B2 (en) | 2003-03-12 | 2006-07-25 | Micron Technology, Inc. | CMOS constructions |
| WO2004082005A1 (en) * | 2003-03-12 | 2004-09-23 | Micron Technology, Inc. | Semiconductor mos, cmos devices and capacitors and method of manufacturing the same |
| US7253053B2 (en) | 2003-03-12 | 2007-08-07 | Micron Technology, Inc. | Methods of forming transistor devices and capacitor constructions |
| US7126181B2 (en) | 2003-03-12 | 2006-10-24 | Micron Technology, Inc. | Capacitor constructions |
| US7019351B2 (en) | 2003-03-12 | 2006-03-28 | Micron Technology, Inc. | Transistor devices, and methods of forming transistor devices and circuit devices |
| KR100803803B1 (ko) * | 2004-01-29 | 2008-02-14 | 동경 엘렉트론 주식회사 | 반도체 장치 및 그 제조방법 |
| WO2005074034A1 (ja) * | 2004-01-29 | 2005-08-11 | Tokyo Electron Limited | 半導体装置 |
| JP2005217176A (ja) * | 2004-01-29 | 2005-08-11 | Tokyo Electron Ltd | 半導体装置および積層膜の形成方法 |
| CN100459148C (zh) * | 2004-01-29 | 2009-02-04 | 东京毅力科创株式会社 | 半导体装置 |
| JP2005303261A (ja) * | 2004-03-19 | 2005-10-27 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| WO2006037927A1 (fr) * | 2004-10-05 | 2006-04-13 | Stmicroelectronics Crolles 2 Sas | Structure de grille et procede de fabrication |
| JP2008516437A (ja) * | 2004-10-05 | 2008-05-15 | エステーミクロエレクトロニクス （クロール ２） ソシエテ パール アクシオン サンプリフィエ | ゲート構造及び該構造を作る方法 |
| JP2009503817A (ja) * | 2005-07-20 | 2009-01-29 | アプライド マテリアルズ インコーポレイテッド | ゲート電極構造及び製造方法 |
| JP2008177316A (ja) * | 2007-01-18 | 2008-07-31 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012099796A (ja) * | 2010-10-07 | 2012-05-24 | Semiconductor Energy Lab Co Ltd | 薄膜素子の作製方法及び半導体装置の作製方法 |
| US9437743B2 (en) | 2010-10-07 | 2016-09-06 | Semiconductor Energy Laboratory Co., Ltd. | Thin film element, semiconductor device, and method for manufacturing the same |
| US9917197B2 (en) | 2010-10-07 | 2018-03-13 | Semiconductor Energy Laboratory Co., Ltd. | Thin film element, semiconductor device, and method for manufacturing the same |
| JP2012190982A (ja) * | 2011-03-10 | 2012-10-04 | Toshiba Corp | 半導体装置とその製造方法 |
| US8569795B2 (en) | 2011-03-10 | 2013-10-29 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7935993B2 (en) | Semiconductor device structure having enhanced performance FET device | |
| US6410938B1 (en) | Semiconductor-on-insulator device with nitrided buried oxide and method of fabricating | |
| JPH08153804A (ja) | ゲート電極の形成方法 | |
| US6773970B2 (en) | Method of producing a semiconductor device having improved gate structure | |
| US20100155844A1 (en) | Semiconductor device and method for manufacturing the same | |
| US7776695B2 (en) | Semiconductor device structure having low and high performance devices of same conductive type on same substrate | |
| US6878579B2 (en) | Semiconductor device and method of manufacturing the same | |
| US5882964A (en) | Process for the production of an integrated CMOS circuit | |
| US6492264B2 (en) | Semiconductor device having a silicide layer with silicon-rich region and method for making the same | |
| JP2001156290A (ja) | 半導体装置 | |
| US5998284A (en) | Method for manufacturing semiconductor device | |
| JPH10303412A (ja) | 半導体装置及びその製造方法 | |
| JP4491858B2 (ja) | 半導体装置の製造方法 | |
| JPH08186179A (ja) | 相補型半導体装置 | |
| US7148096B2 (en) | Method of manufacturing a semiconductor device having a gate electrode containing polycrystalline silicon-germanium | |
| JP2790157B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP3518059B2 (ja) | Ｍｉｓ型トランジスタの製造方法 | |
| JP3263941B2 (ja) | 半導体装置の製造方法 | |
| JPH1012748A (ja) | 半導体装置の製造方法 | |
| JPH02153538A (ja) | 半導体装置の製造方法 | |
| JPH10163485A (ja) | 半導体装置およびその製造方法 | |
| JPH1117182A (ja) | 半導体装置およびその製造方法 | |
| JPH0831949A (ja) | デュアルゲート構造ｃｍｏｓ半導体装置とその製造方法 | |
| JP2001196467A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP3277912B2 (ja) | 半導体装置の製造方法 |