KR100803803B1 - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은, 반도체 기판(1)과, 이 기판 위에 형성된 게이트 절연막, 예를 들면 게이트 산화막(2)과, 이 절연막 위에 형성된 게이트 전극(3)을 구비한 반도체 장치에 관한 것이다. 게이트 전극(3)은, 금속 화합물막(3a)을 가진다. 이 금속 화합물막(3a)은, 금속 카르보닐을 함유하는 원료, 예를 들면 W(CO)6 가스와, Si를 함유하는 가스 및 N을 함유하는 가스 중의 적어도 하나를 이용한 CVD에 의해 형성된다. 이와 같이 해서 형성되는 금속 화합물막(3a)은, 그 Si 및/또는 N의 함유량에 의해서, 그 일함수의 값을 제어할 수 있다.

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND PRODUCING METHOD THEREOF}
본 발명은, 반도체 기판상에 게이트 절연막을 사이에 두어 게이트 전극이 형성된 MOS 구조의 반도체 장치에 관한 것이다.
종래, MOS 구조 트랜지스터의 게이트 전극 재료로서, 폴리 실리콘(Poly-Si)이 이용되어 왔다. MOS 구조 트랜지스터의 역치 전압을 제어하는 방법으로서는, 채널 도프로 불리는 채널 영역에 불순물을 도프하는 방법이나, Poly-Si막에 불순물을 도프하는 방법이 일반적이다.
그러나, 반도체 장치의 미세화에 수반하여, 채널 도프에서는, 채널 영역의 불순물 농도의 상승이 캐리어에 영향을 미친다고 하는 문제가 있으며, 또한, Poly-Si 도프에서는, 기초 게이트 산화막으로의 관통에 의해 Poly-Si와 기초 게이트 산화막과의 계면에 공핍층(空乏層)이 형성되는 것에 의해서, 게이트 전극이 동작할 때의 전기 특성의 열화나, 게이트 산화막의 새로운 박막화가 곤란해진다고 하는 문제가 있다. 또한, LSI의 고집적화, 고속화가 진행됨에 따라, 게이트 전극의 낮은 저항화가 바람직하며, Poly-Si에서는 이러한 요구를 만족하는 것이 곤란하기 때문에, 게이트 전극 재료로서 보다 낮은 저항의 것이 요구되어 오고 있다.
따라서, 게이트 전극 재료로서, 공핍층이 형성되지 않고, 보다 낮은 저항의 W(텅스텐)계 막이 검토되고 있다. W의 일함수는, Si(실리콘)의 미드·갭(mid gap)보다도 높은 것이 되어 버린다. 그러나, Si를 함유시킨 WSix의 일함수는, 실리콘의 미드·갭 부근에 위치시킬 수 있으므로, p형 트랜지스터 및 n형 트랜지스터의 양쪽 모두의 역치 전압을 제어할 수 있다. 이 때문에, CMOS 디바이스의 게이트 전극 재료로서 적합하다. WSiX를 이용한 게이트 전극 구조로서는, WSix 단층으로 이루어진 WSix 게이트 전극이나, WSiX막 위에 Poly-Si막을 적층한 WSiX/Poly-Si 적층 게이트 전극이 제안되어 있다(예를 들면, 일본 특허공개공보 평성8-153804호, 특허공개공보 평성10-303412호를 참조).
이러한 W계 막의 성막 방법으로서는, 과거에는 물리적 증착(PVD)이 이용되고 있었지만, 최근에는, 고융점 금속인 W를 용융할 필요가 없고, 또한 디바이스의 미세화에 충분히 대응할 수 있는 화학적 증착(CVD)이 이용되어 오고 있다.
이러한 CVD-W계 막은, 성막 원료로서 예를 들면 6불화텅스텐(WF6) 가스를 이용하여 성막되고 있다. 그러나, 근래에, 디자인 룰의 미세화가 더욱더 진행되고 있으며, 이러한 F(불소)함유 가스를 사용하면, F가 기초 게이트 산화막의 막질에 영향을 미쳐, 게이트 절연막을 열화시킨다고 하는 문제가 있다.
한편, W계 막 등의 금속함유 도전층 위에 Poly-Si나 비정질(amorphous) 실리콘 등의 실리콘막을 적층하는 금속/실리콘 적층 게이트 구조나, 실리콘막 위에 W계 막 등의 금속함유 도전층을 적층하는 실리콘/금속 게이트 구조에서는, 중간 공정의 고온 프로세스에 있어서 실리콘막 속의 Si가 금속함유 도전층으로 확산하고, 실리 콘막과 금속함유 도전층과의 계면의 실리사이드화가 진행해 버린다고 하는 문제가 있다.
본 발명은 이러한 사정에 감안하여 이루어진 것으로서, 게이트 전극의 낮은 저항화와 F에 의한 게이트 절연막의 열화의 해소를 실현하면서, 역치 전압을 제어할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 본 발명은, 금속함유 도전층과 실리콘막과의 적층 게이트 전극을 가진 반도체 장치에 있어서, 실리콘막 속의 Si의 금속함유 도전층으로의 확산을 효율적으로 방지할 수 있는 반도체 장치를 제공하는 것도 목적으로 한다.
상기의 과제를 해결하기 위해서, 본 발명은, 반도체 기판과, 이 기판 위에 형성된 게이트 절연막과, 이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비하고, 상기 게이트 전극의 금속 화합물막은, 금속 카르보닐을 함유하는 원료와, Si를 함유하는 원료, N을 함유하는 원료, 및 C를 함유하는 원료 중의 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, Si, N 및 C 중의 적어도 하나를 함유한 것을 특징으로 하는 반도체 장치를 제공한다.
본 발명에 의한 금속 화합물막을 가진 게이트 전극은, 종래의 폴리실리콘 게이트 전극에 비해서 낮은 저항화가 가능하다. 또한, 금속 카르보닐을 함유한 원료를 이용하여 금속 화합물막을 형성하므로, 성막 원료로서 F함유 가스를 이용한 경우와 같이 F확산에 의한 게이트 절연막의 열화를 일으키는 경우가 없다.
또한, 금속 화합물막은, Si 및 N 중의 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 변화시킬 수 있고, N 및 C 중의 적어도 하나의 함유량을 변화시킴으로써 실리콘막에 대한 배리어성을 변화시킬 수 있다. 따라서, 본 발명의 반도체 장치에 있어서의 게이트 전극의 금속 화합물막은, Si, N 및 C 중의 적어도 하나의 함유량을 변화시킴으로써, 일함수 및/또는 실리콘막에 대한 배리어성을 변화시킬 수 있다. 이에 따라, 원하는 일함수 및/또는 배리어성을 가진 게이트 전극을 얻을 수 있고, 나아가서는 반도체 장치 전체의 설계의 자유도를 향상시킬 수 있다.
특히, 금속 화합물막에 있어서의 Si 및 N 중의 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 변화시켜, 게이트 전극의 역치 전압을 제어할 수 있다. 또한 특히, 금속 화합물막에 있어서의 N 및 C 중의 적어도 하나의 함유량을 변화시킴으로써, 실리콘막에 대한 배리어성을 변화시켜, 실리콘막 속의 Si의 금속 화합물막으로의 확산을 효과적으로 방지할 수 있다.
이 경우, 상기 금속 화합물막에, n형 불순물 내지 p형 불순물이 도입함으로써, 역치 전압의 미세한 조정을 실시해도 좋다.
상기 게이트 전극은, 상기 금속화합물막 위에 형성된 실리콘막을 더 가질 수 있어, 그 실리콘막 속의 Si의 금속 화합물막으로의 확산을 효율적으로 방지할 수 있다.
그 경우, 바람직하게는, 상기 게이트 전극은, 상기 금속 화합물막과 상기 실리콘막의 사이에 형성된 배리어층을 더 가지며, 이 배리어층은, 금속 카르보닐을 함유한 원료와, N을 함유한 원료 및 C를 함유한 원료 중의 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, N 및 C 중의 적어도 하나를 함유한 금속 화합물로 이루어진다.
이 경우, 배리어층에 있어서의 N 및 C 중의 적어도 1개의 함유량을 변화시킴으로써, 그 실리콘막에 대한 배리어성을 변화시킬 수 있다. 이에 따라, 금속 화합물막의 일함수 및/또는 배리어성과는 별개로, 배리어층의 실리콘막에 대한 배리어성을 독립하여 변화시킬 수 있다. 이에 따라, 게이트 전극의, 나아가서는 반도체 장치 전체의 설계의 자유도를 보다 한층 향상시킬 수 있다.
또한 본 발명은, 반도체 기판과, 이 기판 위에 형성된 게이트 절연막과, 이 절연막 위에 형성된 게이트 전극을 구비하고, 상기 게이트 전극은, 금속함유 도전층과, 이 도전층 위에 형성된 배리어층과, 이 배리어층 위에 형성된 실리콘막을 가지며, 상기 배리어층은, 금속 카르보닐을 함유하는 원료와, N을 함유하는 원료 및, C를 함유하는 원료 중의 적어도 하나를 이용하여 형성되고, 상기 금속 카르보닐 중의 금속과, N 및 C 중의 적어도 하나를 함유한 금속 화합물로 이루어지는 것을 특징으로 하는 반도체 장치를 제공한다.
이 경우에도, 배리어층에 있어서의 N 및 C 중의 적어도 하나의 함유량을 변화시킴으로써, 그 실리콘막에 대한 배리어성을 변화시킬 수 있다. 이에 따라, 실리콘막 속의 Si의 도전층으로의 확산을 효율적으로 방지하여, 도전층과 실리콘막 계면에서의 실리사이드화를 억제할 수 있다. 또, 금속함유 도전층의 형성 방법으로서는, CVD에 한정되지 않고, PVD 등의 종래 공지의 방법을 채용할 수 있다.
상기 금속 카르보닐을 구성하는 금속은, W, Ni, Co, Ru, Mo, Re, Ta, 및 Ti로 이루어진 군으로부터 선택된다.
예를 들면, 상기 금속 카르보닐은 W(CO)6이다.
특히, W(CO)6을 함유하는 원료와 Si를 함유하는 원료를 이용하여 형성된 W실리사이드막을 게이트 전극의 금속 화합물막으로 하는 경우에는, 그 일함수를 실리콘의 미드·갭 부근에 위치시킬 수 있다. 이 때문에, 예를 들면 CMOS 디바이스의 pMOS, nMOS의 양쪽 모두의 트랜지스터에 있어서, 역치 전압의 제어가 가능하게 된다.
상기 Si를 함유하는 원료는, 실란, 디실란, 및, 디클로로실란으로 이루어진 군으로부터 선택된다.
상기 N을 함유하는 원료는, 암모니아 및, 모노메틸 히드라진으로 이루어진 군으로부터 선택된다.
상기 C를 함유하는 원료는, 에틸렌, 알릴알코올, 개미산, 및 테트라히드로프란으로 이루어진 군으로부터 선택된다.
도 1은, 본 발명의 제 1 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 2는, W화합물막 속의 Si, N의 조성비를 변화시켰을 경우의, 일함수의 변화를 나타내는 그래프이다.
도 3은, 본 발명의 제 2 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 4는, 본 발명의 제 3 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 5는, 본 발명의 제 4 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 6은, 본 발명의 제 5 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
도 7은, 본 발명의 W화합물막을 성막하기 위한 CVD 성막장치의 일례를 나타내는 단면도이다.
[발명을 실시하기 위한 최선의 형태]
이하에 첨부한 도면을 참조하여 본 발명의 실시형태에 대하여 구체적으로 설명한다.
도 1은, 본 발명의 제 1 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
먼저, 도 1(a)에 나타낸 바와 같이, 반도체 기판인 Si기판(1) 위에, 게이트 절연막으로서의 게이트 산화막(2)을 형성한다. 이어서, 도 1(b)에 나타낸 바와 같이, 게이트 산화막(2) 위에, W카르보닐 가스인 W(CO)6가스와, Si함유 가스 및 N함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와, Si 및 N 중의 적어도 하나를 함유한 W화합물막(3a)을 형성한다. 게이트 산화막(2) 및 W화합물막(3a)의 두께는, 예를 들면, 각각 0.8∼5㎚, 10∼200㎚이다. 그 후, 열처리를 거쳐, 레지스트 도포, 패터닝, 에칭 등을 실시하고, 이온 주입 등에 의해서 불순물 확산영역(10)을 더 형성한다. 이에 따라, 도 1(c)에 나타낸 바와 같이, W와 Si 및 N 중의 적어도 하나를 함유한 W화합물막(3a)으로 이루어진 게이트 전극(3)을 가진 MOS 구조의 반도체 장치가 형성된다.
게이트 전극(3)을 구성하는 W화합물막(3a)은, 성막에 있어서의 W(CO)6 가스, Si함유 가스, N함유 가스의 유량이나, 기판 온도, 처리실 내 압력 등의 성막 조건을 제어함으로써 Si, N의 함유량을 임의로 변화시킬 수 있다. 이에 따라 임의의 조성의 WSix막, WNx막 및 이들을 복합한 조성의 화합물막을 형성할 수 있다.
도 2에 나타낸 바와 같이, W화합물막의 Si 및 N의 함유량을 변화시킴으로써 일함수를 변화시킬 수 있다. 따라서, 이와 같이 W화합물막(3a)의 Si, N의 함유량을 임의로 변화시킴으로써, 원하는 일함수를 얻는 것이 가능해져, 원하는 역치 전압으로 제어할 수 있다. 특히 Si함유 가스를 이용하여 WSix막을 형성하는 경우에는, W:Si=1:1.3의 조성비로, 일함수를 실리콘의 미드·갭인 4.6eV에 위치시킬 수 있다. 따라서, 예를 들면 CMOS 디바이스의 pMOS, nMOS의 어느 것에서나, 역치 전압의 제어를 실시할 수 있다.
또한, 게이트 전극(3)을 W화합물막(3a)으로 구성하므로, 종래의 폴리실리콘 게이트 전극에 비하여 게이트 전극의 낮은 저항화가 가능하다. 또한, W화합물막(3a)의 성막 가스로서 유기 금속인 W(CO)6 가스를 이용하므로, 종래부터 이용되고 있던 WF6과 같이 F를 함유하지 않고, F의 확산에 의한 기초 게이트 산화막의 열화를 일으키는 경우도 없다.
또, Si함유 가스로서는, 실란, 디실란, 디클로로실란 등을 이용할 수 있고, N함유 가스로서는, 암모니아, 모노메틸 히드라진 등을 이용할 수 있다. 또한, 필요에 따라서, W화합물막(3a)에 P, As, B 등의 불순물 이온의 이온 주입을 실시해도 좋다. 이에 따라, 역치 전압의 미세조정을 실시할 수 있다.
도 3은, 본 발명의 제 2 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
제 2 실시형태에서는, 먼저, Si기판(1) 위에 게이트 산화막(2)을 형성한다. 그 후, 도 3(b)에 나타낸 바와 같이, 게이트 산화막(2) 위에, W(CO)6 가스와, Si함유 가스 및 N함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와, Si 및 N 중의 적어도 하나를 함유한 W화합물막(4a)을 형성한다. 그리고, 도 3(c)에 나타낸 바와 같이, W화합물막(4a) 위에, 폴리실리콘(Poly-Si)막(4b)을 적절한 방법으로 더 성막한다. W화합물막(4a) 및 Poly-Si막(4b)의 두께는, 예를 들면, 각각 2∼100㎚, 50∼200㎚이다. 그 후, 열처리를 거쳐, 레지스트 도포, 패터닝, 에칭 등을 실시하고, 이온 주입 등에 의해서 불순물 확산층(10)을 더 형성한다. 이에 따라서, 도 3(d)에 나타낸 바와 같이, W화합물막(4a)과 Poly-Si막(4b)으로 이루어지는 2층 구조의 게이트 전극(4)을 가진 MOS 구조의 반도체 장치가 형성된다.
게이트 전극(4)을 구성하는 W화합물막(4a)은, 상기 제 1 실시형태와 마찬가 지로, Si, N의 함유량을 임의로 변화시킴으로써, 원하는 일함수를 얻는 것이 가능해져, 원하는 역치 전압으로 제어할 수 있다. 특히, N함유 가스를 이용하여 N을 함유한 W화합물막을 형성하는 경우에는, 상층의 Poly-Si막(4b)에 대한 배리어성이 발생한다. 이에 따라, Poly-Si막(4b) 속의 Si의 W화합물막(4a)으로의 확산을 효율적으로 방지하여, 계면의 실리사이드화를 억제할 수 있다고 하는 효과도 얻을 수 있다. 또한, 게이트 전극(4)을 W화합물막(4a)으로 구성하므로, 종래의 폴리 실리콘 게이트 전극에 비하여 게이트 전극의 낮은 저항화가 가능하다. 또한, W화합물막(4a)의 성막 가스로서 W(CO)6 가스를 이용하므로, F의 확산에 의한 기초 게이트 산화막의 열화를 일으키는 경우도 없다. 또, Si함유 가스 및 N함유 가스로서는, 상기 제 1 실시형태와 같은 가스를 이용할 수 있다. 또한, 필요에 따라서, W화합물막(4a)과 Poly-Si막(4b)의 적층막에 P, As, B 등의 불순물 이온의 이온 주입을 실시해도 좋다.
도 4는, 본 발명의 제 3 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
제 3 실시형태에서는, 먼저, Si기판(1) 위에 게이트 산화막(2)을 형성한다. 그 후, 도 4(b)에 나타낸 바와 같이, 게이트 산화막(2) 위에, W(CO)6 가스와, Si함유 가스, N함유 가스, 및 C함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와 Si, N, C 중의 적어도 하나를 함유한 W화합물막(5a)을 형성한다. 그리고, 도 4(c)에 나타낸 바와 같이, W화합물막(5a) 위에, Poly-Si막(5b)을 적절한 방법으로 더 성막한다. W화합물막(5a) 및 Poly-Si막(5b)의 두께는, 예를 들면, 각각 2∼100㎚, 50∼200㎚이다. 그 후, 열처리를 거쳐, 레지스트 도포, 패터닝, 에칭 등을 실시하고, 이온 주입 등에 의해서 불순물 확산층(10)을 더 형성한다. 이에 따라, 도 4(d)에 나타낸 바와 같이, W화합물막(5a)과 Poly-Si막(5b)으로 이루어진 2층 구조의 게이트 전극(5)을 가진 MOS 구조의 반도체 장치가 형성된다.
게이트 전극(5)을 구성하는 W화합물막(5a)은, W화합물막(5a)의 성막에 있어서, W(CO)6 가스, Si함유 가스, N함유 가스, C함유 가스의 유량이나, 기판 온도, 처리실 내 압력 등의 성막 조건을 제어함으로써 Si, N, C의 함유량을 임의로 변화시킬 수 있다. 이에 따라, 임의의 조성의 WSix막, WNx막, WCx막, 및 이들을 복합한 조성의 화합물막을 형성할 수 있다. 상술한 바와 같이, W화합물막의 Si 및 N의 함유량을 변화시킴으로써 일함수를 변화시킬 수 있다. 또한, W화합물막의 N, C의 함유량을 변화시킴으로써 Poly-Si막에 대한 배리어성도 변화시킬 수 있다. 따라서, 이와 같이 W화합물막(5a)의 Si, N, C의 함유량을 임의로 변화시킴으로써, 원하는 일함수와 원하는 배리어성을 얻는 것이 가능해져, 원하는 역치 전압과 원하는 배리어성을 겸비한 게이트 전극을 얻을 수 있다.
또한, 본 실시형태에 있어서도, 게이트 전극(5)을 W화합물막(5a)으로 구성하므로, 종래의 폴리 실리콘 게이트 전극에 비해서 게이트 전극의 낮은 저항화가 가능하다. 또한, W카르보닐을 함유하는 가스를 이용하여 W화합물막을 성막하므로, F확산에 의한 기초 게이트 절연막의 열화를 일으키는 경우가 없다.
또, Si함유 가스 및 N함유 가스로서는, 상기 제 1 실시형태와 같은 가스를 이용할 수 있고, C함유 가스로서는, 알릴알코올, 에틸렌, 개미산, 테트라히드로프란 등을 이용할 수 있다. 또한, 필요에 따라서, W화합물막(5a)과 Poly-Si막(5b)과의 적층막에 P, As, B 등의 불순물 이온의 이온 주입을 실시해도 좋다.
도 5는, 본 발명의 제 4 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
제 4 실시형태에서는, 먼저, Si기판(1) 위에 게이트 산화막(2)을 형성한다. 그 후, 도 5(b)에 나타낸 바와 같이, 게이트 산화막(2) 위에, W(CO)6가스와, Si함유 가스 및 N함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와, Si 및 N 중의 적어도 하나를 함유한 1층째의 W화합물막(6a)을 형성한다. 그리고, 도 5(c)에 나타낸 바와 같이, W화합물막(6a) 위에, W(CO)6 가스와 N함유 가스 및 C함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와 N 및 C 중의 적어도 하나를 함유한, W화합물막(6a)의 조성과는 다른 조성의 W화합물막(6b)을 형성한다. 또한, 도 5(d)에 나타낸 바와 같이, W화합물막(6b) 위에, Poly-Si막(6c)을 적절한 방법으로 성막한다. W화합물막(6a), W화합물막(6b), Poly-Si막(6c)의 두께는, 예를 들면, 각각 2∼100㎚, 2∼100㎚, 50∼200㎚이다. 그 후, 열처리를 거쳐, 레지스트 도포, 패터닝, 에칭 등을 실시하고, 이온 주입 등에 의해서 불순물 확산층(10)을 더 형성한다. 이에 따라서, 도 5(e)에 나타낸 바와 같이, W화합물막(6a), W화합물막(6b), Poly-Si막(6c)으로 이루어진 3층 구조의 게이트 전극(6)을 가진 MOS 구조의 반도체 장치가 형성된다.
게이트 전극(6)의 게이트 산화막(2)에 접하는 부분의 W화합물막(6a)은, 상기 제 1 실시형태와 마찬가지로, Si, N의 함유량을 임의로 변화시킴으로써, 원하는 일 함수를 얻는 것이 가능해져, 원하는 역치 전압으로 제어할 수 있다. 또한, W화합물막(6a)과 Poly-Si막(6c)의 사이에는, W와, N 및 C 중의 적어도 하나를 함유한 W화합물막(6b)이 형성되어 있다. 이 W화합물막(6b)은, W화합물막(6a)과 Poly-Si막(6c)과의 반응을 억제하는 배리어층으로서 기능하므로, Poly-Si막(6c) 속의 Si의 W화합물막(6a)으로의 확산을 효율적으로 방지할 수 있다. 특히, C함유 가스를 이용하여 형성되는 C를 함유한 W화합물은, Poly-Si막에 대한 배리어성이 뛰어나므로, 배리어층으로서 적합하다. 본 실시형태에 의하면, 일함수와 배리어성을, 요구에 따라 따로 제어할 수 있어, 디바이스 설계의 자유도가 향상한다. 또, Si함유 가스 및 N함유 가스로서는, 상기 제 1 실시형태와 같은 가스를 이용할 수 있고, C함유 가스로서는, 상기 제 3 실시형태와 같은 가스를 이용할 수 있다. 또한, 필요에 따라서, W화합물막(6a), W화합물막(6b) 및 Poly-Si막(6c)의 적층막에 P, As, B 등의 불순물 이온의 이온 주입을 실시해도 좋다.
도 6은, 본 발명의 제 5 실시형태와 관련된 반도체 장치의 제조 공정을 설명하기 위한 단면도이다.
제 5 실시형태는, 금속함유 도전층과 Poly-Si막의 적층막 구조를 가진 게이트 전극을 가진 반도체 장치에 있어서, Poly-Si막 속의 Si의 도전층으로의 확산을 방지하는 것이다. 제 5 실시형태에서는, 먼저, 도 6(a)에 나타낸 바와 같이, 반도 체 기판인 Si기판(1) 위에, 게이트 산화막(2)을 형성한다. 이어서, 게이트 산화막(2) 위에, 금속함유 도전층으로서의 W계 막(7a)을 형성한다. 이 W계 막(7a)의 성막은, CVD에 한정되지 않고, PVD 등의 종래 공지의 방법이라도 좋다. 이어서, 도 6(c)에 나타낸 바와 같이, W계 막(7a) 위에, W(CO)6 가스와, N함유 가스 및 C함유 가스 중의 적어도 하나를 이용한 CVD에 의해서, W와, N 및 C 중의 적어도 하나를 함유한 W화합물로 이루어진 배리어층(7b)을 형성한다. 또한, 도 6(d)에 나타낸 바와 같이, 배리어층(7b) 위에, Poly-Si막(7c)을 적절한 방법으로 성막한다. W계 막(7a), 배리어층(7b), Poly-Si막(7c)의 두께는, 예를 들면, 각각 2∼100㎚, 2∼100㎚, 50∼200㎚이다. 그 후, 열처리를 거쳐, 레지스트 도포, 패터닝, 에칭 등을 실시하고, 이온 주입 등에 의해서 불순물 확산층(10)을 더 형성한다. 이에 따라서, 도 6(e)에 나타낸 바와 같이, W계 막(7a), 배리어층(7b), Poly-Si막(7c)으로 이루어진 3층 구조의 게이트 전극(7)을 가진 MOS 구조의 반도체 장치가 형성된다.
이와 같이, 게이트 전극(5)은, W계 막(7a)과 Poly-Si막(7c)의 사이에, W와, N 및 C 중의 적어도 하나를 함유한 W화합물로 이루어진 배리어층(7b)을 형성함으로써, Poly Si막(7c) 속의 Si의 W계 막(7a)으로의 확산을 효율적으로 방지할 수 있다. 특히, C함유 가스를 이용하여 형성되는 C를 함유한 W화합물은, Poly-Si막에 대한 배리어성이 뛰어나므로, 배리어층으로서 적합하다. 또, N함유 가스로서는 상기 제 1 실시형태와 같은 가스를 이용할 수 있고, C함유 가스로서는 상기 제 3 실시형태와 같은 가스를 이용할 수 있다. 금속함유 도전층으로서는, W계 막(7a)에 한정되지 않고, Poly-Si막과 반응하기 쉬운 단일체 금속막 또는 금속 화합물막을 이용하는 경우에는, 같은 효과를 얻을 수 있다. 또한, 본 실시형태에서는, W계 막(7a) 위에 Poly-Si막(7c)을 적층하는 경우를 예로 들어 설명했지만, Poly-Si막 위에 금속함유 도전층을 적층하는 경우에도 같은 효과를 얻을 수 있다.
이어서, 상기 W화합물막을 W(CO)6 가스와, Si함유 가스, N함유 가스 및 C함유 가스 중의 적어도 하나를 이용한 CVD에 의해 성막할 때의 성막 방법 및 성막 장치의 바람직한 예에 대하여 설명한다.
도 7은, W화합물막의 성막을 실시하기 위한 CVD 성막 장치의 일례를 모식적으로 나타내는 단면도이다.
이 성막장치(100)는, 기밀로 구성된 대략 원통형의 처리 용기(21)를 가지고 있다. 처리 용기(21)의 바닥벽(21b)의 중앙부에는 원형의 개구부(42)가 형성되어 있다. 처리 용기(21)의 바닥벽(21b)에는, 개구부(42)를 통해서 서로 내부가 연이어 통한 배기 용기(43)가 접속되어 있다. 처리 용기(21) 내에는, 반도체 기판인 웨이퍼(8)를 수평으로 지지하기 위한 AlN 등의 세라믹스로 이루어진 서스셉터(22)가 설치되어 있다. 이 서스셉터(22)는, 배기 용기(43)의 바닥부 중앙으로부터 위쪽으로 이어지는 원통형상의 지지 부재(23)에 의해 지지되어 있다. 서스셉터(22)의 바깥가장자리부에는 웨이퍼(8)를 가이드하기 위한 가이드 링(24)이 설치되어 있다. 또한, 서스셉터(22)에는 저항 가열형의 히터(25)가 매립되어 있다. 이터(25)는, 전원(26)으로부터의 급전에 의해 서스셉터(22)를 가열하여, 그 열로 웨이퍼(8) 를 가열한다. 이 열에 의해, 후술한 바와 같이, 처리 용기(21) 내에 도입된 W(CO)6 가스가 열분해된다. 히터 전원(26)에는 콘트롤러(도시하지 않음)가 접속되어 있으며, 이에 따라 도시하지 않은 온도센서의 신호에 따라 히터(25)의 출력이 제어된다. 또한, 처리 용기(21)의 벽에도 히터(도시하지 않음)가 매립되어 있으며, 처리 용기(21)의 벽을 40∼80℃정도로 가열하도록 되어 있다.
서스셉터(22)에는, 웨이퍼(8)를 지지하여 승강시키기 위한 3개(2개만 도시)의 웨이퍼 지지핀(46)이, 서스셉터(22)의 표면에 대해서 돌출/몰입 가능하게 설치되어 있다. 이들 웨이퍼 지지 핀(46)은 지지판(47)에 고정되어 있다. 그리고, 웨이퍼 지지핀(46)은, 에어 실린더 등의 구동기구(48)에 의해 지지판(47)을 사이에 두고 승강된다.
처리 용기(21)의 천정벽(21a)에는, 샤워 헤드(30)가 설치되어 있다. 이 샤워 헤드(30)의 하부에는, 서스셉터(22)를 향해서 가스를 토출하기 위한 다수의 가스 토출구멍(30b)이 형성된 샤워 플레이트(30a)가 배치되어 있다. 샤워 헤드(30)의 상벽에는, 샤워 헤드(30) 내에 가스를 도입하는 가스 도입구(30c)가 설치되어 있다. 이 가스 도입구(30c)에, W카르보닐 가스인 W(CO)6 가스를 공급하는 배관(32)의 일끝단이 접속되어 있다. 또한, 가스 도입구(30c)에는, Si함유 가스인 실란(SiH4)가스, N함유 가스인 암모니아(NH3)가스, 및 C함유가스인 에틸렌(C2H4)가스를 공급하는 배관(81)의 일끝단도 접속되어 있다. 또한, 샤워 헤드(30)의 내부에는 확산실(30d)이 형성되어 있다. 샤워 플레이트(30a)에는, 냉매 공급원(30f)으로부 터 냉각수 등의 냉매가 공급되는 동심원 형상의 냉매 유로(30e)가 설치되어 있다. 이에 따라, 샤워 헤드(30) 내에서의 W(CO)6 가스의 분해를 방지하기 위해서, 샤워 헤드(30) 내의 온도를 20∼100℃로 제어할 수 있도록 되어 있다.
배관(32)의 다른 끝단은, 금속 카르보닐 원료인 고체형상의 W(CO)6 원료 S가 수용된 W원료 용기(33)에 삽입되어 있다. W원료 용기(33)의 주위에는 히터(33a)가 설치되어 있다. W원료 용기(33)에는, 캐리어 가스 배관(34)이 삽입되어 있다. 캐리어 가스 공급원(35)으로부터 배관(34)을 통해서, 캐리어 가스, 예를 들면 Ar가스를 W원료 용기(33)로 불어 넣는다. 한편, W원료 용기(33) 내의 고체형상의 W(CO)6 원료 S는, 히터(33a)에 의해 가열되어 승화하여, W(CO)6 가스가 된다. 이 W(CO)6 가스가 캐리어가스와 함께 배관(32)을 통해서 확산실(30d)로 공급된다. 또, 배관(34)에는 매스플로우 콘트롤러(36)와, 그 전후의 밸브(37a,37b)가 설치되어 있다. 또한, 배관(32)에는, 예를 들면 W(CO)6 가스의 양에 기초하여 그 유량을 파악하기 위한 유량계(65)와, 그 전후의 밸브(37c,37d)가 설치되어 있다. 또한, 유량계(65)의 하류측에 있어서, 배관(32)에 프리플로우 라인(61)이 접속되어 있다. 이 프리 플로우 라인(61)은 후술하는 배기관(44)에 접속되어 있다. 또한, 프리플로우 라인(61)에는, 배관(32)과의 분기부의 바로 하류에 밸브(62)가 설치되어 있다. 배관(32,34,61)의 주위에는 히터(도시하지 않음)가 설치되어 있으며, W(CO)6 가스가 고화하지 않는 온도, 예를 들면 20∼100℃, 바람직하게는 25∼60℃로 제어된다.
또한, 배관(32)의 중간에는, 퍼지 가스 배관(38)을 사이에 두고 퍼지 가스 공급원(39)이 접속되어 있다. 퍼지 가스 공급원(39)은, 퍼지 가스로서, 예를 들면 Ar가스, He가스, N2가스 등의 불활성 가스나 H2가스 등을 공급하도록 되어 있다. 이 퍼지 가스에 의해 배관(32)의 잔류 성막 가스의 배기나 처리 용기(21) 내의 퍼지를 실시한다. 또, 퍼지 가스 배관(38)에는 매스플로우 콘트롤러(40) 및 그 전후의 밸브(41a,41b)가 설치되어 있다.
한편, 배관(81)의 다른 끝단은, 가스 공급계(80)에 연결되어 있다. 가스 공급계(80)는, SiH4 가스를 공급하는 SiH4 가스 공급원(82), NH3가스를 공급하는 NH3가스 공급원(83), 및 C2H4가스를 공급하는 C2H4가스 공급원(84)을 가지고 있다. 각 가스 공급원(82,83,84)에는, 각각 가스 라인(85,86,87)이 접속되어 있다. 가스 라인(85)에는 매스 플로우 콘트롤러(88) 및 그 전후의 밸브(91)가 설치되고, 가스 라인(86)에는 매스플로우 콘트롤러(89) 및 그 전후의 밸브(92)가 설치되며, 가스 라인(87)에는 매스 플로우 콘트롤러(90) 및 그 전후의 밸브(93)가 설치되어 있다. 또한, 각 가스 라인은, 배관(81)을 사이에 두고 확산실(30d)에 접속되어 있다. 또, 배관(81)에는, 프리플로우 라인(95)이 접속되고, 이 프리플로우 라인(95)은 후술하는 배기관(44)에 접속되어 있다. 또한, 프리플로우 라인(95)에는, 배관(81)과의 분기부의 바로 하류에 밸브(95a)가 설치되어 있다.
또한, 배관(81)의 중간에는, 퍼지 가스 배관(97)을 사이에 두고 퍼지 가스 공급원(96)이 접속되어 있다. 퍼지 가스 공급원(96)은, 퍼지 가스로서 예를 들면 Ar가스, He가스, N2가스 등의 불활성 가스나 H2가스 등을 공급한다. 이 퍼지 가스에 의해 배관(81)의 잔류 성막 가스의 배기나 처리 용기(21) 내의 퍼지를 실시한다. 또, 퍼지 가스 배관(97)에는, 매스플로우 콘트롤러(98) 및 그 전후의 밸브(99)가 설치되어 있다.
각 매스플로우 콘트롤러, 각 밸브, 및 유량계(65)는, 콘트롤러(60)에 의해서 제어된다. 이에 따라, 캐리어 가스, W(CO)6 가스, SiH4 가스, NH3 가스, C2H4 가스, 및 퍼지 가스의 공급·정지 및 이들 가스의 유량을 소정의 유량으로 제어하도록 되어 있다. 처리 용기(21)의 가스 확산실(30d)로 공급되는 W(CO)6 가스의 유량은, 유량계(65)의 검출값에 기초하여 캐리어 가스의 유량을 매스플로우 콘트롤러(36)에 의해 제어함으로써 제어된다.
상기 배기 용기(43)의 측면에는, 배기관(44)을 사이에 두고, 고속 진공 펌프를 포함한 배기 장치(45)가 접속되어 있다. 이 배기 장치(45)를 작동시킴으로써, 처리 용기(21) 내의 가스를, 배기 용기(43)의 공간(43a) 내로 균일하게 배출하고, 배기관(44)을 통하여 외부로 배기한다. 이에 따라, 처리 용기(21) 내를, 소정의 진공도까지 고속으로 감압하는 것이 가능해지고 있다.
처리 용기(21)의 측벽에는, 성막 장치(100)에 인접하는 반송실(도시하지 않음)과의 사이에 웨이퍼(8)의 반출입을 행하기 위한 반출입구(49)와, 이 반출입구(49)를 개폐하는 게이트 밸브(50)가 설치되어 있다.
이러한 성막 장치를 이용한 W화합물막의 성막은, 다음과 같은 순서로 이루어 진다. 먼저 게이트 밸브(50)를 개방한 반출입구(49)를 통하여, 미리 표면에 게이트 산화막이 형성된 웨이퍼(8)를, 처리 용기(21) 내에 반입하여 서스셉터(22) 위에 얹어 놓는다. 그 다음에, 히터(25)에 의해 서스셉터(22)를 가열하여 그 열에 의해 웨이퍼(8)를 가열한다. 또한, 배기 장치(45)의 진공 펌프에 의해 처리 용기(21) 내를 배기하여, 처리 용기(21) 내의 압력을 6.7Pa 이하로 진공 배기한다. 이때의 웨이퍼(8)의 가열 온도는, 100∼600℃인 것이 바람직하다.
그 다음에, 밸브(37a,37b)를 개방하여, 고체형상의 W(CO)6 원료 S가 수용된 W원료 용기(33)에 캐리어 가스 공급원(35)으로부터 캐리어 가스, 예를 들면 Ar가스를 불어 넣는다. 또한, W(CO)6 원료 S를 히터(33a)에 의해 가열하여 W(CO)6 가스를 발생시킨다. 이어서, 밸브(37c) 및 밸브(62)를 열어, W(CO)6 가스를 프리플로우 라인(61)을 통해서 배기하는 프리 플로우를 실시한다. 이 프리플로우를 소정시간 실시함으로써, W(CO)6가스의 유량을 안정시킨다. 이어서, 밸브(62)를 닫음과 동시에 밸브(37d)를 열어, W(CO)6 가스를 배관(32)으로 도입하고, 가스 도입구(30c)를 거쳐 가스 확산실(30d)에 공급한다. 이때의 처리 용기(21) 내의 압력은 0.01∼500Pa인 것이 바람직하다. 또, 캐리어 가스는 Ar가스에 한정되지 않고 다른 가스를 이용하여도 좋고, N2가스, H2가스, He가스 등이 이용된다.
한편, W(CO)6 가스의 가스 확산실(30d)로의 공급과 타이밍을 맞추어, SiH4가스, NH3가스, 및 C2H4가스 중의 적어도 하나를 가스 확산실(30d)로 공급한다. 먼 저, 공급하고자 하는 가스를 프리플로우 라인(95)을 통해서 배기하는 프리플로우를 실시한다. 이 프리플로우를 소정 시간 실시함으로써, 해당 가스의 유량을 안정시킨다. 그 후, W(CO)6 가스의 가스 확산실(30d)로의 공급과 타이밍을 맞추어, 해당 가스를 배관(81)을 통해서 가스 확산실(30d)로 공급한다.
W(CO)6 가스, 및 SiH4 가스, NH3 가스, 및 C2H4 가스 중의 적어도 하나의 가스를 가스 확산실(30d)로 공급할 때에는, 이들 가스가 각각 소정의 유량으로 유지된다. 예를 들면, W(CO)6 가스의 유량은 0.0001∼0.5L/min, SiH4 가스의 유량은 0.001∼1L/min, NH3 가스의 유량은 0.001∼1L/min, C2H4 가스의 유량은 0.001∼1L/min의 범위로 제어된다.
가스 확산실(30d)로 공급된 W(CO)6 가스와, SiH4 가스, NH3 가스, 및 C2H4 가스 중의 적어도 하나는, 확산실(30d) 내로 확산되어, 샤워 플레이트(30a)의 가스 토출구멍(30b)으로부터 처리 용기(21) 내의 웨이퍼(8) 표면을 향해서 균일하게 공급된다. 이에 따라, 가열된 웨이퍼(8) 표면에서, W(CO)6이 열분해하여 발생한 W와, SiH4 가스, NH3 가스, C2H4가스의 Si, N, C가 반응하여, 원하는 W화합물막이 형성된다. SiH4 가스, NH3 가스, 또는 C2H4 가스를 각각 단독으로 이용한 경우에는, 각각 WSix, WNx, WCx가 형성된다. 2종 이상의 가스를 이용한 경우에는, 이들이 복합화한 조성의 화합물이 형성된다. 처리 용기(21) 내에 도입하는 가스종 및/또는 가스 유 량, 기판 온도, 처리용기 내 압력 등의 성막 조건을 제어함으로써, W화합물막의 조성을 임의로 변화시킬 수 있고, 형성되는 W화합물막의 특성을 제어할 수 있다. 즉, W(CO)6가스와 SiH4가스, NH3가스, 및 C2H4 가스 중의 적어도 하나를 이용하여, 이들 유량이나 성막 조건을 제어함으로써, W화합물막의 일함수를 제어하여 역치 전압을 제어할 수 있음과 동시에, 원하는 배리어성을 얻을 수 있다.
소정의 막두께의 W화합물막이 형성된 시점에서, 각 가스의 공급을 정지한다. 그 후 , 퍼지 가스 공급원(39,96)으로부터 퍼지 가스를 처리 용기(21) 내에 도입하여 잔류 성막 가스를 퍼지하고, 게이트 밸브(50)를 개방하여 반출입구(49)로부터 웨이퍼(8)를 반출한다.
또한, 도 5와 같은 W화합물막의 적층막 구조는, 도 7의 장치를 이용하여, 다음과 같은 순서로 형성된다. 먼저, W(CO)6 가스와, SiH4 가스 및 NH3가스 중의 적어도 하나의 가스를 소정의 유량비로 공급하여 1층째의 W화합물막(6a)을 성막한다. 그리고, 소정의 막두께의 W화합물막(6a)이 형성된 시점에서 가스의 공급을 정지하고, 처리 용기 내의 퍼지를 실시한다. 그 후, W(CO)6 가스와 SiH4 가스 및 NH3 가스 중의 적어도 하나의 가스를 소정의 유량비로 공급하여, 2층째의 W화합물막{배리어층(6b)}을 성막한다. 이와 같이, 1층째의 W화합물막의 성막시와 2층째의 W화합물막의 성막시에, 처리 용기 내에 도입하는 가스종이나, 각 가스의 유량, 기판 온도, 처리용기내 압력 등의 성막 조건을 다르게 함으로써, 서로 조성이 다른 2층의 W화합물막을 하나의 처리 용기 내에서 연속하여 성막할 수 있다. 이에 따라, 아주 효율적으로, 게다가 산화 등의 문제가 발생하지 않고, W화합물막의 적층막구조를 형성할 수 있다.
또, 상기 실시형태에서는, 게이트 전극에 이용하는 금속 화합물막 및 배리어층으로서, 금속 카르보닐로서 W(CO)6을 이용하여 W를 함유한 W화합물막을 형성하는 경우에 대하여 설명했지만, 본 발명은 이에 한정되지 않는다. 예를 들면, 본 발명은 금속 카르보닐로서 W(CO)6, Ni(CO)4, Co2(CO)8, Ru3(CO)12, Mo(CO)6, Re2(CO)10, Ta(CO)6, Ti(CO)6으로부터 선택되는 적어도 하나를 이용하여 W, Ni, Co, Ru, Mo, Re, Ta, 및 Ti 중의 적어도 하나를 함유한 금속 화합물막을 형성하는 경우에 효율적이다. 또한, CVD에 의해 금속 화합물막을 형성하기 위한 성막 원료로서는, 가스에 한정하지 않고 액체 원료나 고체 원료라도 좋다. 더욱이 또한, 게이트 전극의 적층막 구조에 Poly -Si막을 이용한 경우에 대하여 설명했지만, Poly-Si에 한정되지 않고 비정질(amorphous) 실리콘 등의 실리콘막이라 하더라도 좋다.
또한, 상기 실시형태에서는, 조성이 다른 2층의 W화합물막의 적층막을 동일한 처리실 내에서 형성하여 적층막으로 하는 경우에 대하여 설명했지만, 본 발명은 이에 한정되지 않는다. 즉, 동일한 처리실 내에서 형성하는 적층막은 2층에 한정되지 않고, 3층 이상이라도 좋다. 또한, 적층되는 복수의 막 중 1개 이상이 금속 카르보닐 중의 금속으로 이루어진 금속막이면 좋다. 이러한 금속막은, 게이트 전극에 이용함으로써 그 낮은 저항화를 도모할 수 있다.
더욱이 또한, 상기 실시형태에서는, 반도체 기판으로서 Si기판을 이용하는 경우에 대하여 설명했지만, 이에 한정되지 않고 SOI 기판 등의 다른 기판에도 적용하는 것이 가능하다.

Claims (18)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비하고,
    상기 게이트 전극의 금속 화합물막은,
    금속 카르보닐을 함유하는 원료와,
    Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하고, Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 조정 가능하게 한 반도체 장치로서,
    상기 N을 함유하는 원료는, 암모니아 및 모노메틸 히드라진으로 이루어지는 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비하고,
    상기 게이트 전극의 금속 화합물막은,
    금속 카르보닐을 함유하는 원료와,
    Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하고, Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 조정 가능하게 한 반도체 장치로서,
    상기 금속 화합물막은, C를 더 함유하는 원료를 이용하여 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나와, C를 함유하는 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비하고,
    상기 게이트 전극의 금속 화합물막은,
    금속 카르보닐을 함유하는 원료와,
    Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하고, Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 조정 가능하게 한 반도체 장치로서,
    상기 금속 화합물막에, n형 불순물 내지 p형 불순물이 도입되어 있는 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비하고,
    상기 게이트 전극의 금속 화합물막은,
    금속 카르보닐을 함유하는 원료와,
    Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용한 CVD에 의해 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하고, Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 조정 가능하게 한 반도체 장치로서,
    상기 게이트 전극은, 상기 금속 화합물막 위에 형성된 실리콘막을 더 가진 것을 특징으로 하는 반도체 장치.
  9. 제 6 항에 있어서, 상기 C를 함유하는 원료는, 에틸렌, 알릴알코올, 개미산, 및 테트라히드로프란으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  10. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 게이트 전극을 구비하고,
    상기 게이트 전극은,
    금속 화합물막과,
    이 금속 화합물막 위에 형성된 배리어층과,
    이 배리어층 위에 형성된 실리콘막을 가지며,
    상기 배리어층은, 금속 카르보닐을 함유하는 원료, N을 함유하는 원료 및 C를 함유하는 원료를 이용하여 형성되어, 상기 금속 카르보닐 중의 금속, N 및 C를 함유하고,
    상기 금속 화합물막은,
    금속 카르보닐을 함유하는 원료와,
    Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용하여 형성되고, 상기 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하고, Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써 그 일함수를 조정 가능하게 한 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 금속 카르보닐을 구성하는 금속은, W, Ni, Co, Ru, Mo, Re, Ta, 및 Ti으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 금속 카르보닐은 W(CO)6인 것을 특징으로 하는 반 도체 장치.
  13. 제 10 항에 있어서, 상기 N을 함유하는 원료는, 암모니아 및 모노메틸 히드라진으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  14. 제 10 항에 있어서, 상기 C를 함유하는 원료는, 에틸렌, 알릴알코올, 개미산, 및 테트라히드로프란으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치.
  15. 반도체 기판과,
    이 기판 위에 형성된 게이트 절연막과,
    이 절연막 위에 형성된 금속 화합물막을 가진 게이트 전극을 구비한 반도체 장치의 제조방법으로서,
    상기 게이트 전극의 금속 화합물막이, 금속 카르보닐 중의 금속과, Si 및 N 중 적어도 하나를 함유하며,
    상기 게이트 전극의 금속 화합물막은, 상기 금속 카르보닐을 함유하는 원료와, Si를 함유하는 원료 및 N을 함유하는 원료 중 적어도 하나를 이용한 CVD에 의해 형성되고,
    Si 및 N 중 적어도 하나의 함유량을 변화시킴으로써, 상기 금속 화합물막의 일함수를 조정하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 15 항에 있어서, 상기 금속 카르보닐을 구성하는 금속은, W, Ni, Co, Ru, Mo, Re, Ta, 및 Ti로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 15 항에 있어서, 상기 금속 카르보닐은 W(CO)6인 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 15 항에 있어서, 상기 Si를 함유하는 원료는, 실란, 디실란, 및, 디클로로실란으로 이루어진 군으로부터 선택되는 것을 특징으로 하는 반도체 장치의 제조방법.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007048926A (ja) * 2005-08-10 2007-02-22 Tokyo Electron Ltd Ｗ系膜の成膜方法、ゲート電極の形成方法、半導体装置の製造方法およびコンピュータ読取可能な記憶媒体
JP4784734B2 (ja) * 2005-09-12 2011-10-05 日本電気株式会社 半導体装置及びその製造方法
JP2007142127A (ja) * 2005-11-18 2007-06-07 Sony Corp 半導体装置およびその製造方法
JP2008016538A (ja) * 2006-07-04 2008-01-24 Renesas Technology Corp Ｍｏｓ構造を有する半導体装置及びその製造方法
JP5177980B2 (ja) * 2006-09-05 2013-04-10 東京エレクトロン株式会社 半導体装置およびその製造方法
KR100868768B1 (ko) * 2007-02-28 2008-11-13 삼성전자주식회사 Ｃｍｏｓ 반도체 소자 및 그 제조방법
US8778754B2 (en) * 2008-09-15 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a single metal that performs N and P work functions in high-K/metal gate devices
EP2256230A1 (de) * 2009-05-29 2010-12-01 Samuel Grega Verfahren zur Herstellung von W-, Cr-, Mo-Schichten, deren Carbiden, Nitriden, Siliciden, mehrschictigen Strukturen und Verbindungsstrukturen auf festen Substraten und Vorrichtung für deren Herstellung
WO2013048417A1 (en) * 2011-09-29 2013-04-04 Intel Corporation Electropositive metal containing layers for semiconductor applications
JP6232041B2 (ja) * 2015-12-18 2017-11-15 東京エレクトロン株式会社 成膜方法および成膜装置
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
WO2019204120A1 (en) * 2018-04-19 2019-10-24 Applied Materials, Inc. Tuning work function of p-metal work function films through vapor deposition

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303412A (ja) * 1997-04-22 1998-11-13 Sony Corp 半導体装置及びその製造方法
JPH11135455A (ja) 1997-08-28 1999-05-21 Texas Instr Inc <Ti> 拡散障壁体を備えた高温度工程に耐えることができる熱的に安定な接触体の製造法
JPH11265992A (ja) 1998-01-21 1999-09-28 Siemens Ag ダイナミックランダムアクセスメモリの形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5164805A (en) * 1988-08-22 1992-11-17 Massachusetts Institute Of Technology Near-intrinsic thin-film SOI FETS
JP3469251B2 (ja) * 1990-02-14 2003-11-25 株式会社東芝 半導体装置の製造方法
WO1991012588A1 (en) * 1990-02-16 1991-08-22 Silicon Graphics, Inc. Method and apparatus for providing a visually improved image by converting a three-dimensional quadrilateral to a pair of triangles in a computer system
JP3262676B2 (ja) * 1993-06-25 2002-03-04 株式会社リコー 半導体装置
US5907188A (en) * 1995-08-25 1999-05-25 Kabushiki Kaisha Toshiba Semiconductor device with conductive oxidation preventing film and method for manufacturing the same
US5789312A (en) * 1996-10-30 1998-08-04 International Business Machines Corporation Method of fabricating mid-gap metal gates compatible with ultra-thin dielectrics
US6027961A (en) * 1998-06-30 2000-02-22 Motorola, Inc. CMOS semiconductor devices and method of formation
US6218293B1 (en) * 1998-11-13 2001-04-17 Micron Technology, Inc. Batch processing for semiconductor wafers to form aluminum nitride and titanium aluminum nitride
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
AU2002333601A1 (en) * 2001-09-14 2003-04-01 Asm America, Inc. Metal nitride deposition by ald using gettering reactant
JP3974507B2 (ja) * 2001-12-27 2007-09-12 株式会社東芝 半導体装置の製造方法
US6858483B2 (en) * 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10303412A (ja) * 1997-04-22 1998-11-13 Sony Corp 半導体装置及びその製造方法
JPH11135455A (ja) 1997-08-28 1999-05-21 Texas Instr Inc <Ti> 拡散障壁体を備えた高温度工程に耐えることができる熱的に安定な接触体の製造法
JPH11265992A (ja) 1998-01-21 1999-09-28 Siemens Ag ダイナミックランダムアクセスメモリの形成方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
노관종 외3인,"텅스텐 실리사이드를 차세대 게이트 전극으로 이용한 MOS소자의 특성분석",대한전자공학회논문지,2001년,제38권7호,페이지 513~519
특허공보 1995-2169

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Publication number Publication date
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WO2005074034A1 (ja) 2005-08-11
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