KR102341721B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 보다 상세히는, 기판 상에 수직적으로 적층된 제1 반도체 패턴들, 상기 제1 반도체 패턴들은 서로 수직적으로 이격되고; 및 상기 제1 반도체 패턴들 상의 제1 게이트 전극을 포함한다. 상기 제1 게이트 전극은: 상기 제1 반도체 패턴들을 둘러싸는 제1 일함수 금속 패턴; 상기 제1 일함수 금속 패턴 상의 배리어 패턴; 및 상기 배리어 패턴 상의 제1 전극 패턴을 포함한다. 상기 제1 게이트 전극은 상기 제1 반도체 패턴들 사이에 개재된 제1 부분을 가지며, 상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하고, 상기 배리어 패턴 및 상기 제1 전극 패턴은 상기 제1 부분으로부터 이격된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 보다 상세히는 게이트-올-어라운드형 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는, 다양한 문턱 전압을 갖는 게이트-올-어라운드형 트랜지스터들을 포함하는 반도체 소자를 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 기판 상에 수직적으로 적층된 제1 반도체 패턴들, 상기 제1 반도체 패턴들은 서로 수직적으로 이격되고; 및 상기 제1 반도체 패턴들 상의 제1 게이트 전극을 포함할 수 있다. 상기 제1 게이트 전극은: 상기 제1 반도체 패턴들을 둘러싸는 제1 일함수 금속 패턴; 상기 제1 일함수 금속 패턴 상의 배리어 패턴; 및 상기 배리어 패턴 상의 제1 전극 패턴을 포함하고, 상기 제1 게이트 전극은 상기 제1 반도체 패턴들 사이에 개재된 제1 부분을 가지며, 상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하고, 상기 배리어 패턴 및 상기 제1 전극 패턴은 상기 제1 부분으로부터 이격될 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 기판 상의 제1 트랜지스터 및 제2 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 트랜지스터들 각각은: 상기 기판 상에 수직적으로 적층된 반도체 패턴들, 상기 반도체 패턴들은 서로 수직적으로 이격되고; 및 상기 반도체 패턴들 상의 게이트 전극을 포함할 수 있다. 상기 제1 트랜지스터의 상기 게이트 전극은, 최상부의 상기 반도체 패턴 위에 순차적으로 적층된 제1 일함수 금속 패턴 및 제1 전극 패턴을 포함할 수 있다. 상기 제2 트랜지스터의 상기 게이트 전극은, 최상부의 상기 반도체 패턴 위에 순차적으로 적층된 제2 일함수 금속 패턴, 배리어 패턴 및 제2 전극 패턴을 포함할 수 있다. 상기 제1 전극 패턴은 상기 제1 일함수 금속막을 직접 덮을 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판 상에 수직적으로 적층된 제1 반도체 패턴들; 상기 기판 상에 수직적으로 적층된 제2 반도체 패턴들; 상기 제1 반도체 패턴들 상의 제1 게이트 전극; 및 상기 제2 반도체 패턴들 상의 제2 게이트 전극을 포함할 수 있다. 상기 제1 게이트 전극은: 상기 제1 반도체 패턴들 사이의 공간을 채우며 상기 제1 반도체 패턴들을 둘러싸는 제1 일함수 금속 패턴; 및 상기 제1 일함수 금속 패턴 상의 제1 전극 패턴을 포함할 수 있다. 상기 제2 게이트 전극은: 상기 제2 반도체 패턴들 사이의 공간을 채우며 상기 제2 반도체 패턴들을 둘러싸는 제2 일함수 금속 패턴; 상기 제2 일함수 금속 패턴 상의 제2 전극 패턴; 및 상기 제2 일함수 금속 패턴과 상기 제2 전극 패턴 사이에 개재된 배리어 패턴을 포함할 수 있다. 상기 제1 일함수 금속 패턴은 실리콘을 함유하는 금속 질화막을 포함하고, 상기 제2 일함수 금속 패턴은 금속 질화막을 포함하며, 상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하고, 상기 배리어 패턴의 실리콘의 농도는 상기 제1 일함수 금속 패턴의 실리콘의 농도보다 더 높을 수 있다.
본 발명에 따른 반도체 소자는, 게이트-올-어라운드형 트랜지스터에 있어서 일함수 금속막들의 조합을 통하여 다양한 문턱 전압을 갖는 트랜지스터들을 구현할 수 있다. 나아가, 저저항 금속막으로부터 일함수 금속막으로 금속 물질이 확산되는 것을 방지하여, 트랜지스터의 문턱 전압이 변경되는 것을 막을 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선에 따른 단면도이다.
도 2b는 도 1의 B-B'선, C-C'선 및 D-D'선에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 제1 트랜지스터의 제1 부분을 나타내는 것으로, 도 2a의 제1 부분을 확대한 단면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 제1 트랜지스터의 제1 부분을 나타내는 것으로, 도 2a의 제1 부분을 확대한 단면도이다.
도 5a는 도 4의 E-E'선에 따른 실리콘 농도의 분포의 일 예를 나타내는 그래프이다.
도 5b는 도 4의 E-E'선에 따른 실리콘 농도의 분포의 다른 예를 나타내는 그래프이다.
도 6, 8, 10, 및 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7a, 9a, 11a 및 13a는 각각 도 6, 8, 10, 및 12의 A-A'선에 따른 단면도들이다.
도 7b, 9b, 11b 및 13b는 각각 도 6, 8, 10, 및 12의 B-B'선에 따른 단면도들이다.
도 14 내지 도 17은 본 발명의 실시예들에 따른 제1 내지 제3 게이트 전극들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선에 따른 단면도이다. 도 2b는 도 1의 B-B'선, C-C'선 및 D-D'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 제1 내지 제3 영역들(RG1-RG3)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판 또는 게르마늄 기판일 수 있다. 다른 예로, 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 제1 내지 제3 영역들(RG1-RG3) 상에 제1 내지 제3 트랜지스터들(TR1-TR3)이 각각 제공될 수 있다.
일 실시예로, 기판(100)의 제1 내지 제3 영역들(RG1-RG3)은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 일 예로, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 제1 내지 제3 트랜지스터들(TR1-TR3)은 상기 메모리 셀 트랜지스터들 중 일부일 수 있다.
다른 실시예로, 기판(100)의 제1 내지 제3 영역들(RG1-RG3)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 일 예로, 기판(100)의 로직 셀 영역 상에 로직 트랜지스터들이 배치될 수 있다. 제1 내지 제3 트랜지스터들(TR1-TR3)은 상기 로직 트랜지스터들 중 일부일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
제1 내지 제3 영역들(RG1-RG3) 상의 제1 내지 제3 트랜지스터들(TR1-TR3)의 도전형은 서로 동일할 수 있다. 일 예로, 제1 내지 제3 영역들(RG1-RG3) 상의 제1 내지 제3 트랜지스터들(TR1-TR3)은 PMOSFET일 수 있다. 다른 예로, 제1 내지 제3 영역들(RG1-RG3) 상의 제1 내지 제3 트랜지스터들(TR1-TR3)은 NMOSFET일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 상부 패턴들(UP)을 정의할 수 있다. 상부 패턴들(UP)은 각각 제1 내지 제3 영역들(RG1-RG3)을 가로지를 수 있다. 상부 패턴들(UP)은 제2 방향(D2)으로 연장될 수 있다. 소자 분리막(ST)은 상부 패턴들(UP) 각각의 양 측의 트렌치들을 채울 수 있다. 소자 분리막(ST)의 상면은 상부 패턴들(UP)의 상면들보다 더 낮을 수 있다.
각각의 상부 패턴들(UP) 상에 활성 패턴(AP)이 제공될 수 있다. 일 예로, 활성 패턴(AP)은 상부 패턴(UP)과 수직적으로 중첩될 수 있다. 활성 패턴(AP)은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
각각의 활성 패턴들(AP)은, 채널 패턴(CH) 및 소스/드레인 패턴들(SD)을 포함할 수 있다. 채널 패턴(CH)은 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 제1 영역(RG1)의 채널 패턴(CH)은 수직적으로 적층된 복수의 제1 반도체 패턴들(NS1)을 포함할 수 있다. 제2 영역(RG2)의 채널 패턴(CH)은 수직적으로 적층된 복수의 제2 반도체 패턴들(NS2)을 포함할 수 있다. 제3 영역(RG1)의 채널 패턴(CH)은 수직적으로 적층된 복수의 제3 반도체 패턴들(NS3)을 포함할 수 있다.
제1 반도체 패턴들(NS1)은 기판(100)의 상면에 수직한 제3 방향(D3)으로 서로 이격될 수 있다. 제1 반도체 패턴들(NS1)은 서로 수직적으로 중첩될 수 있다. 각각의 소스/드레인 패턴들(SD)은 제1 반도체 패턴들(NS1)의 측벽들과 직접 접촉할 수 있다. 다시 말하면, 제1 반도체 패턴들(NS1)은, 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 서로 연결할 수 있다. 제1 영역(RG1)의 채널 패턴(CH)의 제1 반도체 패턴들(NS1)은 3개로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 제1 반도체 패턴들(NS1)은 서로 동일한 두께를 가질 수 있으며, 또는 서로 다른 두께를 가질 수 있다. 제2 및 제3 반도체 패턴들(NS2, NS3)에 대한 구체적 설명은 앞서 설명한 제1 반도체 패턴들(NS1)에서 설명한 것과 동일할 수 있다.
동일한 레벨에 위치하는 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)은 동일 반도체층으로부터 형성된 것일 수 있다. 동일한 레벨에 위치하는 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)은 서로 실질적으로 동일한 두께를 가질 수 있다. 동일한 레벨에 위치하는 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)은 서로 실질적으로 동일한 반도체 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)은 Si, SiGe 및 Ge 중 적어도 하나를 포함할 수 있다.
소스/드레인 패턴들(SD)은 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3) 및 상부 패턴들(UP)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다. 일 실시예로, 제1 내지 제3 트랜지스터들(TR1-TR3)이 PMOSFET인 경우, 소스/드레인 패턴들(SD)은 채널 패턴(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 소스/드레인 패턴들(SD)은 불순물로 도핑되어 P형의 도전형을 가질 수 있다.
다른 실시예로, 제1 내지 제3 트랜지스터들(TR1-TR3)이 NMOSFET인 경우, 소스/드레인 패턴들(SD)은 채널 패턴(CH)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 또는, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 소스/드레인 패턴들(SD)은 불순물로 도핑되어 N형의 도전형을 가질 수 있다.
제1 내지 제3 영역들(RG1, RG2, RG3)의 채널 패턴들(CH)을 각각 가로지르며 제1 방향(D1)으로 연장되는 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)이 제공될 수 있다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)은 각각 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)을 포함할 수 있다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)은 각각 제1 내지 제3 전극 패턴들(EL1, EL2, EL3)을 더 포함할 수 있다. 제1 내지 제3 전극 패턴들(EL1, EL2, EL3)은 각각 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3) 상에 배치될 수 있다. 제1 내지 제3 전극 패턴들(EL1, EL2, EL3)은 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)에 비해 저항이 낮을 수 있다. 일 예로, 제1 내지 제3 전극 패턴들(EL1, EL2, EL3)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.
제1 일함수 금속 패턴(WF1)은 제1 반도체 패턴들(NS1) 사이의 제1 공간(SP1)을 채울 수 있고, 제2 일함수 금속 패턴(WF2)은 제2 반도체 패턴들(NS2) 사이의 제1 공간(SP1)을 채울 수 있고, 제3 일함수 금속 패턴(WF3)은 제3 반도체 패턴들(NS3) 사이의 제1 공간(SP1)을 채울 수 있다.
제1 반도체 패턴들(NS1) 사이의 제1 공간(SP1), 제2 반도체 패턴들(NS2) 사이의 제1 공간(SP1) 및 제3 반도체 패턴들(NS3) 사이의 제1 공간(SP1)은 서로 실질적으로 동일한 크기를 가질 수 있다. 예를 들어, 동일한 레벨에 위치하는 제1 공간들(SP1)의 제3 방향(D3)으로의 길이는 서로 동일할 수 있다.
제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)은 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)을 각각 둘러쌀 수 있다 (도 2b 참조). 다시 말하면, 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)은 각각 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)의 상면들, 바닥면들 및 측벽들을 둘러쌀 수 있다. 즉, 각각의 제1 내지 제3 트랜지스터들(TR1-TR3)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
제3 게이트 전극(GE3)은 제3 일함수 금속 패턴(WF3)과 제3 전극 패턴(EL3) 사이에 개재된 배리어 패턴(BP)을 더 포함할 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 배리어 패턴(BP)을 포함하지 않을 수 있다. 다시 말하면, 제1 전극 패턴(EL1)은 제1 일함수 금속 패턴(WF1)을 직접 덮을 수 있고, 제2 전극 패턴(EL2)은 제2 일함수 금속 패턴(WF2)을 직접 덮을 수 있다. 제3 전극 패턴(EL3)은 배리어 패턴(BP)을 직접 덮을 수 있다.
각각의 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)은 제1 부분(P1) 및 제2 부분(P2)을 가질 수 있다. 제1 부분(P1)은, 서로 수직하게 인접하는 반도체 패턴들(NS1, NS2, NS3) 사이의 제1 공간(SP1)에 위치할 수 있다. 다시 말하면, 제1 부분(P1)은 서로 수직하게 인접하는 반도체 패턴들(NS1, NS2, NS3) 사이에 개재된 부분일 수 있다.
제2 부분(P2)은 최상부의 반도체 패턴(NS1, NS2, NS3) 상의 제2 공간(SP2)에 위치할 수 있다. 제2 공간(SP2)은, 후술할 한 쌍의 게이트 스페이서들(GS) 및 최상부의 반도체 패턴(NS1, NS2, NS3)에 의해 둘러싸인 공간일 수 있다. 다시 말하면, 제2 부분(P2)은 최상부의 반도체 패턴(NS1, NS2, NS3) 상에 위치하며 한 쌍의 게이트 스페이서들(GS) 사이에 개재된 부분일 수 있다.
제1 게이트 전극(GE1)의 제1 부분(P1)은 제1 일함수 금속 패턴(WF1)으로 이루어질 수 있고, 제2 게이트 전극(GE2)의 제1 부분(P1)은 제2 일함수 금속 패턴(WF2)으로 이루어질 수 있으며, 제3 게이트 전극(GE3)의 제1 부분(P1)은 제3 일함수 금속 패턴(WF3)으로 이루어질 수 있다. 제1 내지 제3 전극 패턴들(EL1-EL3)은, 제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 각각의 제1 부분(P1)으로부터 이격될 수 있다. 다시 말하면, 제1 내지 제3 전극 패턴들(EL1-EL3)은 제1 공간(SP1)을 채우지 못할 수 있다. 배리어 패턴(BP)은 제3 게이트 전극(GE3)의 제1 부분(P1)으로부터 이격될 수 있다. 다시 말하면, 배리어 패턴(BP)은 제3 반도체 패턴들(NS3) 사이의 제1 공간(SP1)을 채우지 못할 수 있다.
제1 게이트 전극(GE1)의 제2 부분(P2)은 순차적으로 적층된 제1 일함수 금속 패턴(WF1) 및 제1 전극 패턴(EL1)으로 이루어질 수 있다. 제2 게이트 전극(GE2)의 제2 부분(P2)은 순차적으로 적층된 제2 일함수 금속 패턴(WF2) 및 제2 전극 패턴(EL2)으로 이루어질 수 있다. 제3 게이트 전극(GE3)의 제2 부분(P2)은 순차적으로 적층된 제3 일함수 금속 패턴(WF3), 배리어 패턴(BP) 및 제3 전극 패턴(EL3)으로 이루어질 수 있다.
제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)의 상면들보다 높을 수 있다. 채널 패턴들(CH) 상의 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)은 게이트 스페이서들(GS)의 내측벽들을 따라 제3 방향(D3)으로 연장될 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 상에 게이트 캐핑막들(CP)이 제공될 수 있다. 게이트 캐핑막들(CP)은 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑막들(CP)의 상면들은 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다. 게이트 캐핑막들(CP)은 후술하는 제1 층간 절연막(110)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 게이트 캐핑막들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
소스/드레인 패턴들(SD)과 제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 사이에 절연 패턴들(IP)이 개재될 수 있다. 절연 패턴들(IP)은 수직적으로 이격된 제1 반도체 패턴들(NS1) 사이, 수직적으로 이격된 제2 반도체 패턴들(NS2) 사이, 및 수직적으로 이격된 제3 반도체 패턴들(NS3) 사이에 개재될 수 있다. 절연 패턴들(IP)은, 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)을 소스/드레인 패턴들(SD)로부터 전기적으로 절연시킬 수 있다. 수평적으로 인접하는 한 쌍의 절연 패턴들(IP)과 수직적으로 인접하는 한 쌍의 반도체 패턴들(NS1, NS2, NS3)은 제1 공간(SP1)을 정의할 수 있다. 일 예로, 절연 패턴들(IP)은 실리콘 질화막을 포함할 수 있다.
각각의 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)을 둘러싸는 계면막(IL)이 제공될 수 있다. 계면막들(IL)은 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)을 직접 덮을 수 있다. 일 예로, 계면막들(IL)은 실리콘 산화막을 포함할 수 있다.
제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)과 제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 사이에 게이트 유전막들(GI)이 개재될 수 있다. 각각의 게이트 유전막들(GI)은 제1 공간(SP1)을 부분적으로 콘포멀하게 채울 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
제1 내지 제3 트랜지스터들(TR1, TR2, TR3)에 있어서, 제1 트랜지스터(TR1)의 문턱 전압은 제2 트랜지스터(TR2)의 문턱 전압보다 높을 수 있고, 제2 트랜지스터(TR2)의 문턱 전압은 제3 트랜지스터(TR3)의 문턱 전압보다 높을 수 있다. 이는, 제1 내지 제3 트랜지스터들(TR1, TR2, TR3)의 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)이 서로 다른 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)을 각각 포함하기 때문이다.
제1 트랜지스터(TR1)의 제1 일함수 금속 패턴(WF1)은 제1 일함수 금속막(W1)을 포함할 수 있다. 제2 트랜지스터(TR2)의 제2 일함수 금속 패턴(WF2)은 제1 일함수 금속막(W1) 및 제2 일함수 금속막(W2)을 포함할 수 있다. 제3 트랜지스터(TR3)의 제3 일함수 금속 패턴(WF3)은 제2 일함수 금속막(W2)을 포함할 수 있다.
제1 일함수 금속막(W1)은 상대적으로 일함수가 낮은 금속 질화막일 수 있다. 제1 일함수 금속막(W1)은 실리콘 또는 알루미늄이 도핑된(또는 함유된) 금속 질화막일 수 있다. 일 예로, 제1 일함수 금속막(W1)은 실리콘이 도핑된 티타늄 질화막(TiSiN), 실리콘이 도핑된 탄탈 질화막(TaSiN), 알루미늄이 도핑된 티타늄 질화막(TiAlN) 또는 알루미늄이 도핑된 탄탈 질화막(TaAlN)일 수 있다.
제1 일함수 금속막(W1)에 있어서, 도판트인 실리콘 또는 알루미늄의 도핑 농도를 조절하여 제1 일함수 금속막(W1)의 일함수를 조절할 수 있다. 다시 말하면, 제1 일함수 금속막(W1) 내의 불순물의 농도를 조절하여 제1 일함수 금속 패턴(WF1)의 일함수를 조절할 수 있다. 제2 일함수 금속 패턴(WF2) 내의 제1 일함수 금속막(W1)의 불순물의 농도를 조절함으로써, 제2 일함수 금속 패턴(WF2) 역시 그의 일함수를 조절할 수 있다. 일 예로, 제1 일함수 금속막(W1) 내의 불순물(실리콘 또는 알루미늄)의 농도는 0.1 at% 내지 25 at%일 수 있다.
제2 일함수 금속막(W2)은 제1 일함수 금속막(W1)에 비해 일함수가 높은 금속 질화막일 수 있다. 일 예로, 제2 일함수 금속막(W2)은 티타늄 질화막(TiN) 또는 티타늄 산화 질화막(TiON)일 수 있다. 제2 일함수 금속막(W2)은 불순물(실리콘 또는 알루미늄)을 실질적으로 함유하지 않을 수 있다.
제1 내지 제3 일함수 금속 패턴들(WF1-WF3)이 채워지는 제1 공간들(SP1)의 크기는 실질적으로 서로 동일할 수 있다. 따라서 제1 반도체 패턴들(NS1) 사이에 채워지는 제1 일함수 금속 패턴(WF1)의 두께, 제2 반도체 패턴들(NS2) 사이에 채워지는 제2 일함수 금속 패턴(WF2)의 두께, 및 제3 반도체 패턴들(NS3) 사이에 채워지는 제3 일함수 금속 패턴(WF3)의 두께는 서로 실질적으로 동일할 수 있다.
본 발명의 실시예들에 따르면, 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)간의 일함수를 서로 다르게 하기 위해서, 제1 일함수 금속막(W1) 및 제2 일함수 금속막(W2)의 조합을 이용할 수 있다. 본 발명의 실시예들에 따르면, 제1 내지 제3 일함수 금속 패턴들(WF1, WF2, WF3)간의 일함수를 서로 다르게 하기 위해, 제1 일함수 금속막(W1)의 도핑 농도를 조절할 수 있다.
제2 일함수 금속막(W2)은 제1 일함수 금속막(W1)에 비해 금속 물질이 그의 내부로 쉽게 확산될 수 있다. 만약 제3 게이트 전극(GE3)에 배리어 패턴(BP)이 생략될 경우, 제3 전극 패턴(EL3)이 제2 일함수 금속막(W2)과 직접 접촉하게 된다. 이때 제3 전극 패턴(EL3) 내의 금속 물질이 제2 일함수 금속막(W2)으로 확산될 수 있다. 제2 일함수 금속막(W2)으로 제3 전극 패턴(EL3) 내의 금속 물질이 확산될 경우, 제2 일함수 금속막(W2)의 일함수가 변경될 수 있고, 이는 결국 제3 트랜지스터(TR3)의 문턱 전압이 변경되는 문제를 발생시킬 수 있다.
본 발명의 실시예에 따른 배리어 패턴(BP)은 제3 전극 패턴(EL3) 내의 금속 물질의 확산을 막을 수 있다. 배리어 패턴(BP)은 금속 물질의 확산을 방해하기 위한 막 특성을 가질 수 있다. 배리어 패턴(BP)은 높은 결정성을 갖거나 또는 비정질 특성을 가질 수 있다. 배리어 패턴(BP)은 실리콘이 도핑된(또는 함유된) 금속 질화막일 수 있다. 구체적으로, 배리어 패턴(BP)은 실리콘이 도핑된 티타늄 질화막(TiSiN) 또는 실리콘이 도핑된 탄탈 질화막(TaSiN)일 수 있다. 배리어 패턴(BP)은 제1 일함수 금속막(W1)과 동일하거나 다른 물질을 포함할 수 있다. 일 예로, 배리어 패턴(BP) 및 일함수 금속막(W1)은 모두 실리콘(Si) 원소를 포함할 수 있다. 이때, 배리어 패턴(BP) 내의 실리콘의 농도는 제1 일함수 금속막(W1)의 실리콘의 농도에 비해 더 높을 수 있다. 배리어 패턴(BP) 내의 실리콘의 농도는 20 at% 내지 50 at%일 수 있다. 배리어 패턴(BP)은 상대적으로 높은 실리콘 농도를 가지므로 막 특성이 실질적으로 비정질일 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 소자 분리막(ST), 제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캐핑막들(CP)의 상면들과 실질적으로 공면을 이룰 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
도시되진 않았지만, 제1 층간 절연막(110)을 관통하여 소스/드레인 패턴들(SD)에 연결되는 콘택들이 제공될 수 있다. 상기 콘택들은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속 물질을 포함할 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 소자의 제1 트랜지스터의 제1 부분(P1)을 나타내는 것으로, 도 2a의 제1 부분(P1)을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a 도 2b 및 도 3을 참조하면, 제1 일함수 금속 패턴(WF1)은, 제1 일함수 금속막들(W1) 및 제1 일함수 금속막들(W1) 사이에 개재된 중간막(SL)을 포함할 수 있다. 중간막(SL)의 두께는 제1 일함수 금속막들(W1) 각각의 두께에 비해 얇을 수 있다. 일 예로, 제1 일함수 금속막(W1)은 실리콘이 도핑된 티타늄 질화막(TiSiN) 또는 실리콘이 도핑된 탄탈 질화막(TaSiN)일 수 있고, 중간막(SL)은 실리콘막(Si) 일 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 제1 트랜지스터의 제1 부분(P1)을 나타내는 것으로, 도 2a의 제1 부분(P1)을 확대한 단면도이다. 도 5a는 도 4의 E-E'선에 따른 실리콘 농도의 분포의 일 예를 나타내는 그래프이다. 도 5b는 도 4의 E-E'선에 따른 실리콘 농도의 분포의 다른 예를 나타내는 그래프이다. 본 실시예에서는, 앞서 도 1, 도 2a 및 도 2b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1, 도 2a 도 2b, 도 4 및 도 5a를 참조하면, 제1 일함수 금속막(W1)은 실리콘이 도핑된 티타늄 질화막(TiSiN) 또는 실리콘이 도핑된 탄탈 질화막(TaSiN)일 수 있다. 이때, 제1 일함수 금속막(W1)의 내부는 실리콘 농도 구배를 가질 수 있다. 예를 들어, 제1 반도체 패턴(NS1)에서 그 위의 제1 반도체 패턴(NS1)으로 갈수록(E-E'), 제1 일함수 금속막(W1)의 실리콘의 농도는 증가하다가 다시 감소할 수 있다. 다시 말하면, 수직적으로 서로 인접하는 제1 반도체 패턴들(NS1) 사이의 중간 지점에서, 제1 일함수 금속막(W1)은 가장 높은 실리콘 농도를 가질 수 있다.
도 1, 도 2a 도 2b, 도 4 및 도 5b를 참조하면, 제1 반도체 패턴(NS1)에서 그 위의 제1 반도체 패턴(NS1)으로 갈수록(E-E'), 제1 일함수 금속막(W1)의 실리콘의 농도는 감소하다가 다시 증가할 수 있다. 다시 말하면, 수직적으로 서로 인접하는 제1 반도체 패턴들(NS1) 사이의 중간 지점에서, 제1 일함수 금속막(W1)은 가장 낮은 실리콘 농도를 가질 수 있다.
이상 도 5a 및 도 5b를 참조하여 설명한 제1 일함수 금속막(W1)의 실리콘 농도 구배는 예시적인 것이고, 제1 트랜지스터(TE1)의 목적하는 문턱 전압에 따라 제1 일함수 금속막(W1) 내의 실리콘의 농도 프로파일은 다양하게 변경될 수 있다. 제1 일함수 금속막(W1)의 실리콘의 농도는 제1 반도체 패턴(NS1)으로부터의 거리에 따라 다양하게 변화될 수 있다.
도 6, 8, 10, 및 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7a, 9a, 11a 및 13a는 각각 도 6, 8, 10, 및 12의 A-A'선에 따른 단면도들이다. 도 7b, 9b, 11b 및 13b는 각각 도 6, 8, 10, 및 12의 B-B'선에 따른 단면도들이다. 도 14 내지 도 17은 본 발명의 실시예들에 따른 제1 내지 제3 게이트 전극들을 형성하는 방법을 설명하기 위한 단면도들이다.
도 6, 도 7a 및 도 7b를 참조하면, 기판(100)의 전면 상에 희생층들(120) 및 반도체층들(130)이 교대로 반복하여 적층될 수 있다. 반도체층들(130)은 3회 반복 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 희생층들(120)은 반도체층들(130)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 희생층들(120)을 식각하는 공정에서, 반도체층들(130)은 실질적으로 식각되지 않을 수 있는 물질을 포함할 수 있다. 구체적으로, 희생층들(120)을 식각하는 공정에서 희생층들(120)의 식각률 : 반도체층들(130)의 식각률은 10:1 내지 200:1일 수 있다. 일 예로, 희생층들(120)은 SiGe 또는 Ge이고, 반도체층들(130)은 Si일 수 있다.
희생층들(120) 및 반도체층들(130)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 희생층들(120) 및 반도체층들(130)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생층들(120) 및 반도체층들(130)은 기판(100)의 전면 상에서 콘포멀하게 성장될 수 있다.
희생층들(120), 반도체층들(130) 및 기판(100)을 패터닝하여, 예비 활성 패턴들(PAP)이 형성될 수 있다. 상기 패터닝 공정에 의해 기판(100)의 상부가 식각되어, 상부 패턴들(UP)이 형성될 수 있다. 예비 활성 패턴들(PAP)은 상부 패턴들(UP) 상에 각각 배치될 수 있다. 예비 활성 패턴들(PAP)은 제2 방향(D2)으로 연장되는 라인 또는 바 형태로 형성될 수 있다.
상기 패터닝 공정에 의해 기판(100)의 상부가 식각되어, 상부 패턴들(UP) 각각의 양 측에 트렌치들이 형성될 수 있다. 상기 트렌치들을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하고, 예비 활성 패턴들(PAP)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 이로써, 소자 분리막(ST)의 상면은 상부 패턴들(UP)의 상면들보다 더 낮을 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 예비 활성 패턴들(PAP)을 가로지르는 희생 게이트 패턴들(140)이 형성될 수 있다. 희생 게이트 패턴들(140)은 제1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다. 희생 게이트 패턴들(140) 상에 게이트 마스크 패턴들(MP)이 각각 제공될 수 있다. 희생 게이트 패턴들(140) 및 게이트 마스크 패턴들(MP)을 형성하는 것은, 기판(100) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하는 것, 및 이들을 순차적으로 패터닝하는 것을 포함할 수 있다. 상기 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
상기 희생 게이트 패턴들(140) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 각각 형성될 수 있다. 일 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 예비 활성 패턴들(PAP)을 패터닝하여, 채널 패턴들(CH)이 형성될 수 있다. 예비 활성 패턴들(PAP)은 게이트 마스크 패턴들(MP) 및 게이트 스페이서들(GS)을 식각 마스크로 하여 패터닝될 수 있다. 이로써, 게이트 마스크 패턴들(MP) 및 게이트 스페이서들(GS)에 의해 상부 패턴들(UP)의 일부가 노출될 수 있다.
구체적으로, 예비 활성 패턴들(PAP)의 희생층들(120)이 패터닝되어, 희생 패턴들(125)이 형성될 수 있다. 예비 활성 패턴들(PAP)의 반도체층들(130)이 패터닝되어, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)이 형성될 수 있다. 제1 반도체 패턴들(NS1)은 제1 영역(RG1)의 채널 패턴(CH)을 구성할 수 있고, 제2 반도체 패턴들(NS2)은 제2 영역(RG2)의 채널 패턴(CH)을 구성할 수 있으며, 제3 반도체 패턴들(NS3)은 제3 영역(RG3)의 채널 패턴(CH)을 구성할 수 있다.
상기 패터닝 공정 이후 노출된 희생 패턴들(125)의 일부가 수평적으로 제거되어, 함몰 영역들(DR)이 형성될 수 있다. 함몰 영역들(DR)을 형성하는 것은, 희생 패턴들(125)에 대하여 식각 선택성 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다. 일 예로, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)이 Si를 포함하고, 희생 패턴들(125)이 SiGe를 포함하는 경우, 함몰 영역들(DR)을 형성하는 것은 과초산(peracetic acid)을 포함하는 식각액으로 식각 공정을 수행하는 것을 포함할 수 있다.
함몰 영역들(DR)을 채우는 절연 패턴들(IP)이 형성될 수 있다. 절연 패턴들(IP)은 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)을 사이에 두고 서로 수직적으로 이격될 수 있다. 구체적으로, 기판(100)의 전면 상에 절연막을 콘포멀하게 형성할 수 있다. 상기 절연막은 함몰 영역들(DR)을 채울 수 있다. 이어서, 함몰 영역들(DR) 내에만 국소적으로 절연 패턴들(IP)이 잔류할 때까지 상기 절연막을 식각할 수 있다.
채널 패턴들(CH) 각각의 양 측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 구체적으로, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3) 및 상부 패턴들(UP)을 씨드층으로 선택적 에피택시얼 공정을 수행하여, 소스/드레인 패턴들(SD)이 형성될 수 있다. 채널 패턴들(CH) 및 소스/드레인 패턴들(SD)은 서로 연결되어, 제2 방향(D2)으로 연장되는 활성 패턴(AP)을 구성할 수 있다.
일 실시예로, 소스/드레인 패턴들(SD)은 채널 패턴들(CH)에 압축성 스트레인을 제공하는 물질로 형성될 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 Si보다 격자 상수가 큰 SiGe로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 소스/드레인 패턴들(SD)에 P형의 불순물이 도핑될 수 있다.
다른 실시예로, 소스/드레인 패턴들(SD)은 채널 패턴(CH)과 동일한 반도체 원소(예를 들어, Si)로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 소스/드레인 패턴들(SD)에 N형의 불순물이 도핑될 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(110)이 형성될 수 있다. 이어서, 희생 게이트 패턴들(140)의 상면들이 노출될 때까지 제1 층간 절연막(110)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 제1 층간 절연막(110)을 평탄화할 때, 게이트 마스크 패턴들(MP)이 함께 제거될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막 또는 실리콘 산화질화막으로 형성될 수 있다.
상기 평탄화 공정에 의하여 노출된 희생 게이트 패턴들(140)이 선택적으로 제거될 수 있다. 희생 게이트 패턴들(140)이 제거됨에 따라, 기판(100)의 제1 내지 제3 영역들(RG1-RG3) 상에 제1 내지 제3 트렌치들(TC1, TC2, TC3)이 각각 형성될 수 있다. 제1 내지 제3 트렌치들(TC1, TC2, TC3)은 채널 패턴들(CH)을 노출시킬 수 있다. 제1 내지 제3 트렌치들(TC1, TC2, TC3)은 희생 패턴들(125)을 노출시킬 수 있다.
노출된 희생 패턴들(125)이 선택적으로 제거될 수 있다. 일 예로, 희생 패턴들(125)이 SiGe을 포함하고, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 상기 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다. 한편, 소스/드레인 패턴들(SD)은 절연 패턴들(IP) 및 제1 층간 절연막(110)에 의하여 커버되어 보호될 수 있다.
희생 패턴들(125)이 제거되어, 제1 내지 제3 영역들(RG1-RG3) 상에 제1 공간들(SP1) 및 제2 공간들(SP2)이 형성될 수 있다. 제1 공간(SP1)은 서로 수직적으로 인접하는 반도체 패턴들(NS1, NS2, NS3) 사이의 공간일 수 있다. 제2 공간(SP2)은 한 쌍의 게이트 스페이서들(GS) 및 최상부의 반도체 패턴(NS1, NS2, NS3)에 의해 둘러싸인 공간일 수 있다. 제1 및 제2 공간들(SP1, SP2)은 제1 내지 제3 트렌치들(TC1, TC2, TC3)과 연통되어, 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)을 노출할 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하면, 제1 내지 제3 트렌치들(TC1, TC2, TC3) 내에 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)이 각각 형성될 수 있다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)을 형성하는 것은, 도 14 내지 도 17을 통해 후술한다. 제1 내지 제3 게이트 전극들(GE1, GE2, GE3) 상에 게이트 캐핑막들(CP)이 형성될 수 있다. 일 예로, 게이트 캐핑막들(CP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 도시되진 않았지만, 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 연결되는 콘택들이 형성될 수 있다.
도 14 내지 도 17을 참조하여, 제1 내지 제3 트렌치들(TC1, TC2, TC3) 내에 제1 내지 제3 게이트 전극들(GE1, GE2, GE3)을 각각 형성하는 것에 대해 보다 구체적으로 설명한다.
도 14를 참조하면, 제1 내지 제3 트렌치들(TC1-TC3)을 통해 노출된 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3) 상에 플라즈마를 이용한 산화 공정을 수행할 수 있다. 이로써, 노출된 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)로부터 계면막들(IL)이 성장될 수 있다. 계면막들(IL)은 노출된 제1 내지 제3 반도체 패턴들(NS1, NS2, NS3)의 표면들을 직접 감쌀 수 있다.
계면막들(IL)을 형성하는 것은, 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation) 공정을 포함할 수 있다. 상기 산화 공정은 산소, 오존 및 수증기 중 적어도 하나의 플라즈마를 이용할 수 있다. 일 예로, 계면막들(IL)은 실리콘 산화막을 포함할 수 있다.
계면막들(IL) 상에 게이트 유전막들(GI)이 콘포멀하게 형성될 수 있다. 게이트 유전막들(GI)은 제1 내지 제3 트렌치들(TC1-TC3)의 제1 공간들(SP1)을 부분적으로 채울 수 있다. 게이트 유전막들(GI)은 제1 내지 제3 트렌치들(TC1-TC3)의 제2 공간들(SP2)을 부분적으로 채울 수 있다. 게이트 유전막들(GI)은 절연 패턴들(IP) 및 계면막들(IL)을 직접 덮을 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 이용하여 형성될 수 있다.
도 15를 참조하면, 제1 및 제2 영역들(RG1, RG2) 상에 제1 마스크 패턴(MA1)이 형성될 수 있다. 제1 마스크 패턴(MA1)은 제3 영역(RG3)을 선택적으로 노출할 수 있다. 제1 마스크 패턴(MA1)은 제1 및 제2 트렌치들(TC1, TC2)을 완전히 채울 수 있다. 제1 마스크 패턴(MA1)은 제3 트렌치(TC3)를 채우지 않을 수 있다.
제1 마스크 패턴(MA1)에 의해 선택적으로 노출된 제3 트렌치(TC3) 내에 제3 일함수 금속 패턴(WF3)이 형성될 수 있다. 제3 일함수 금속 패턴(WF3)은 제3 트렌치(TC3)의 제1 공간(SP1)을 완전히 채우도록 형성될 수 있다. 제3 일함수 금속 패턴(WF3)은 제3 트렌치(TC3)의 제2 공간(SP2)을 부분적으로 채우도록 형성될 수 있다.
제3 일함수 금속 패턴(WF3)을 형성하는 것은, 제3 트렌치(TC3) 내에 제2 일함수 금속막(W2)을 콘포멀하게 형성하는 것을 포함할 수 있다. 제2 일함수 금속막(W2)은 ALD와 같은 증착 공정을 통해 형성될 수 있다. 제2 일함수 금속막(W2)은 상대적으로 높은 일함수를 갖는 금속 질화막일 수 있다.
제3 일함수 금속 패턴(WF3) 상에 배리어 패턴(BP)이 형성될 수 있다. 배리어 패턴(BP)은 제3 트렌치(TC3)의 제1 공간(SP1)을 채우지 못할 수 있다. 배리어 패턴(BP)은 제3 트렌치(TC3)의 제2 공간(SP2)을 부분적으로 채우도록 형성될 수 있다. 배리어 패턴(BP)을 형성하는 것은 제3 트렌치(TC3) 내에 배리어 금속막을 콘포멀하게 형성하는 것을 포함할 수 있다. 배리어 금속막은 ALD와 같은 증착 공정을 통해 형성될 수 있다. 배리어 금속막은 금속 물질의 확산을 방해하기 위한 막 특성을 가질 수 있고, 예를 들어 실리콘을 함유하는 금속 질화막일 수 있다.
이후, 제3 트렌치(TC3) 내의 게이트 유전막(GI)의 상부, 제2 일함수 금속막(W2)의 상부 및 배리어 금속막의 상부를 리세스할 수 있다.
도 16을 참조하면, 제1 마스크 패턴(MA1)이 제거될 수 있다. 제1 및 제3 영역들(RG1, RG3) 상에 제2 마스크 패턴(MA2)이 형성될 수 있다. 제2 마스크 패턴(MA2)은 제2 영역(RG2)을 선택적으로 노출할 수 있다. 제2 마스크 패턴(MA2)은 제1 및 제3 트렌치들(TC1, TC3)을 완전히 채울 수 있다. 제2 마스크 패턴(MA2)은 제2 트렌치(TC2)를 채우지 않을 수 있다.
제2 마스크 패턴(MA2)에 의해 선택적으로 노출된 제2 트렌치(TC2) 내에 제2 일함수 금속 패턴(WF2)이 형성될 수 있다. 제2 일함수 금속 패턴(WF2)은 제2 트렌치(TC2)의 제1 공간(SP1)을 완전히 채우도록 형성될 수 있다. 제2 일함수 금속 패턴(WF2)은 제2 트렌치(TC2)의 제2 공간(SP2)을 부분적으로 채우도록 형성될 수 있다.
제2 일함수 금속 패턴(WF2)을 형성하는 것은, 제2 트렌치(TC2) 내에 제2 일함수 금속막(W2)을 콘포멀하게 형성하는 것, 및 제2 일함수 금속막(W2) 상에 제1 일함수 금속막(W1)을 콘포멀하게 형성하는 것, 및 제1 및 제2 일함수 금속막들(W1, W2)의 상부들을 리세스하는 것을 포함할 수 있다. 제1 일함수 금속막(W1)은 제2 일함수 금속막(W2)에 비해 낮은 일함수를 갖는 금속 질화막일 수 있다.
도 17을 참조하면, 제2 마스크 패턴(MA2)이 제거될 수 있다. 제2 및 제3 영역들(RG2, RG3) 상에 제3 마스크 패턴(MA3)이 형성될 수 있다. 제3 마스크 패턴(MA3)은 제1 영역(RG1)을 선택적으로 노출할 수 있다. 제3 마스크 패턴(MA3)은 제2 및 제3 트렌치들(TC2, TC3)을 완전히 채울 수 있다. 제3 마스크 패턴(MA3)은 제1 트렌치(TC1)를 채우지 않을 수 있다.
제3 마스크 패턴(MA3)에 의해 선택적으로 노출된 제1 트렌치(TC1) 내에 제1 일함수 금속 패턴(WF1)이 형성될 수 있다. 제1 일함수 금속 패턴(WF1)은 제1 트렌치(TC1)의 제1 공간(SP1)을 완전히 채우도록 형성될 수 있다. 제1 일함수 금속 패턴(WF1)은 제1 트렌치(TC1)의 제2 공간(SP2)을 부분적으로 채우도록 형성될 수 있다.
제1 일함수 금속 패턴(WF1)을 형성하는 것은, 제1 트렌치(TC1) 내에 제1 일함수 금속막(W1)을 콘포멀하게 형성하는 것 및 제1 일함수 금속막(W1)의 상부를 리세스하는 것을 포함할 수 있다. 제1 일함수 금속막(W1)은 ALD와 같은 증착 공정을 통해 형성될 수 있다.
일 실시예로, 제1 일함수 금속막(W1)의 증착 공정 중에 기판(100)이 로딩된 챔버 내에 실리콘 전구체(예를 들어, 실란 가스)만을 투입하여 소정의 시간 동안 잔류시킬 수 있다. 이때, 앞서 도 3을 참조하여 설명한 중간막(SL)이 형성될 수 있다.
일 실시예로, 제1 일함수 금속막(W1)의 증착 공정에 있어서, 실리콘 전구체의 투입량을 변화시키며 ALD 사이클을 수행할 수 있다. 이때, 제1 일함수 금속막(W1)은 앞서 도 4, 도 5a 및 도 5b를 참조하여 설명한 실리콘 농도 구배를 가질 수 있다.
도 2a를 다시 참조하면, 제3 마스크 패턴(MA3)이 제거될 수 있다. 제1 내지 제3 트렌치들(TC1-TC3) 내에 제1 내지 제3 전극 패턴들(EL1-EL3)이 각각 형성될 수 있다. 제1 내지 제3 전극 패턴들(EL1-EL3)은 제1 내지 제3 일함수 금속 패턴들(WF1-WF3) 상에 각각 형성될 수 있다. 제1 내지 제3 전극 패턴들(EL1-EL3)은 저저항 금속을 이용해 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 내지 제3 영역들(RG1-RG3) 상에 서로 다른 문턱 전압을 갖는 게이트-올-어라운드형 트랜지스터들을 선택적으로 형성시킬 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 수직적으로 적층된 제1 반도체 패턴들, 상기 제1 반도체 패턴들은 서로 수직적으로 이격되고; 및
    상기 제1 반도체 패턴들 상의 제1 게이트 전극을 포함하되,
    상기 제1 게이트 전극은:
    상기 제1 반도체 패턴들을 둘러싸는 제1 일함수 금속 패턴;
    상기 제1 일함수 금속 패턴 상의 배리어 패턴; 및
    상기 배리어 패턴 상의 제1 전극 패턴을 포함하고,
    상기 제1 게이트 전극은 상기 제1 반도체 패턴들 사이에 개재된 제1 부분을 가지며,
    상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하고,
    상기 배리어 패턴 및 상기 제1 전극 패턴은 상기 제1 부분으로부터 이격되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 게이트 전극은 최상부의 상기 제1 반도체 패턴 상의 제2 부분을 가지며,
    상기 제1 부분은 상기 제1 일함수 금속 패턴으로 구성되고,
    상기 제2 부분은 순차적으로 적층된 상기 제1 일함수 금속 패턴, 상기 배리어 패턴 및 상기 제1 전극 패턴으로 구성되는 반도체 소자.
  3. 제1항에 있어서,
    상기 기판 상에 수직적으로 적층된 제2 반도체 패턴들, 상기 제2 반도체 패턴들은 서로 수직적으로 이격되고; 및
    상기 제2 반도체 패턴들 상의 제2 게이트 전극을 더 포함하되,
    상기 제2 게이트 전극은:
    상기 제2 반도체 패턴들을 둘러싸는 제2 일함수 금속 패턴; 및
    상기 제2 일함수 금속 패턴 상의 제2 전극 패턴을 포함하고,
    상기 제2 일함수 금속 패턴의 일함수는 상기 제1 일함수 금속 패턴의 일함수보다 더 낮은 반도체 소자.
  4. 제3항에 있어서,
    상기 제1 일함수 금속 패턴은 금속 질화막을 포함하고,
    상기 제2 일함수 금속 패턴은 실리콘 또는 알루미늄을 함유하는 금속 질화막을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 일함수 금속 패턴은 실리콘을 함유하는 금속 질화막을 포함하며,
    상기 제2 일함수 금속 패턴 내의 실리콘의 농도는, 상기 제2 반도체 패턴으로부터의 거리에 따라 변화하는 반도체 소자.
  6. 제3항에 있어서,
    상기 제2 일함수 금속 패턴은 실리콘을 함유하는 금속 질화막을 포함하며,
    상기 배리어 패턴의 실리콘의 농도는 상기 제2 일함수 금속 패턴의 실리콘의 농도보다 더 높은 반도체 소자.
  7. 제3항에 있어서,
    상기 제2 일함수 금속 패턴은 일함수 금속막들 및 이들 사이에 개재된 중간막을 포함하며,
    상기 일함수 금속막들 각각은 실리콘을 함유하는 금속 질화막이고,
    상기 중간막은 실리콘막인 반도체 소자.
  8. 제3항에 있어서,
    상기 제2 게이트 전극은 상기 제2 반도체 패턴들 사이에 개재된 제1 부분, 및 최상부의 상기 제2 반도체 패턴 상의 제2 부분을 가지며,
    상기 제2 게이트 전극의 상기 제1 부분은 상기 제2 일함수 금속 패턴으로 구성되고,
    상기 제2 게이트 전극의 상기 제2 부분은 순차적으로 적층된 상기 제2 일함수 금속 패턴 및 상기 제2 전극 패턴으로 구성되는 반도체 소자.
  9. 제1항에 있어서,
    상기 기판 상에 수직적으로 적층된 제2 반도체 패턴들, 상기 제2 반도체 패턴들은 서로 수직적으로 이격되고; 및
    상기 제2 반도체 패턴들 상의 제2 게이트 전극을 더 포함하되,
    상기 제2 게이트 전극은:
    상기 제2 반도체 패턴들을 둘러싸는 제2 일함수 금속 패턴; 및
    상기 제2 일함수 금속 패턴 상의 제2 전극 패턴을 포함하고,
    상기 제1 일함수 금속 패턴은 제1 일함수 금속막을 포함하며,
    상기 제2 일함수 금속 패턴은 상기 제1 일함수 금속막 및 제2 일함수 금속막을 포함하고,
    제2 일함수 금속막의 일함수는 상기 제1 일함수 금속막의 일함수보다 더 낮은 반도체 소자.
  10. 제1항에 있어서,
    상기 배리어 패턴의 실리콘의 농도는 20 at% 내지 50 at%인 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 전극 패턴은 상기 제1 일함수 금속 패턴보다 저항이 낮으며,
    상기 제1 전극 패턴은 알루미늄, 텅스텐, 티타늄, 탄탈륨 중 적어도 하나의 금속을 포함하는 반도체 소자.
  12. 기판 상의 제1 트랜지스터 및 제2 트랜지스터를 포함하되,
    상기 제1 및 제2 트랜지스터들 각각은:
    상기 기판 상에 수직적으로 적층된 반도체 패턴들, 상기 반도체 패턴들은 서로 수직적으로 이격되고; 및
    상기 반도체 패턴들 상의 게이트 전극을 포함하고,
    상기 제1 트랜지스터의 상기 게이트 전극은, 최상부의 상기 반도체 패턴 위에 순차적으로 적층된 제1 일함수 금속 패턴 및 제1 전극 패턴을 포함하고,
    상기 제2 트랜지스터의 상기 게이트 전극은, 최상부의 상기 반도체 패턴 위에 순차적으로 적층된 제2 일함수 금속 패턴, 배리어 패턴 및 제2 전극 패턴을 포함하며,
    상기 제1 전극 패턴은 상기 제1 일함수 금속막을 직접 덮는 반도체 소자.
  13. 제12항에 있어서,
    상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하는 반도체 소자.
  14. 제12항에 있어서,
    상기 제1 일함수 금속 패턴은 실리콘 또는 알루미늄을 함유하는 금속 질화막을 포함하고,
    상기 제2 일함수 금속 패턴은 금속 질화막을 포함하는 반도체 소자.
  15. 제12항에 있어서,
    상기 제1 및 제2 전극 패턴들은 알루미늄, 텅스텐, 티타늄, 탄탈륨 중 적어도 하나의 금속을 포함하는 반도체 소자.
  16. 제12항에 있어서,
    상기 게이트 전극들 각각은, 상기 반도체 패턴들 사이에 개재된 제1 부분을 포함하고,
    상기 제1 전극 패턴은 상기 제1 트랜지스터의 상기 게이트 전극의 상기 제1 부분으로부터 이격되며,
    상기 제2 전극 패턴 및 상기 배리어 패턴은 상기 제2 트랜지스터의 상기 게이트 전극의 상기 제1 부분으로부터 이격되는 반도체 소자.
  17. 기판 상에 수직적으로 적층된 제1 반도체 패턴들;
    상기 기판 상에 수직적으로 적층된 제2 반도체 패턴들;
    상기 제1 반도체 패턴들 상의 제1 게이트 전극; 및
    상기 제2 반도체 패턴들 상의 제2 게이트 전극을 포함하되,
    상기 제1 게이트 전극은:
    상기 제1 반도체 패턴들 사이의 공간을 채우며 상기 제1 반도체 패턴들을 둘러싸는 제1 일함수 금속 패턴; 및
    상기 제1 일함수 금속 패턴 상의 제1 전극 패턴을 포함하고,
    상기 제2 게이트 전극은:
    상기 제2 반도체 패턴들 사이의 공간을 채우며 상기 제2 반도체 패턴들을 둘러싸는 제2 일함수 금속 패턴;
    상기 제2 일함수 금속 패턴 상의 제2 전극 패턴; 및
    상기 제2 일함수 금속 패턴과 상기 제2 전극 패턴 사이에 개재된 배리어 패턴을 포함하며,
    상기 제1 일함수 금속 패턴은 실리콘을 함유하는 금속 질화막을 포함하고,
    상기 제2 일함수 금속 패턴은 금속 질화막을 포함하며,
    상기 배리어 패턴은 실리콘을 함유하는 금속 질화막을 포함하고,
    상기 배리어 패턴의 실리콘의 농도는 상기 제1 일함수 금속 패턴의 실리콘의 농도보다 더 높은 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 전극 패턴은 상기 제1 반도체 패턴들 사이의 상기 공간으로부터 이격되고,
    상기 제2 전극 패턴 및 상기 배리어 패턴은 상기 제2 반도체 패턴들 사이의 상기 공간으로부터 이격된 반도체 소자.
  19. 제17항에 있어서,
    상기 제1 반도체 패턴들 및 상기 제1 게이트 전극은 제1 트랜지스터를 구성하고,
    상기 제2 반도체 패턴들 및 상기 제2 게이트 전극은 제2 트랜지스터를 구성하며,
    상기 제1 및 제2 트랜지스터들은 PMOSFET이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 더 높은 반도체 소자.
  20. 제17항에 있어서,
    상기 배리어 패턴의 실리콘의 농도는 20 at% 내지 50 at%인 반도체 소자.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102303302B1 (ko) * 2017-04-28 2021-09-16 삼성전자주식회사 반도체 장치 제조 방법
KR102341721B1 (ko) 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자
US12094781B2 (en) * 2019-09-13 2024-09-17 Hitachi High-Tech Corporation Manufacturing method of three-dimensional semiconductor device
US20210126018A1 (en) * 2019-10-24 2021-04-29 International Business Machines Corporation Gate stack quality for gate-all-around field-effect transistors
US11152477B2 (en) * 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11495661B2 (en) * 2020-04-07 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including gate barrier layer
US11430698B2 (en) * 2020-05-19 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. In-situ formation of metal gate modulators
US11342434B2 (en) * 2020-05-29 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US11791216B2 (en) 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
KR20220091655A (ko) * 2020-12-23 2022-07-01 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20220112939A (ko) 2021-02-05 2022-08-12 삼성전자주식회사 반도체 장치
US11605720B2 (en) * 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate cap
US12094937B2 (en) 2021-09-22 2024-09-17 International Business Machines Corporation Stacked field effect transistor devices with replacement gate
US20230099254A1 (en) * 2021-09-24 2023-03-30 International Business Machines Corporation Using different work-functions to reduce gate-induced drain leakage current in stacked nanosheet transistors

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003241202A1 (en) * 2002-06-10 2003-12-22 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
JP2005217176A (ja) * 2004-01-29 2005-08-11 Tokyo Electron Ltd 半導体装置および積層膜の形成方法
US7488656B2 (en) * 2005-04-29 2009-02-10 International Business Machines Corporation Removal of charged defects from metal oxide-gate stacks
US8188551B2 (en) 2005-09-30 2012-05-29 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
JP4963021B2 (ja) * 2005-09-06 2012-06-27 独立行政法人産業技術総合研究所 半導体構造
JP4723975B2 (ja) 2005-10-25 2011-07-13 株式会社東芝 半導体装置およびその製造方法
GB0623361D0 (en) 2006-11-23 2007-01-03 Techna Display Ltd Connector for use in display frames
KR100836763B1 (ko) * 2006-12-28 2008-06-10 삼성전자주식회사 반도체 소자 및 그 형성 방법
US9472637B2 (en) 2010-01-07 2016-10-18 Hitachi Kokusai Electric Inc. Semiconductor device having electrode made of high work function material and method of manufacturing the same
US9788759B2 (en) 2010-12-27 2017-10-17 Joseph Ralph Ferrantelli Method and system for postural analysis and measuring anatomical dimensions from a digital three-dimensional image on a mobile device
JP2011166160A (ja) * 2011-03-22 2011-08-25 Tokyo Electron Ltd 積層膜の形成方法
US9755039B2 (en) * 2011-07-28 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a metal gate electrode stack
US9082702B2 (en) 2012-02-27 2015-07-14 Applied Materials, Inc. Atomic layer deposition methods for metal gate electrodes
CN103311247B (zh) * 2012-03-14 2016-07-13 中国科学院微电子研究所 半导体器件及其制造方法
KR20140006204A (ko) * 2012-06-27 2014-01-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8890264B2 (en) * 2012-09-26 2014-11-18 Intel Corporation Non-planar III-V field effect transistors with conformal metal gate electrode and nitrogen doping of gate dielectric interface
US9012319B1 (en) * 2013-11-01 2015-04-21 Globalfoundries Inc. Methods of forming gate structures with multiple work functions and the resulting products
US10109534B2 (en) 2014-03-14 2018-10-23 Applied Materials, Inc. Multi-threshold voltage (Vt) workfunction metal by selective atomic layer deposition (ALD)
US9893167B2 (en) * 2014-03-24 2018-02-13 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
KR102158963B1 (ko) 2014-05-23 2020-09-24 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9614091B2 (en) 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
KR102262887B1 (ko) 2014-07-21 2021-06-08 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN105405764B (zh) * 2014-07-25 2018-07-31 中国科学院微电子研究所 半导体器件制造方法
US9450046B2 (en) 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
US20160322473A1 (en) * 2015-04-30 2016-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Buffer Layer on Gate and Methods of Forming the Same
US9356027B1 (en) 2015-05-11 2016-05-31 International Business Machines Corporation Dual work function integration for stacked FinFET
KR102358318B1 (ko) 2015-06-04 2022-02-04 삼성전자주식회사 멀티 일함수 게이트 패턴들을 갖는 반도체 소자
KR102395061B1 (ko) * 2015-07-02 2022-05-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106409677B (zh) * 2015-07-30 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US9871114B2 (en) * 2015-09-30 2018-01-16 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate scheme for device and methods of forming
KR102315275B1 (ko) 2015-10-15 2021-10-20 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102379701B1 (ko) 2015-10-19 2022-03-28 삼성전자주식회사 멀티-채널을 갖는 반도체 소자 및 그 형성 방법
US10141417B2 (en) 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US9837487B2 (en) * 2015-11-30 2017-12-05 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
KR102474431B1 (ko) * 2015-12-08 2022-12-06 삼성전자주식회사 반도체 소자의 제조방법
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
KR102476143B1 (ko) 2016-02-26 2022-12-12 삼성전자주식회사 반도체 장치
KR20170103067A (ko) 2016-03-02 2017-09-13 삼성전자주식회사 모스-트랜지스터를 갖는 반도체 소자
US9620590B1 (en) 2016-09-20 2017-04-11 International Business Machines Corporation Nanosheet channel-to-source and drain isolation
KR102293127B1 (ko) * 2017-06-23 2021-08-26 삼성전자주식회사 반도체 소자 및 이의 제조 방법
KR102341721B1 (ko) * 2017-09-08 2021-12-23 삼성전자주식회사 반도체 소자

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