KR102318560B1 - 반도체 소자 - Google Patents

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Abstract

본 발명은 반도체 소자에 관한 것으로, 기판, 상기 기판 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들, 상기 채널 반도체 패턴들을 가로지르는 게이트 전극, 상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들과 연결되는 소스/드레인 영역들, 및 상기 기판과 상기 소스/드레인 영역들의 하면 사이의 에어갭들(air gaps)을 포함하는 반도체 소자가 제공된다.

Description

반도체 소자{Semiconductor device}
본 발명은 반도체에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판; 상기 기판 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들; 상기 채널 반도체 패턴들을 가로지르는 게이트 전극; 상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들과 연결되는 소스/드레인 영역들; 및 상기 기판과 상기 소스/드레인 영역들의 하면 사이의 에어갭들(air gaps)을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는 기판으로부터 돌출되는 활성 패턴; 상기 활성 패턴 상의 채널 스택; 상기 채널 스택을 덮으며 상기 활성 패턴을 가로지르는 게이트 전극; 상기 게이트 전극 양측의 상기 활성 패턴 상의 소스/드레인 영역들; 및 상기 소스/드레인 영역들과 그 아래의 상기 활성 패턴 사이의 성장 방지 영역들 포함하되, 상기 채널 스택은 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들을 포함하고, 상기 소스/드레인 영역들과 상기 성장 방지 영역들 사이에는 에어갭들이 제공된다.
본 발명의 실시예들에 따르면, 소스/드레인 영역들이 그 아래의 기판(즉, 활성 패턴들)과 이격됨에 따라, 소스/드레인 영역들과 기판 사이에 전류 리키지(current leakage)의 발생이 방지 또는 최소화될 수 있다. 나아가, 소스/드레인 영역들이 채널 반도체 패턴들만을 씨드층으로 하여 성장된 에피택시얼 패턴들로 구현됨에 따라, 기판 및 채널 반도체 패턴들을 씨드층으로 하여 성장된 에피택시얼 패턴들로 구현되는 경우 보다 채널 반도체 패턴들에 제공하는 스트레인이 증대될 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 I-I'선에 따른 단면도이고, 도 2b는 도 2a의 II-II'선 및 III-III'선에 따른 단면도이다.
도 3은 소스/드레인 영역들의 변형예를 설명하기 위한 것으로, 도 1의 III-III'선에 대응하는 단면도이다.
도 4a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다.
도 4b 내지 도 11b는 도 1의 II-II'선, 및 III-III'선에 대응하는 단면도들이다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다.
도 12b는 도 1의 II-II'선 및 III-III'선에 따른 단면도이다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다.
도 13b 및 도 14b는 도 1의 II-II'선 및 III-III'선에 대응하는 단면도들이다.
도 15a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다.
도 15b는 도 1의 II-II'선 및 III-III'선에 따른 단면도이다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다.
도 16b 내 도 18b는 도 1의 II-II'선 및 III-III'선에 대응하는 단면도들이다.
이하 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 I-I'선에 따른 단면도이고, 도 2b는 도 2a의 II-II'선 및 III-III'선에 따른 단면도이다. 도 3은 소스/드레인 영역들의 변형예를 설명하기 위한 도면으로, 도 1의 III-III'선에 대응하는 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 기판(100) 상에 활성 패턴들(AP)이 배치될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)으로 연장되는 바 또는 라인 형상을 가질 수 있으며, 제1 방향(D1)과 교차하는(예컨대, 직교하는) 제2 방향(D2)으로 서로 이격될 수 있다. 활성 패턴들(AP)은 기판(100)으로부터 기판(100)의 상면에 수직한 제3 방향(D3)으로 돌출된 핀 형상을 가질 수 있다. 활성 패턴들(AP)은 기판(100)의 일부일 수 있다. 활성 패턴들(AP)의 각각은 후술할 게이트 구조체(GS)의 아래의 제1 영역(R1) 및 게이트 구조체(GS)의 일측 또는 양측의 제2 영역(R2)을 포함할 수 있다. 본 실시예에서, 제1 영역(R1)의 상면(ts1)과 제2 영역(R2)의 상면(ts2)이 서로 동일한 높이를 갖는 것으로 도시되었으나, 이에 한정되지 않는다. 다른 실시예에 따르면, 제2 영역(R2)의 상면(ts2)은 제1 영역(R1)의 상면(ts1)보다 낮을 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다.
활성 패턴들(AP)의 일측 또는 양측의 기판(100) 상에 소자 분리 패턴들(104)이 배치될 수 있다. 소자 분리 패턴들(104)은 예컨대, 실리콘 산화물을 포함할 수 있다. 소자 분리 패턴들(104)의 상면들이 활성 패턴들(AP)의 상면들(ts1, ts2)과 동일한 높이를 갖는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 일 실시예에 따르면, 각각의 제1 라이너 패턴들(102a)이 소자 분리 패턴(104)과 기판(100) 사이 및 소자 분리 패턴(104)과 이에 인접한 활성 패턴들(AP) 사이에 개재될 수 있다. 즉, 제1 라이너 패턴(102a)은 서로 인접한 활성 패턴들(AP)의 마주하는 측벽들을 덮으며, 기판(100)과 소자 분리 패턴(104) 사이로 연장될 수 있다. 제1 라이너 패턴(102a)은 실리콘 질화물 또는 실리콘 탄화 질화물)과 같은 질화물 계열의 물질을 포함할 수 있다.
활성 패턴들(AP)의 제1 영역들(R1) 상에 채널 스택들(channel stacks, CS)이 제공될 수 있다. 채널 스택들(CS)은 제1 방향(D1) 및 제2 방향(D2)으로 따라 2차원적으로 배치될 수 있다. 채널 스택들(CS)의 각각은 수직적으로 서로 이격되어 적층된 복수의 채널 반도체 패턴들(122)을 포함할 수 있다. 하나의 채널 스택(CS)에 포함된 채널 반도체 패턴들(122)은 기판(100)(혹은 활성 패턴(AP))으로부터 제3 방향(D3)으로 서로 다른 이격 거리들을 가질 수 있다. 3개의 적층된 채널 반도체 패턴들(122)이 하나의 채널 스택(CS)을 구성하는 것으로 예시되어 있으나, 이들의 개수는 특별히 제한되지 않는다. 채널 반도체 패턴들(122)의 각각은 직육면체의 형상의 나노시트 형태로 구현될 수 있다. 일 예로, 채널 반도체 패턴들(122)의 각각은 약 3nm 내지 20nm의 두께를 가질 수 있다. 채널 반도체 패턴들(122)은 서로 동일한 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 채널 반도체 패턴들(122)은 전계 효과 트랜지스터의 채널 영역으로 이용될 수 있는 반도체 물질을 포함할 수 있다. 예컨대, 채널 반도체 패턴들(122)은 Si, SiGe 또는 Ge을 포함할 수 있다. 채널 반도체 패턴들(122)은 N형 또는 P형의 불순물로 도핑될 수 있다.
기판(100) 상에 게이트 구조체들(GS)이 제1 방향(D1)을 따라 배치될 수 있다. 게이트 구조체들(GS)의 각각은 적어도 하나의 채널 스택(CS)을 덮으며 제2 방향(D2)으로 연장될 수 있다. 예컨대, 게이트 구조체들(GS)의 각각은 제2 방향(D2)을 따라 배치되는 복수의 채널 스택들(CS)을 덮으며 제2 방향(D2)으로 연장될 수 있다.
상세하게, 게이트 구조체들(GS)의 각각은 채널 스택(CS)의 상면(즉, 최상부의 채널 반도체 패턴(122)의 상면)을 덮으며 제2 방향(D2)으로 연장하는 게이트 전극(GE), 게이트 전극(GE)의 측벽 및 바닥면을 따라 연장되는 게이트 절연 패턴(GD), 및 게이트 전극(GE)과 게이트 절연 패턴(GD)을 덮는 게이트 캡핑 패턴(GP)을 포함할 수 있다. 게이트 절연 패턴(GD)의 상면 및 게이트 전극(GE)의 상면은, 게이트 캡핑 패턴(GP)의 바닥면과 접할 수 있다. 더하여, 게이트 전극(GE) 및 게이트 절연 패턴(GD)은 수직적으로 서로 인접한 채널 반도체 패턴들(122) 사이들 및 최하부의 채널 반도체 패턴(122)과 기판(100)(즉, 활성 패턴(AP)의 제1 영역(R1)) 사이의 공간을 채울 수 있다. 즉, 게이트 전극(GE) 및 게이트 절연 패턴(GD)은 채널 반도체 패턴들(122) 각각의 외주면을 둘러쌀 수 있다. 다른 관점에서, 채널 반도체 패턴들(122)의 각각은 게이트 구조체(GS)를 관통할 수 있으며, 게이트 구조체(GS)의 양 측벽들로부터 각각 돌출되는 양 단부들을 가질 수 있다. 요컨대, 채널 스택(CS) 및 게이트 구조체(GS)에 의해 정의되는 트랜지스터는 게이트 전극(GE)에 의하여 그의 외주면이 둘러싸인 채널 영역을 포함하는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다.
게이트 전극(GE)은 도핑된 반도체, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 TiN, WN 및 TaN와 같은 금속 질화물 및/또는 Ti, W, Ta와 같은 금속을 포함할 수 있다. 게이트 절연 패턴(GD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 고유전막은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 탄탈륨 산화물(TaO)과 같이 실리콘 산화물보다 유전상수가 큰 물질을 포함할 수 있다. 게이트 캡핑 패턴(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 게이트 전극(GE)의 상부 측벽은 기판(100)의 상면에 대해 실질적으로 수직한 반면, 그 하부 측벽은 오목한 경사를 가질 수 있다. 예컨대, 도 2a에 도시된 바와 같이, 최하부의 채널 반도체 패턴(122)보다 위에 위치하는 게이트 전극(GE)의 폭은 실질적으로 일정한 반면, 최하부의 채널 반도체 패턴(122)보다 아래에 위치하는 게이트 전극(GE)의 폭은 기판(100)에 인접할수록 증가할 수 있다.
게이트 구조체(GS) 양측의 활성 패턴들(AP) 상에 소스/드레인 영역들(SD)이 배치될 수 있다. 즉, 소스/드레인 영역들(SD)은 활성 패턴들(AP)의 제2 영역들(R2) 상에 배치될 수 있다. 서로 인접한 한 쌍의 소스/드레인 영역들(SD)은 그들 사이에 개재된 채널 스택(CS)과 직접 연결될 수 있다. 달리 얘기하면, 하나의 채널 스택(CS)에 포함된 채널 반도체 패턴들(122)은 서로 인접한 한 쌍의 소스/드레인 영역들(SD)을 연결할 수 있다. 소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)을 씨드층으로 하여 형성된 에피택시얼 패턴들일 수 있다.
소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)에 스트레인을 제공할 수 있다. 소스/드레인 영역들(SD)이 NMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 일 예로, 채널 반도체 패턴들(122)이 Si을 포함하는 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 작은 SiC층, 또는 채널 반도체 패턴들(122)과 실질적으로 동일한 격자 상수를 갖는 Si층을 포함할 수 있다. 또한, 소스/드레인 영역들(SD)은 N형의 도전형을 가질 수 있다. 소스/드레인 영역들(SD)이 PMOSFET을 구성하는 경우, 소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 채널 반도체 패턴들(122)이 Si을 포함하는 경우, 소스/드레인 영역들(SD)은 Si보다 격자 상수가 큰 SiGe층을 포함할 수 있다. 또한, 소스/드레인 영역들(SD)은 P형의 도전형을 가질 수 있다.
제2 방향(D2)에 따른 일 단면의 관점에서, 소스/드레인 영역들(SD)의 측벽들은 옆으로 뾰족한 쐐기 형상을 가질 수 있다. 즉, 소스/드레인 영역들(SD)의 측벽들의 각각은 기판(100)의 상면에 대해 실질적으로 네거티브하게 경사진 하부 측벽, 및 기판(100)의 상면에 대해 실질적으로 포지티브하게 경사진 상부 측벽을 포함할 수 있다. 소스/드레인 영역들(SD)의 하면은 기판(100)을 향하여 아래로 볼록할 수 있다. 일 실시예에 따르면, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들은 서로 이격될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예 따르면, 도 3에 도시된 바와 같이, 서로 인접한 소스/드레인 영역들(SD)의 마주하는 일 측벽들은 서로 연결될 수 있다. 이 경우, 소스/드레인 영역들(SD)의 마주하는 일 측벽들 아래에도 빈 공간들이 형성되어 에어갭들(AG)은 서로 연결될 수 있다.
본 발명의 개념에 따르면, 소스/드레인 영역들(SD)의 하면 아래에 성장 방지 영역들(148)이 제공될 수 있다. 일 실시예에 따르면, 성장 방지 영역들(148)은 소스/드레인 영역들(SD)의 하면 아래의 활성 패턴들(AP) 내에 형성된 불순물 영역들일 수 있다. 성장 방지 영역들(148)은 예컨대, 탄소(C), 산소(O), 비소(As) 및 질소(N) 중 적어도 하나를 포함하는 불순물로 도핑된 기판(100)의 일부일 수 있다. 성장 방지 영역들(148)은, 소스/드레인 영역들(SD)의 형성을 위한 에피택시얼 성장 공정의 수행 시, 활성 패턴들(AP)을 씨드층으로 하는 에피택시얼층의 성장을 방지할 수 있다. 그 결과, 소스/드레인 영역들(SD)은 그 아래의 활성 패턴들(AP)부터 이격될 수 있다. 즉, 소스/드레인 영역들(SD)의 하면은 제2 영역들(R2)의 상면(ts2)과 접하지 않을 수 있다. 예컨대, 소스/드레인 영역들(SD)의 하면은 최하부의 채널 반도체 패턴(122)의 하면보다 낮고 제2 영역들(R2)의 상면(ts2)보다 높을 수 있다. 더하여, 소스/드레인 영역들(SD)의 하면과 제2 영역들(R2)의 상면(ts2) 사이에는 에어갭들(air gaps, AG)이 제공될 수 있다. 에어갭(AG)은 고상 물질이 제공되지 않는 영역으로, 실질적으로 빈 공간일 수 있다. 요컨대, 에어갭(AG)의 상면 및 하면은 각각 소스/드레인 영역(SD)의 하면 및 제2 영역(R2)의 상면(ts2)에 의해 정의되고, 에어갭(AG)의 측면들은 후술할 최하부의 내부 스페이서(146) 및 하부 층간 절연막(150)에 의해 정의될 수 있다.
게이트 구조체(GS)의 측벽들 상에 게이트 스페이서(142)가 배치될 수 있다. 게이트 스페이서(142)는 게이트 구조체(GS)의 측벽들을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 스페이서(142)는 단일막 또는 다층막일 수 있다. 예컨대, 게이트 스페이서(142)는 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다. 게이트 스페이서(142)와 최상부의 채널 반도체 패턴(122) 사이에 제2 라이너 패턴(102c)이 배치될 수 있다. 제2 라이너 패턴(102c)은 게이트 스페이서(142)의 하면을 따라 제2 방향(D2)으로 연장될 수 있다. 제2 라이너 패턴(102c)은 제1 라이너 패턴(102a)과 동일한 물질을 포함할 수 있다.
채널 스택(CS)과 게이트 구조체(GS)가 중첩하는 영역에서, 게이트 스페이서(142) 아래의 게이트 구조체(GS)의 측벽들 상에 내부 스페이서들(146)이 배치될 수 있다. 수직적 관점에서, 내부 스페이서들(146)은 서로 인접한 채널 반도체 패턴들(122) 사이 및 최하부의 채널 반도체 패턴(122)과 활성 패턴(AP) 사이에 각각 국소적으로 배치될 수 있다. 수평적 관점에서, 최하부의 채널 반도체 패턴(122) 보다 높은 레벨에 위치하는 내부 스페이서들(146)은 게이트 구조체(GS)의 양 측벽들과 소스/드레인 영역들(SD) 사이에 각각 국소적으로 배치될 수 있고, 최하부의 내부 스페이서들(146)은 에어갭들(AG)의 일 측면들을 정의할 수 있다. 내부 스페이서들(146)은 게이트 절연 패턴들(GD)과 접할 수 있다. 내부 스페이서들(146)의 각각은 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 내부 스페이서(146)는 게이트 스페이서(142)와 동일한 물질을 포함할 수 있다.
기판(100) 상에 소스/드레인 영역들(SD) 및 게이트 구조체들(GS)의 측벽들을 덮는 하부 층간 절연막(150)이 배치될 수 있다. 하부 층간 절연막(150)은 게이트 구조체(GS)의 상면을 노출할 수 있다. 예컨대, 하부 층간 절연막(150)의 상면은 게이트 캡핑 패턴들(GP)의 상면과 실질적으로 동일한 높이를 가질 수 있다. 하부 층간 절연막(150)은 일 예로, 실리콘 산화막 및 실리콘 산화막보다 유전 상수가 낮은 저유전막 중 적어도 하나를 포함할 수 있다. 하부 층간 절연막(150) 상에 상부 층간 절연막(미도시) 배치될 수 있으며, 콘택 플러그들(미도시)이 상부 층간 절연막, 하부 층간 절연막(150) 및/또는 게이트 캡핑 패턴(GP)을 관통하여 게이트 전극(GE) 또는 소스/드레인 영역들(SD)에 접속될 수 있다. 상부 층간 절연막 상에는 콘택 플러그들과 연결되는 배선들(미도시)이 배치될 수 있다.
본 발명의 실시예들에 따르면, 소스/드레인 영역들(SD)이 그 아래의 기판(100)(즉, 활성 패턴들(AP))과 이격됨에 따라, 소스/드레인 영역들(SD)과 기판(100) 사이에 전류 리키지(current leakage)의 발생이 방지 또는 최소화될 수 있다. 나아가, 소스/드레인 영역들(SD)이 채널 반도체 패턴들(122)만을 씨드층으로 하여 성장된 에피택시얼 패턴들로 구현됨에 따라, 기판(100) 및 채널 반도체 패턴들(122)을 씨드층으로 하여 성장된 에피택시얼 패턴들로 구현되는 경우 보다 채널 반도체 패턴들(122)에 제공하는 스트레인이 증대될 수 있다. 그 결과, 반도체 소자의 전기적 특성이 향상될 수 있다.
도 4a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다. 도 4b 내지 도 11b는 도 1의 II-II'선, 및 III-III'선에 대응하는 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1, 도 4a 및 도 4b를 참조하면, 기판(100)상에 희생 반도체층들(110) 및 채널 반도체층들(120)이 교대로 반복하여 적층될 수 있다. 희생 반도체층들(110) 및 채널 반도체층들(120)은 3회 반복 적층되는 것으로 도시되었으나, 이에 한정되지 않는다. 일 예로, 희생 반도체층들(110)은 채널 반도체층들(120)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 즉, 소정의 식각 레서피를 사용하여 희생 반도체층들(110)을 식각하는 공정에서, 희생 반도체층들(110)은 채널 반도체층들(120)의 식각을 최소화하면서 식각될 수 있는 물질로 형성될 수 있다. 이러한 식각 선택성(etch selectivity)은 채널 반도체층들(120)의 식각 속도에 대한 희생 반도체층들(110)의 식각 속도의 비율을 통해 정량적으로 표현될 수 있다. 일 실시예에 따르면, 희생 반도체층들(110)은 채널 반도체층들(120)에 대하여 1:10 내지 1:200의 식각 선택비를 제공할 수 있는 물질들 중의 하나일 수 있다. 일 예로, 희생 반도체층들(110)은 SiGe, Si, 및 Ge 중 하나이고, 채널 반도체층들(120)은 SiGe, Si, 및 Ge 중 다른 하나일 수 있다.
희생 반도체층들(110) 및 채널 반도체층들(120)은 기판(100)을 씨드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정에 의하여 형성될 수 있다. 일 예로, 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정 일 수 있다. 희생 반도체층들(110) 및 채널 반도체층들(120)은 동일 챔버에서 연속적으로 형성될 수 있다. 희생 반도체층들(110) 및 채널 반도체층들(120)은 기판(100) 상에 선택적으로 성장(selective epitaxial growth)되지 않고 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 희생 반도체층들(110) 및 채널 반도체층들(120)은 실질적으로 동일한 두께로 형성될 수 있으나, 이에 한정되지 않는다.
도 1, 도 5a 및 도 5b를 참조하면, 희생 반도체층들(110) 및 채널 반도체층들(120)이 패터닝되어 예비 채널 스택들(pCS)이 형성될 수 있다. 예비 채널 스택들(pCS)은 제1 방향(D1)로 연장되는 라인 또는 바 형상을 가질 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 예비 채널 스택들(pCS)의 각각은 희생 반도체층들(110)로부터 형성된 예비 희생 반도체 패턴들(111), 및 채널 반도체층들(120)로부터 형성된 예비 채널 반도체 패턴들(121)을 포함할 수 있다. 일 실시예에 따르면, 희생 반도체층들(110) 및 채널 반도체층들(120)의 패터닝은 마스크 패턴(미도시)을 이용한 이방성 식각 공정을 이용할 수 있다. 이방식 식각 공정 동안, 기판(100)의 상부도 식각되어 활성 패턴들(AP)을 정의하는 트렌치들(101)이 형성될 수 있다. 활성 패턴들(AP)은 예비 채널 스택들(pCS) 아래에 각각 형성되어 제1 방향(D1)으로 연장될 수 있다.
기판(100) 상에 라이너막(102)이 형성될 수 있다. 라이너막(102)은 트렌치들(101)의 내면과, 예비 채널 스택들(pCS)의 상면 및 측벽들을 콘포말하게 덮을 수 있다. 라이너막(102)은 질화물 계열의 물질로 형성될 수 있다. 일 예로, 라이너막(102)은 실리콘 질화물 또는 실리콘 탄화 질화물을 포함할 수 있다. 라이너막(102)은 원자층 증착(atomic layer deposition, ALD), 저압 화학 기상 증착(LPCVD) 또는 플라즈마 화학기상증착(PECVD) 또는 플라즈마 질화(plasma nitration) 공정에 의해 형성될 수 있다. 라이너막(102)은 후속 공정에서 활성 패턴들(AP) 및 예비 채널 스택들(pCS)의 손상을 방지할 수 있다. 이어서, 기판(100) 상에 소자 분리 패턴들(104)이 형성될 수 있다. 소자 분리 패턴들(104)은 트렌치들(101)을 채우며 예비 채널 스택들(pCS)을 덮는 소자 분리막을 형성한 후, 예비 채널 스택들(pCS)을 노출하도록 소자 분리막을 평탄화 및/또는 식각하여 형성될 수 있다. 소자 분리막은 예컨대, 실리콘 산화물을 포함할 수 있다.
도 1, 도 6a 및 도 6b를 참조하면, 기판(100) 상에 예비 채널 스택들(pCS)을 덮으며 활성 패턴들(AP)을 가로지르는 희생 게이트 구조체들(130)이 형성될 수 있다. 희생 게이트 구조체들(130)은 제1 방향(D1)을 따라 배치되고, 예비 채널 스택들(pCS)의 상면들 및 측벽들을 덮으며 제2 방향(D2)으로 연장될 수 있다. 희생 게이트 구조체들(130)의 각각은 차례로 적층된 식각 정지 패턴(132), 희생 게이트 패턴(134) 및 게이트 마스크 패턴(136)을 포함할 수 있다.
일 실시예에 따르면, 희생 게이트 구조체들(130)은 기판(100) 상에 예비 채널 스택들(pCS)을 덮는 식각 정지막, 희생 게이트막 및 게이트 마스크막을 순차적으로 형성하고, 이를 패터닝하여 형성될 수 있다. 식각 정지막은 일 예로, 실리콘 산화물을 포함할 수 있다. 희생 게이트막은 식각 정지막에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 희생 게이트막은 폴리 실리콘을 포함할 수 있다. 게이트 마스크막은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 식각 정지막, 희생 게이트막 및 게이트 마스크막은 CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 또는 ALD(Atomic Layer Deposition) 공정에 의해 형성될 수 있다. 희생 게이트 구조체(130)가 활성 패턴(AP)을 가로지르도록 형성됨에 따라, 활성 패턴(AP)의 제1 영역(R1) 및 제2 영역들(R2)이 정의될 수 있다. 여기서, 제1 영역(R1)은 희생 게이트 구조체(130)의 아래에 위치하는 활성 패턴(AP)의 일부분이고, 제2 영역들(R2)은 희생 게이트 구조체(130)의 양 측에 위치하고 제1 영역(R1)에 의해 수평적으로 분리된 활성 패턴(AP)의 다른 부분들이다.
이어서, 기판(100)의 전면 상에 게이트 스페이서막(140)이 형성될 수 있다. 게이트 스페이서막(140)은 희생 게이트 구조체들(130) 및 희생 게이트 구조체들(130)의 일측 또는 양측의 예비 채널 스택들(pCS)을 콘포말하게 덮을 수 있다. 게이트 스페이서막(140)은 단일막 또는 다중막으로 형성될 수 있다. 예컨대, 게이트 스페이서막(140)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다. 게이트 스페이서막(140)은 CVD 또는 ALD와 같은 증착 공정에 의해 형성될 수 있다.
도 1, 도 7a 및 도 7b를 참조하면, 희생 게이트 구조체들(130)의 일측 또는 양측의 예비 채널 스택들(pCS)이 제거될 수 있다. 즉, 활성 패턴들(AP)의 제2 영역들(R2) 상에 위치하는 예비 채널 스택들(pCS)의 부분들이 제거될 수 있다. 예비 채널 스택들(pCS)의 제거는 이방성 식각 공정을 이용하여 수행될 수 있다. 일 실시예에 따르면, 상기 이방성 식각 공정은 제2 영역들(R2) 상면들(ts2)이 노출될 때까지 수행될 수 있다. 그 결과, 각각의 예비 채널 스택들(pCS)이 제1 방향(D1)으로 분리되어, 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되는 채널 스택들(CS)이 형성될 수 있다. 또한, 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)의 사이들에 제1 리세스 영역들(RS1)이 형성될 수 있다. 제1 리세스 영역들(RS1)의 각각은 'U'자 형상의 단면 프로파일을 가질 수 있다. 예컨대, 제1 방향(D1)에 따른 일 단면의 관점에서, 제1 리세스 영역(RS1)은 일정한 폭을 갖는 상부(UP), 및 아래로 갈수록 폭이 좁아지는 하부(LP)를 포함할 수 있다. 달리 얘기하면, 채널 스택들(CS)의 각각은 일정한 폭을 갖는 상부, 및 아래로 갈수록 폭이 증가하는 하부를 포함할 수 있다. 본 실시예에서, 제1 리세스 영역(RS1)의 바닥면이 활성 패턴들(AP)의 제1 영역들(R1)의 상면(ts1)과 동일한 높이를 갖는 것으로 도시되었으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 채널 스택들(CS)의 각각은 예비 희생 반도체 패턴들(111)로부터 형성된 희생 반도체 패턴들(112) 및 예비 채널 반도체 패턴들(121)로부터 형성된 채널 반도체 패턴들(122)을 포함할 수 있다.
예비 채널 스택들(pCS)이 제거되는 동안, 게이트 스페이서막(140)이 함께 제거되어 희생 게이트 구조체들(130)의 측벽들 상에 게이트 스페이서들(142)이 형성될 수 있다. 또한, 라이너막(102)이 일부 제거되어 제1 라이너 패턴들(102a) 및 예비 제2 라이너 패턴들(102b)이 형성될 수 있다. 제1 라이너 패턴들(102a)은 트렌치들(101) 내에 잔존하는 라이너막(102)의 일부이고, 예비 제2 라이너 패턴들(102b)은 희생 게이트 구조체들(130)과 채널 스택들(CS) 사이, 게이트 스페이서들(142)과 채널 스택들(CS) 사이, 및 희생 게이트 구조체들(130)과 소자 분리 패턴들(104) 사이에 잔존되는 라이너막(102)의 다른 일부일 수 있다.
도 1, 도 8a 및 도 8b를 참조하면, 희생 반도체 패턴들(112)의 일부가 수평적으로 제거되어, 수직적으로 인접한 채널 반도체 패턴들(122) 사이들 및 최하부의 채널 반도체 패턴(122)과 활성 패턴(AP) 사이에 제2 리세스 영역들(RS2)이 형성될 수 있다. 제2 리세스 영역들(RS2)은, 희생 반도체 패턴들(112)에 대하여 식각 선택성 있는 에천트를 이용하는 식각 공정을 수행하여 형성될 수 있다. 일 예로, 채널 반도체 패턴들(122)이 Si를 포함하고, 희생 반도체 패턴들(112)이 SiGe를 포함하는 경우, 상기의 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 이용할 할 수 있다.
도 1, 도 9a 및 도 9b를 참조하면, 제2 리세스 영역들(RS2)을 각각 채우는 내부 스페이서들(146)이 형성될 수 있다. 일 실시예에 따르면, 내부 스페이서들(146)은 기판(100) 상에 제2 리세스 영역들(RS2)을 채우며 희생 게이트 구조체들(130)을 덮는 내부 스페이서막을 형성한 후, 기판(100)의 전면에 식각 공정(예컨대, 에치백)을 수행하여 형성될 수 있다. 그 결과, 제2 리세스 영역들(RS2) 내에 내부 스페이서막이 국소적으로 잔존되어 내부 스페이서들(146)이 형성될 수 있다. 일 예로, 내부 스페이서막은, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 내부 스페이서막은 게이트 스페이서막(140)과 동일한 물질로 형성될 수 있다.
이어서, 활성 패턴들(AP)의 제2 영역들(R2)의 상부에 성장 방지 영역들(148)이 형성될 수 있다. 예컨대, 성장 방지 영역들(148)은 제2 영역들(R2) 내에 탄소(C), 산소(O), 비소(As) 및 질소(N) 중 적어도 하나를 포함하는 불순물로 도핑하여 형성될 수 있다. 불순물의 도핑은 예컨대, 이온 주입 공정을 이용할 수 있다. 성장 방지 영역들(148)은, 소스/드레인 영역들(SD)의 형성을 위한 에피택시얼 성장 공정의 수행 시, 제1 리세스 영역들(RS1)에 의해 노출된 활성 패턴들(AP)을 씨드층으로하는 에피택시얼층의 성장을 방지할 수 있다. 본 실시예에서, 성장 방지 영역들(148)이 내부 스페이서들(146)의 형성 후에 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 성장 방지 영역들(148)은 내부 스페이서들(146)의 형성 전에 형성될 수도 있다.
도 1, 도 10a 및 도 10b를 참조하면, 활성 패턴들(AP)의 제2 영역들(R2) 상에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 제1 리세스 영역들(RS1)에 의해 노출된 채널 반도체 패턴들(122)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 활성 패턴들(AP) 내에 성장 방지 영역들(148)이 형성됨에 따라, 선택적 에피택시얼 성장 공정 동안, 제1 리세스 영역들(RS1)에 의해 노출된 제2 영역들(R2)의 상면(ts2)에 에피택시얼층의 성장이 억제될 수 있다. 그 결과, 소스/드레인 영역들(SD)은 그 아래의 제2 영역들(R2)로부터 이격될 수 있다. 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)로부터 각각 성장된 에피택시얼층들은 서로 병합되어 제1 리세스 영역(RS1)의 상부(UP)(도 9a 및 도 9b 참조)를 채우도록 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 채널 스택들(CS)의 상면 위로 융기될 수 있다.
소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)에 인장성 스트레인 또는 압축성 스트레인을 제공하는 반도체 물질로 형성될 수 있다. 예컨대, 채널 반도체 패턴들(122)이 Si을 포함하는 경우, 소스/드레인 영역들(SD)은 SiC, Si 또는 SiGe을 포함할 수 있다. 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후에, 소스/드레인 영역들(SD)은 N형 또는 P형의 불순물로 도핑될 수 있다.
도 1, 도 11a 및 도 11b를 참조하면, 기판(100) 상에 하부 층간 절연막(150)이 형성될 수 있다. 하부 층간 절연막(150)은 소스/드레인 영역들(SD) 및 희생 게이트 패턴들(130)을 덮도록 형성될 수 있다. 일 예로, 하부 층간 절연막(150)은 실리콘 산화막 또는 실리콘 산화막보다 유전 상수가 낮은 저유전막 중 적어도 하나로 형성될 수 있다. 이 때, 소스/드레인 영역들(SD)의 하면과 제2 영역들(R2)의 상면 사이에는 에어갭들(AG)이 형성될 수 있다. 하부 층간 절연막(150)은 에어갭들(AG)의 일 측면들을 정의할 수 있다.
이어서, 희생 게이트 패턴들(134)의 상면들이 노출될 때까지 하부 층간 절연막(150)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 하부 층간 절연막(150)의 평탄화 동안, 게이트 마스크 패턴들(136)이 함께 제거될 수 있다. 평탄화 공정에 의하여 노출된 희생 게이트 패턴들(134)이 선택적으로 제거될 수 있다. 희생 게이트 패턴들(134) 아래의 식각 정지 패턴들(132) 및 예비 제2 라이너 패턴들(102b)은 희생 게이트 패턴들(134)의 제거와 동시에 또는 별개로 제거될 수 있다. 그 결과, 게이트 스페이서들(142)의 사이들에서 채널 스택들(CS)을 노출하는 게이트 영역들(155)이 형성될 수 있다. 즉, 게이트 영역들(155)의 각각은 희생 반도체 패턴들(112) 및 채널 반도체 패턴들(122)을 노출할 수 있다. 또한, 예비 제2 라이너 패턴들(102b)이 패터닝되어 게이트 스페이서들(142) 아래에 배치되는 제2 라이너 패턴들(102c)이 형성될 수 있다. 제2 라이너 패턴들(102c)은 최상부의 채널 반도체 패턴들(122)과 게이트 스페이서(142) 사이에 배치되어, 게이트 스페이서(142)의 바닥면을 따라 제2 방향(D2)으로 연장될 수 있다.
이어서, 게이트 영역(155)에 의해 노출된 희생 반도체 패턴들(112)이 선택적으로 제거될 수 있다. 일 예로, 희생 반도체 패턴들(112)이 SiGe을 포함하고, 채널 반도체 패턴들(122)이 Si를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 식각액은 불산(HF) 수용액 및 탈이온수(deionized water)를 더 포함할 수 있다. 희생 반도체 패턴들(112)이 선택적으로 제거되는 동안, 소스/드레인 영역들(SD)은 내부 스페이서들(146) 및 하부 층간 절연막(150)에 의하여 보호될 수 있다. 결과적으로, 게이트 영역(155)은 희생 반도체 패턴들(112)이 제거된 공간들로 연장될 수 있으며, 채널 스택들(CS)은 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들(122)로만 구성될 수 있다.
다시 도 2a 및 도 2b를 참조하면, 게이트 영역(155) 내에 게이트 절연 패턴(GD) 및 게이트 전극(GE)이 형성될 수 있다. 구체적으로, 게이트 영역(155) 내에 게이트 절연막 및 게이트 도전막을 차례로 형성한 후 평탄화 공정을 수행하여, 게이트 영역(155) 내에 예비 게이트 절연 패턴 및 예비 게이트 전극이 형성될 수 있다. 예비 게이트 절연 패턴 및 예비 게이트 전극은 게이트 영역(155)을 채우며 채널 반도체 패턴들(122)의 외주면을 둘러싸도록 형성될 수 있다. 게이트 절연막은 예컨대, 실리콘 산화막, 실리콘 산화질화막, 및 실리콘 산화막보다 유전상수가 높은 고유전막 중 적어도 하나로 형성될 수 있다. 게이트 도전막은 예컨대, 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나로 형성될 수 있다.
이어서, 예비 게이트 절연 패턴 및 예비 게이트 전극의 상부가 리세스되어 게이트 절연 패턴(GD) 및 게이트 전극(GE)이 형성되고, 게이트 절연 패턴(GD) 및 게이트 전극(GE) 상에 게이트 영역(155)의 잔부를 채우는 게이트 캡핑 패턴(GP)이 형성될 수 있다. 일 예로, 게이트 캡핑 패턴(GP)은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나로 형성될 수 있다.
하부 층간 절연막(150) 상에 상부 층간 절연막(미도시) 형성될 수 있고, 상부 층간 절연막, 하부 층간 절연막(150) 및/또는 게이트 캡핑 패턴(GP)을 관통하여 게이트 전극(GE) 또는 소스/드레인 영역들(SD)에 접속하는 콘택 플러그들(미도시)이 형성될 수 있다. 상부 층간 절연막 상에는 콘택 플러그들과 접속하는 배선들(미도시)이 형성될 수 있다. 이로써, 도 2a 및 도 2b에 도시된 반도체 소자의 형성이 완료될 수 있다.
도 12a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다. 도 12b는 도 1의 II-II'선 및 III-III'선에 따른 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 2a 및 도 2b의 실시예와 차이점을 위주로 설명한다.
도 1, 도 12a 및 도 12b를 참조하면, 활성 패턴들(AP)의 제2 영역들(R2)의 상부는 리세스 될 수 있다. 예컨대, 제2 영역들(R2)의 상면(ts2)은 제1 영역들(R1)의 상면(ts1)보다 낮고, 소자 분리 패턴들(104)의 하면보다 높을 수 있다. 제2 영역들(R2)의 상면(ts2)은 기판(100)을 향하여 오목할 수 있다. 에어갭들(AG)의 하면은 리세스된 제2 영역들(R2)의 상면(ts2)에 의해 정의될 수 있다. 성장 방지 영역들(148)은 리세스된 제2 영역들(R2)의 내부에 제공될 수 있다. 예컨대, 성장 방지 영역들(148)은 리세스된 제2 영역들(R2) 내에 탄소(C), 산소(O), 비소(As) 및 질소(N) 중 적어도 하나를 포함하는 불순물로 도핑된 불순물 영역들일 수 있다. 일 단면의 관점에서, 성장 방지 영역들(148)의 각각은 제2 영역(R2)의 상면(ts2)을 둘러싸는 'U'자 형상을 가질 수 있다. 소스/드레인 영역들(SD)은 리세스된 제2 영역들(R2) 상에 배치될 수 있고, 리세스된 제2 영역들(R2)의 상면(ts2)과 이격될 수 있다. 소스/드레인 영역들(SD)의 하면과 리세스된 제2 영역들(R2)의 상면(ts2) 사이에는 에어갭들(AG)이 제공될 수 있다.
게이트 전극(GE)은, 도 12a에 도시된 바와 같이, 기판(100)의 상면에 실질적으로 수직한 측벽들을 가질 수 있다. 즉, 제1 방향(D1)의 따른 일 단면의 관점에서, 게이트 전극(GE)의 폭은 실질적으로 일정할 수 있다. 게이트 전극(GE)이 일정한 폭을 가짐에 따라 반도체 소자의 전기적 특성의 산포가 개선될 수 있다. 그 외 구성들은, 도 2a 및 도 2b를 참조하여 설명한 바와 동일, 유사할 수 있다. 또한, 도 3의 실시예도 본 실시예에 적용될 수 있다.
도 13a 및 도 14a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다. 도 13b 및 도 14b는 도 1의 II-II'선 및 III-III'선에 대응하는 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1, 도 13a 및 도 13b를 참조하면, 도 6a 및 도 6b의 결과물 상에 이방성 식각 공정이 수행되어, 희생 게이트 구조체들(130)의 일측 또는 양측의 예비 채널 스택들(pCS)이 제거될 수 있다. 본 실시예에 따르면, 상기 이방성 식각 공정은 제2 영역들(R2)의 상부가 일정 깊이로 리세스될 때까지 수행될 수 있다. 그 결과, 각각의 예비 채널 스택들(pCS)이 제1 방향(D1)으로 분리되어, 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되는 채널 스택들(CS)이 형성될 수 있다. 또한, 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)의 사이들에 형성되는 제1 리세스 영역들(RS1)은 제2 영역들(R2)의 내부로 연장될 수 있다. 즉, 제1 리세스 영역들(RS1)의 바닥면은 제1 영역들(R1)의 상면(ts1)보다 낮을 수 있다. 제1 리세스 영역들(RS1)의 각각은 'U'자 형상의 단면 프로파일을 가질 수 있다. 예컨대, 제1 방향(D1)에 따른 관점에서, 제1 리세스 영역(RS1)은 일정한 폭을 갖는 상부(UP), 및 아래로 갈수록 폭이 좁아지는 하부(LP)를 포함할 수 있다. 제1 리세스 영역(RS1)의 상부(UP)는 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)의 마주하는 측벽들에 의해 정의될 수 있으며, 하부(LP)는 리세스된 제2 영역(R2)의 상면(ts2)에 의해 정의될 수 있다. 결과적으로, 채널 스택들(CS)의 각각은 일정한 폭을 갖도록 형성될 수 있으며, 이에 따라 후속에 형성되는 게이트 구조체(GS)의 게이트 전극(GE) 또한 일정한 폭을 갖도록 형성될 수 있다.
예비 채널 스택들(pCS)이 리세스되는 동안, 게이트 스페이서막(140)이 함께 제거되어 희생 게이트 구조체들(130)의 측벽들 상에 게이트 스페이서(142)이 형성될 수 있다. 또한, 라이너막(102)이 일부 제거되어 제1 라이너 패턴들(102a) 및 예비 제2 라이너 패턴들(102b)이 형성될 수 있다.
도 1, 도 14a 및 도 14b를 참조하면, 수직적으로 서로 인접한 채널 반도체 패턴들(122) 사이 및 최하부의 채널 반도체 패턴(122)과 활성 패턴(AP) 사이에 내부 스페이서들(146)이 각각 국소적으로 형성될 수 있다. 그리고, 제2 영역들(R2)의 상부에 탄소(C), 산소(O), 비소(As) 및 질소(N) 중 적어도 하나를 포함하는 불순물로 도핑된 성장 방지 영역들(148)이 형성될 수 있다. 내부 스페이서들(146) 및 성장 방지 영역들(148)의 형성 방법은 도 8 및 도 9를 참조하여 설명한 바와 동일, 유사할 수 있다.
제2 영역들(R2) 상에, 제2 영역들(R2)로부터 이격된 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 성장 방지 영역들(148)은 선택적 에피택시얼 성장 공정의 수행 시, 제2 영역들(R2)을 씨드층으로 하는 에피택시얼층의 성장을 방지할 수 있다. 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)로부터 각각 성장된 에피택시얼층들은 서로 병합되어 제1 리세스 영역(RS1)의 상부(UP)(도 13a 및 도 13b 참조)를 채우도록 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 채널 스택들(CS)의 상면 위로 융기될 수 있다. 소스/드레인 영역들(SD)의 물질은 도 10a 및 도 10b를 참조하여 설명한 바와 동일할 수 있다.
이 후, 도 11a 및 도 11b, 그리고, 도 2a 및 도 2b를 참조하여 설명한 제조 공정과 동일, 유사한 공정이 수행되어 도 12a 및 도 12b의 반도체 소자의 형성이 완료될 수 있다.
도 15a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 도면으로, 도 1의 I-I'선에 따른 단면도이다. 도 15b는 도 1의 II-II'선 및 III-III'선에 따른 단면도이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략하고, 도 2a 및 도 2b의 실시예, 및 도 12a 및 도 12b의 실시예와 차이점을 위주로 설명한다.
도 1, 도 15 및 도 15b를 참조하면, 제2 영역들(R2)의 상부는 리세스 될 수 있고, 리세스된 제2 영역들(R2)의 상면(ts2) 상에 성장 방지 영역들(148a)이 제공될 수 있다. 본 실시예에서, 성장 방지 영역들(148a)은, 리세스된 제2 영역들(R2)의 상면(ts2) 상에 배치되는 절연막일 수 있다. 성장 방지 영역들(148a)은 내부 스페이서들(146)과 동일한 물질을 포함할 수 있다. 예컨대, 성장 방지 영역들(148a)은 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 성장 방지 영역들(148a)의 각각은 최하부의 채널 반도체 패턴들(122) 아래에 위치하고, 제1 방향(D1)으로 서로 인접한 내부 스페이서들(146)과 연결될 수 있다. 앞서 설명한 실시예들에서의 성장 방지 영역들(148)과 마찬가지로, 성장 방지 영역들(148a)은 소스/드레인 영역들(SD)의 형성을 위한 에피택시얼 성장 공정의 수행 시, 제2 영역들(R2)을 씨드층으로 하는 에피택시얼층의 성장을 방지할 수 있다. 소스/드레인 영역들(SD)은 리세스된 제2 영역들(R2) 상에 배치될 수 있고, 성장 방지 영역들(148a)의 상면과 이격될 수 있다. 소스/드레인 영역들(SD)의 하면과 성장 방지 영역들(148a)의 상면 사이에는 에어갭들(AG)이 제공될 수 있다. 그 외 구성들은, 도 12a 및 도 12b를 참조하여 설명한 바와 동일, 유사할 수 있다. 또한, 도 3의 실시예도 본 실시예에 적용될 수 있다.
도 16a 내지 도 18a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-I'선에 대응하는 단면도들이다. 도 16b 내 도 18b는 도 1의 II-II'선 및 III-III'선에 대응하는 단면도들이다. 설명의 간소화를 위해 중복되는 구성의 상세한 설명은 생략한다.
도 1, 도 16a 및 도 16b를 참조하면, 도 8a 및 도 8b의 결과물 상에 내부 스페이서막(144)이 형성될 수 있다. 내부 스페이서막(144)은 제2 리세스 영역들(RS2)을 채우며, 희생 게이트 구조체들(130)을 덮을 수 있다. 본 실시예에서, 제1 리세스 영역들(RS1)의 하부(LP)가 기판(100)에 인접할수록 폭이 좁아지도록 형성됨에 따라, 제1 리세스 영역들(RS1)의 하부(LP) 내의 내부 스페이서막(144)의 두께는 다른 부분들 상의 내부 스페이서막(144)의 두께보다 클 수 있다. 예컨대, 제1 리세스 영역들(RS1)의 바닥면 상의 내부 스페이서막(144)의 제1 두께(t1)는 희생 게이트 구조체들(130)의 상면 상의 제2 두께(t2) 또는 소자 분리 패턴들(104)의 상면 상의 제3 두께(t3)보다 클 수 있다. 내부 스페이서막(144)은, 실리콘 질화막, 실리콘 산화질화막, 실리콘 탄화질화막 중 적어도 하나를 포함할 수 있다.
도 1, 도 17a 및 도 17b를 참조하면, 기판(100)의 전면에 식각 공정(예컨대, 에치백)이 수행될 수 있다. 상기 식각 공정은 희생 게이트 구조체들(130)의 상면 및 측벽들과, 소자 분리 패턴들(104)의 상면이 노출될 때까지 수행될 수 있다. 그 결과, 제2 리세스 영역들(RS2) 내에 내부 스페이서막(144)의 일부가 국소적으로 잔존되어 내부 스페이서들(146)이 형성될 수 있다. 또한, 제1 리세스 영역들(RS1)의 하부(LP)에 내부 스페이서막(144)의 다른 일부가 잔존되어 성장 방지 영역들(148a)이 형성될 수 있다. 일 실시예에 따르면, 성장 방지 영역들(148a)의 각각은 최하부의 채널 반도체 패턴들(122) 아래에 위치하고, 제1 방향(D1)으로 서로 인접한 내부 스페이서들(146)과 연결되도록 형성될 수 있다.
도 1, 도 18a 및 도 18b를 참조하면, 제2 영역들(R2) 상에, 제2 영역들(R2)로부터 이격된 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)은 채널 반도체 패턴들(122)을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 이용하여 형성될 수 있다. 성장 방지 영역들(148a)은 선택적 에피택시얼 성장 공정의 수행 시, 제2 영역들(R2)을 씨드층으로 하는 에피택시얼층의 성장을 방지할 수 있다. 제1 방향(D1)으로 서로 인접한 채널 스택들(CS)로부터 각각 성장된 에피택시얼층들은 서로 병합되어 제1 리세스 영역(RS1)의 상부(UP)(도 17a 및 도 17b 참조)를 채우도록 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)은 채널 스택들(CS)의 상면 위로 융기될 수 있다. 이 후, 도 11a 및 도 11b, 그리고, 도 2a 및 도 2b를 참조하여 설명한 제조 공정과 동일, 유사한 공정이 수행되어 도 15a 및 도 15b의 반도체 소자의 형성이 완료될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판;
    상기 기판 상에 수직적으로 서로 이격되어 적층된 채널 반도체 패턴들;
    상기 채널 반도체 패턴들을 가로지르는 게이트 전극;
    상기 게이트 전극의 양측에 각각 배치되고, 상기 채널 반도체 패턴들과 연결되는 소스/드레인 영역들;
    상기 게이트 전극의 측벽들 상에 배치되고, 서로 인접한 상기 채널 반도체 패턴들 사이 및 최하부의 채널 반도체 패턴과 상기 기판 사이에 각각 개재되는 내부 스페이서들;
    상기 소스/드레인 영역들 아래에 제공된 성장 방지 영역들; 및
    상기 성장 방지 영역들과 상기 소스/드레인 영역들 사이의 에어갭들(air gaps)을 포함하되,
    상기 성장 방지 영역들은 상기 내부 스페이서들과 동일한 물질을 포함하고,
    상기 성장 방지 영역들 중 적어도 하나는 상기 최하부의 채널 반도체 패턴과 상기 기판 사이의 상기 내부 스페이서와 연결되는 반도체 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 성장 방지 영역들은 상기 소스/드레인 영역들의 하면 아래의 상기 기판 상에 형성된 절연막들인 반도체 소자.
  5. 삭제
  6. 삭제
  7. 기판으로부터 돌출되는 활성 패턴;
    상기 활성 패턴 상에 서로 이격되어 적층된 채널 반도체 패턴들을 포함하는 채널 스택;
    상기 채널 스택을 덮으며 상기 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 상기 활성 패턴 상의 소스/드레인 영역들; 및
    상기 소스/드레인 영역들과 그 아래의 상기 활성 패턴 사이의 성장 방지 영역들; 및
    상기 게이트 전극의 측벽들 상에 배치되고, 서로 인접한 상기 채널 반도체 패턴들 사이, 및 최하부의 채널 반도체 패턴과 상기 활성 패턴 사이에 각각 개재되는 내부 스페이서들을 포함하되,
    상기 소스/드레인 영역들과 상기 성장 방지 영역들 사이에는 에어갭들이 제공되고,
    상기 성장 방지 영역들은 상기 내부 스페이서들과 동일한 물질을 포함하며,
    상기 성장 방지 영역들 중 적어도 하나는 상기 최하부의 채널 반도체 패턴과 상기 활성 패턴 사이의 상기 내부 스페이서와 연결되는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 활성 패턴은 상기 게이트 전극 아래의 제1 영역 및 상기 제1 영역을 사이에 두고 서로 이격된 제2 영역들을 포함하되,
    상기 성장 방지 영역들은 상기 제2 영역들의 상면 상에 형성된 절연막들인 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제2 영역들의 상부는 리세스되고,
    상기 리세스된 제2 영역들의 상면은 상기 기판을 향하여 아래로 오목한 반도체 소자.
  10. 삭제
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