CN108807386B - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：在基板上的绝缘层；在绝缘层上的沟道区；在绝缘层上的栅结构，该栅结构交叉沟道区；在绝缘层上的源/漏区，该源/漏区彼此间隔开并且栅结构插置在其间，该沟道区使源/漏区彼此连接；以及接触插塞，分别连接到源/漏区。沟道区可以包括在绝缘层上竖直地彼此间隔开的多个半导体图案，绝缘层包括分别邻近源/漏区的第一凹陷区域，以及接触插塞包括分别提供到第一凹陷区域中的下部分。

Description

半导体器件

技术领域

本发明构思涉及半导体器件，具体地，涉及包括场效应晶体管的半导体器件。

背景技术

由于半导体器件的小尺寸、多功能和/或低成本特性，半导体器件能够成为电子产业中的重要元件。半导体器件可以被分为用于存储数据的存储器件、用于处理数据的逻辑器件、以及既包括存储器又包括逻辑元件的混合式器件。为了满足对于具有快速和/或低功耗的电子器件的增加的需求，期望的可能是实现具有高可靠性、高性能和/或多功能的半导体器件。为了解决或满足这些技术要求，半导体器件的复杂度和/或集成度会提高。

发明内容

本发明构思的一些实施方式提供一种半导体器件，在该半导体器件中提供了具有改善的电特性(例如载流子迁移率)的场效应晶体管。

根据本发明构思的一些实施方式，一种半导体器件可以包括：在基板上的绝缘层；在绝缘层上的沟道区；在绝缘层上的栅结构，该栅结构交叉沟道区并且在一方向上延伸；在绝缘层上的源/漏区，该源/漏区彼此间隔开并且栅结构插置在其间，该沟道区使源/漏区彼此连接；以及接触插塞，分别连接到源/漏区。沟道区可以包括在绝缘层上竖直地彼此间隔开的多个半导体图案，绝缘层可以包括分别邻近源/漏区的第一凹陷区域，以及接触插塞可以包括分别提供到第一凹陷区域中的下部分。

根据本发明构思的一些实施方式，一种半导体器件可以包括：在基板上的绝缘层；在绝缘层上的第一晶体管，该第一晶体管包括在一方向上延伸的第一栅结构、彼此间隔开且第一栅结构插置在其间的第一源/漏区、以及使第一源/漏区彼此连接的第一沟道区；在绝缘层上的第二晶体管，第二晶体管包括在所述方向上延伸的第二栅结构、彼此间隔开且第二栅结构插置在其间的第二源/漏区、以及使第二源/漏区彼此连接的第二沟道区；第一接触插塞，分别连接到第一源/漏区；以及第二接触插塞，分别连接到第二源/漏区。第一源/漏区具有与第二源/漏区的导电类型不同的导电类型，第一接触插塞的底表面可以位于比绝缘层的顶表面的水平低的水平处，第二接触插塞的底表面可以位于等于或高于绝缘层的顶表面的水平的水平处。

根据本发明构思的一些实施方式，一种半导体器件包括在基板上的绝缘层的表面上的半导体晶体管结构。该半导体晶体管结构包括在其相反端的源/漏区、在源/漏区之间延伸的沟道区、以及在沟道区上的栅电极。各自的接触插塞朝向基板延伸穿过源/漏区并且超过在绝缘层上的沟道区延伸到绝缘层的表面中。所述各自的接触插塞包括对沟道区施加应变的金属性材料。例如，金属性材料可以是在沟道区上施加所述应变的导电的金属氮化物或金属，使得在沟道区上的所述应变是比由源/漏区的半导体材料提供的拉应变大的或更均匀的拉应变。

对于本领域的技术人员，在阅读以下附图和详细描述时，根据一些实施方式的其它器件和/或方法将变得明显。除了以上实施方式的任何和所有结合之外的所有这样的实施方式旨在被包括在本说明书中，在本发明构思的范围内，且由权利要求保护。

附图说明

从以下结合附图的简要描述，示例实施方式将被更清晰地理解。附图描绘了如在此描述的非限制性的示例实施方式。

图1A是根据本发明构思的一些实施方式的半导体器件的平面图。

图1B是沿图1A的线A-A'和B-B'截取的剖视图。

图1C是沿图1A的线C-C'和D-D'截取的剖视图。

图2A、3A、4A、5A、6A、7A、8A、9A和10A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。

图2B、3B、4B、5B、6B、7B、8B、9B和10B分别是沿图2A、3A、4A、5A、6A、7A、8A、9A和10A的线A-A'和B-B'截取的剖视图。

图3C、4C、5C、6C、7C、8C、9C和10C分别是沿图3A、4A、5A、6A、7A、8A、9A和10A的线C-C'和D-D'截取的剖视图。

图11A和11B是示出根据本发明构思的一些实施方式的半导体器件的剖视图。

图12A、13A、14A、15A和16A是根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。

图12B、13B、14B、15B和16B分别是沿图12A、13A、14A、15A和16A的线A-A'和B-B'截取的剖视图。

图13C、14C、15C和16C分别是沿图13A、14A、15A和16A的线C-C'和D-D'截取的剖视图。

具体实施方式

图1A是根据本发明构思的一些实施方式的半导体器件的平面图。图1B是沿图1A的线A-A'和B-B'截取的剖视图。图1C是沿图1A的线C-C'和D-D'截取的剖视图。

参考图1A至1C，绝缘层105可以提供在基板100上。基板100可以是半导体基板。例如，基板100可以是硅晶片或锗晶片。绝缘层105可以包括硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一，或可以由之形成。在一些实施方式中，基板100和绝缘层105可以是绝缘体上硅(SOI)晶片的部分。换言之，基板100可以是SOI晶片的操作基板，绝缘层105可以是SOI晶片的绝缘体。

第一晶体管TR1和第二晶体管TR2可以提供在绝缘层105上。第一晶体管TR1和第二晶体管TR2可以形成在基板100的一区域上。基板100的所述区域可以是存储单元区，用于存储数据的存储单元形成在该存储单元区上。例如，组成或限定多个静态随机存取存储(SRAM)单元的存储单元晶体管可以提供在基板100的存储单元区上，并且第一晶体管TR1和第二晶体管TR2可以是存储单元晶体管中的一些。

或者，基板100的所述区域可以是组成或限定逻辑电路的逻辑晶体管形成在其上的逻辑单元区。例如，组成或限定处理器芯或I/O端子的逻辑晶体管可以提供在基板100的逻辑单元区上，并且第一晶体管TR1和第二晶体管TR2可以是逻辑晶体管中的一些。然而，本发明构思可以不限于此。

第一晶体管TR1和第二晶体管TR2可以具有彼此不同的半导体导电类型。作为一示例，第一晶体管TR1可以是n型金属氧化物半导体场效应晶体管(NMOSFET)，第二晶体管TR2可以是p型MOSFET(PMOSFET)。

第一晶体管TR1和第二晶体管TR2的每个可以包括在第一方向D1上延伸的多个栅结构。第一晶体管TR1和第二晶体管TR2可以分别包括第一有源区AP1和第二有源区AP2。第一有源区AP1和第二有源区AP2可以在交叉第一方向D1的第二方向D2上延伸。为简单起见，接着的描述将参考栅结构之一。

栅结构可以设置为交叉第一晶体管TR1的第一有源区AP1。栅结构可以设置为交叉第二晶体管TR2的第二有源区AP2。作为一示例，栅结构可以设置为交叉第一有源区AP1和第二有源区AP2二者。在某些实施方式中，不同的栅结构可以设置为分别交叉第一有源区AP1和第二有源区AP2。

栅结构可以包括栅电极GE、沿栅电极GE的侧表面和底表面延伸的栅绝缘图案GI、通过插置在其间的栅绝缘图案GI与栅电极GE间隔开的一对栅间隔物GS、以及在栅电极GE和栅绝缘图案GI上延伸或者覆盖栅电极GE和栅绝缘图案GI的栅盖图案GP。栅绝缘图案GI的顶表面和栅电极GE的顶表面可以与栅盖图案GP的底表面接触。

栅电极GE可以由掺杂的半导体材料、导电的金属氮化物和/或金属形成，或者可以包括掺杂的半导体材料、导电的金属氮化物和/或金属。作为一示例，栅电极GE可以包括金属氮化物(例如TiN、WN和TaN)和/或金属(例如Ti、W和Ta)。栅绝缘图案GI可以包括硅氧化物层、硅氮化物层、硅氮氧化物层和高k电介质材料的至少之一，或可以由之形成。高k电介质材料可以是其介电常数高于硅氧化物的介电常数的电介质材料(例如铪氧化物(HfO)、铝氧化物(AlO)或钽氧化物(TaO))。栅间隔物GS和栅盖图案GP的每个可以包括硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一，或可以由之形成。

第一有源区AP1可以包括第一沟道区CH1和第一源/漏区SD1，第一源/漏区SD1在第二方向D2上彼此间隔开且第一沟道区CH1插置在其间。第二有源区AP2可以包括第二沟道区CH2和第二源/漏区SD2，第二源/漏区SD2在第二方向D2上彼此间隔开并且第二沟道区CH2插置在其间。

第一沟道区CH1可以包括竖直地堆叠在基板100上的多个第一半导体图案NS1。第一半导体图案NS1可以在垂直于基板100的顶表面的方向D3上彼此间隔开。第一源/漏区SD1的每个可以与第一半导体图案NS1的侧表面直接接触。换言之，第一半导体图案NS1的每个可以使第一源/漏区SD1彼此连接。第一半导体图案NS1的数目可以是图1B中显示的三个，但是本发明构思可以不限于此。

第二沟道区CH2可以包括竖直地堆叠在基板100上的多个第二半导体图案NS2。第二半导体图案NS2可以在垂直于基板100的顶表面的方向D3上彼此间隔开。第二源/漏区SD2的每个可以与第二半导体图案NS2的侧表面直接接触。换言之，第二半导体图案NS2的每个可以使第二源/漏区SD2彼此连接。第二半导体图案NS2的数目可以是图1C中显示的三个，但是本发明构思可以不限于此。

位于相同水平的第一半导体图案NS1和第二半导体图案NS2可以由相同的半导体层形成。因而，它们可以具有基本上相同的厚度。第一半导体图案NS1和第二半导体图案NS2可以由Si、SiGe和/或Ge形成或可以包括Si、SiGe和/或Ge。在一些实施方式中，第一半导体图案NS1可以提供为具有基本上相同的厚度，但是本发明构思可以不限于此。类似地，第二半导体图案NS2可以提供为具有基本上相同的厚度，但是本发明构思可以不限于此。

如上所述，栅电极GE和栅绝缘图案GI可以提供为在第一沟道区CH1和第二沟道区CH2上延伸或覆盖第一沟道区CH1和第二沟道区CH2并且提供为在第一方向D1上延伸。详细地，栅电极GE和栅绝缘图案GI可以提供为填充第一半导体图案NS1之间的空间。这里，栅绝缘图案GI可以与第一半导体图案NS1直接接触，栅电极GE可以与第一半导体图案NS1间隔开并且栅绝缘图案GI插置在其间。

栅电极GE和栅绝缘图案GI可以提供为填充第二半导体图案NS2之间的空间。这里，栅绝缘图案GI可以与第二半导体图案NS2直接接触，栅电极GE可以与第二半导体图案NS2间隔开并且栅绝缘图案GI插置在其间。

栅电极GE和栅绝缘图案GI可以填充形成在绝缘层105的顶部分中的第三凹陷区域RS3。第三凹陷区域RS3可以形成在第一沟道区CH1和第二沟道区CH2下面。第三凹陷区域RS3可以沿栅结构延伸或在第一方向D1上延伸。第三凹陷区域RS3的底部RS3b可以位于比绝缘层105的顶表面105t低的水平。换言之，栅电极GE的底表面GEb和栅绝缘图案GI的底表面GIb可以位于比绝缘层105的顶表面105t低的水平。

结果，栅电极GE可以提供为围绕第一半导体图案NS1和第二半导体图案NS2的每个的外周表面。换言之，第一晶体管TR1和第二晶体管TR2的每个可以是具有其外周表面被栅电极GE围绕的沟道区的环绕栅(GAA)型场效应晶体管。

阻挡绝缘图案BP可以提供在第一源/漏区SD1与栅电极GE之间以及第二源/漏区SD2与栅电极GE之间。第一晶体管TR1的阻挡绝缘图案BP可以通过插置在其间的第一半导体图案NS1而彼此间隔开。第二晶体管TR2的阻挡绝缘图案BP可以通过插置在其间的第二半导体图案NS2而彼此间隔开。阻挡绝缘图案BP可以与栅绝缘图案GI直接接触。阻挡绝缘图案BP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一，或可以由之形成。

第一源/漏区SD1和第二源/漏区SD2可以是外延图案，其从用作籽晶层的第一半导体图案NS1和第二半导体图案NS2外延生长。在其中第一晶体管TR1是NMOSFET的情形下，第一源/漏区SD1可以包括能够对第一沟道区CH1施加拉应变的半导体材料。作为一示例，第一源/漏区SD1可以包括其晶格常数小于Si的晶格常数的SiC层，或其晶格常数与基板100的晶格常数基本上相同的Si层。第一源/漏区SD1可以是n型。

在其中第二晶体管TR2是PMOSFET的情形下，第二源/漏区SD2可以包括能够对第二沟道区CH2施加压应变的材料。作为一示例，第二源/漏区SD2可以包括SiGe层，其晶格常数大于Si的晶格常数。第二源/漏区SD2可以是p型。

层间绝缘层123可以提供在第一源/漏区SD1和第二源/漏区SD2上。栅结构可以提供在层间绝缘层123中。层间绝缘层123的顶表面可以与栅盖图案GP的顶表面基本上共面。层间绝缘层123可以由硅氧化物层或硅氮氧化物层形成，或可以包括硅氧化物层或硅氮氧化物层。

第一接触插塞CT1和第二接触插塞CT2可以提供为穿透层间绝缘层123并且可以分别连接到第一源/漏区SD1和第二源/漏区SD2。第一接触插塞CT1可以与第一源/漏区SD1接触，第二接触插塞CT2可以与第二源/漏区SD2接触。

第一凹陷区域RS1可以形成在绝缘层105的上部分中，第一接触插塞CT1可以包括分别填充第一凹陷区域RS1的下部分。换言之，第一接触插塞CT1的下部分可以插入绝缘层105中。当在平面图中看时，第一凹陷区域RS1可以分别交叠第一接触插塞CT1。第一凹陷区域RS1的底部RS1b可以位于绝缘层105的顶表面105t与绝缘层105的底表面105b之间。作为一示例，第一凹陷区域RS1可以比第三凹陷区域RS3深。换言之，第一凹陷区域RS1的底部RS1b可以位于比第三凹陷区域RS3的底部RS3b低的水平。

第一接触插塞CT1可以提供为穿透并延伸穿过第一源/漏区SD1。因此，在一对栅电极GE之间的一对第一源/漏区SD1可以在第二方向D2上彼此间隔开并且第一接触插塞CT1插置在其间。第一接触插塞CT1可以与基板100竖直地间隔开。换言之，第一接触插塞CT1的底表面CT1b(即，第一凹陷区域RS1的底部RS1b)可以位于比基板100的顶表面高的水平。

与第一接触插塞CT1相比，第二接触插塞CT2可以不延伸穿过第二源/漏区SD2。第二接触插塞CT2的底表面CT2b可以位于等于或高于绝缘层105的顶表面105t的水平处。因此，第二接触插塞CT2的下部分可以分别被第二源/漏区SD2围绕。

第一接触插塞CT1和第二接触插塞CT2可以由导电的金属氮化物和/或金属形成，或者可以包括导电的金属氮化物和/或金属。例如，第一接触插塞CT1和第二接触插塞CT2可以包括金属氮化物(例如TiN、WN和TaN)和/或金属(例如Ti、W和Ta)。

用于第一接触插塞CT1的导电的金属氮化物和/或金属可以对第一沟道区CH1施加拉应变。具体地，因为第一接触插塞CT1竖直地延伸至比第一半导体图案NS1中的最下面一个低的水平，所以有可能减小对第一半导体图案NS1施加的应力的竖直变化或有可能提高对第一半导体图案NS1施加的应力的均匀性。这可以使得在第一晶体管TR1运行时，有可能提高将在第一沟道区CH1中产生的载流子的迁移率。

根据本发明构思的一些实施方式，连接到第一晶体管TR1的第一接触插塞CT1的底表面CT1b可以位于与连接到第二晶体管TR2的第二接触插塞CT2的底表面CT2b的水平不同的水平处。例如，第一接触插塞CT1的底表面CT1b可以比第二接触插塞CT2的底表面CT2b深，因而，与第二接触插塞CT2对第二沟道区CH2的影响相比，有可能更有效地增加第一接触插塞CT1对第一沟道区CH1的影响。这可以使得有可能对第一晶体管TR1的第一沟道区CH1施加拉应变并且对第二晶体管TR2的第二沟道区CH2施加压应变。结果，当第一晶体管TR1和第二晶体管TR2运行时，有可能提高载流子的迁移率。

图2A、3A、4A、5A、6A、7A、8A、9A和10A是示出根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。图2B、3B、4B、5B、6B、7B、8B、9B和10B分别是沿图2A、3A、4A、5A、6A、7A、8A、9A和10A的线A-A'和B-B'截取的剖视图。图3C、4C、5C、6C、7C、8C、9C和10C分别是沿图3A、4A、5A、6A、7A、8A、9A和10A的线C-C'和D-D'截取的剖视图。

参考图2A和2B，可以提供SOI基板。SOI基板可以包括用作操作基板的基板100、第一半导体层107、以及插置在基板100和第一半导体层107之间的绝缘层105。牺牲层111和第二半导体层112可以交替地且重复地堆叠在SOI基板上。虽然示出三个牺牲层111和在牺牲层111之间的两个第二半导体层112，但是本发明构思可以不限于此。

牺牲层111可以包括相对于第一半导体层107和第二半导体层112具有蚀刻选择性的材料。例如，当牺牲层111在随后的工艺中被蚀刻时，用于牺牲层111以及第一和第二半导体层107和112的材料可以被选择以选择性地去除牺牲层111并且抑制第一和第二半导体层107和112被蚀刻。蚀刻选择性可以由第一和第二半导体层107和112与牺牲层111的蚀刻速度的比值在数量上表示。作为一示例，牺牲层111可以由相对于第一和第二半导体层107和112具有10:1至200:1的蚀刻选择性的材料形成。在一些实施方式中，牺牲层111可以由SiGe、Si和Ge的其中之一形成或可以包括SiGe、Si和Ge的其中之一，第一和第二半导体层107和112可以由SiGe、Si和Ge中的另一种形成或者可以包括SiGe、Si和Ge中的另一种。例如，第一半导体层107和第二半导体层112可以包括Si，牺牲层111可以包括SiGe。

牺牲层111和第二半导体层112可以使用第一半导体层107作为籽晶层通过外延生长工艺形成。作为一示例，外延生长工艺可以使用化学气相沉积(CVD)工艺或分子束外延(MBE)工艺执行。牺牲层111和第二半导体层112可以在相同的腔室中连续地形成。牺牲层111和第二半导体层112可以不局部地形成在第一半导体层107上，而是可以形成为在设置有第一半导体层107的所得结构上共形地延伸或可以形成为覆盖设置有第一半导体层107的所得结构。牺牲层111和第二半导体层112可以形成为具有基本上相同的厚度，但是本发明构思可以不限于此。

参考图3A至3C，牺牲层111以及第一和第二半导体层107和112可以被图案化以形成第一初级沟道区PCH1和第二初级沟道区PCH2。第一初级沟道区PCH1和第二初级沟道区PCH2可以形成为具有在第二方向D2上延伸的线形结构或条形结构。

例如，牺牲层111可以被图案化以形成初级牺牲图案113。第一半导体层107可以被图案化以形成第一图案108。第二半导体层112可以被图案化以形成第二图案114。因而，第一初级沟道区PCH1和第二初级沟道区PCH2的每个可以包括第一图案108、初级牺牲图案113和第二图案114。图案化工艺可以包括使用第一掩模图案的各向异性干法蚀刻工艺。

在图案化工艺之后，盖绝缘层121可以分别形成在第一初级沟道区PCH1和第二初级沟道区PCH2上。盖绝缘层121可以通过热氧化工艺形成。作为一示例，盖绝缘层121可以由硅锗氧化物形成或可以包括硅锗氧化物。在某些实施方式中，盖绝缘层121可以通过沉积工艺形成。

参考图4A至4C，虚设栅131可以形成为交叉第一初级沟道区PCH1和第二初级沟道区PCH2。虚设栅131可以形成为具有在第一方向D1上延伸的线形结构或条形结构。

栅掩模图案135可以提供在虚设栅131上。虚设栅131和栅掩模图案135的形成可以包括在基板100上顺序地形成虚设栅层和栅掩模层并且顺序地图案化虚设栅层和栅掩模层。虚设栅层可以由多晶硅层形成或可以包括多晶硅层。栅掩模层可以由硅氮化物层或硅氮氧化物层形成或可以包括硅氮化物层或硅氮氧化物层。在某些实施方式中，在虚设栅层和栅掩模层被图案化时，盖绝缘层121的一部分可以被蚀刻。

栅间隔物GS可以分别形成在虚设栅131的侧表面上。栅间隔物GS可以由硅氧化物层、硅氮化物层和/或硅氮氧化物层形成，或可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。栅间隔物GS的形成可以包括使用沉积工艺(例如CVD或ALD)形成间隔物层以及对间隔物层执行各向异性蚀刻工艺。

参考图5A至5C，第一初级沟道区PCH1和第二初级沟道区PCH2可以使用栅掩模图案135和栅间隔物GS作为蚀刻掩模被图案化以分别形成第一沟道区CH1和第二沟道区CH2。第一沟道区CH1可以在第二方向D2上布置，第二沟道区CH2可以在第二方向D2上布置。

详细地，第一初级沟道区PCH1的初级牺牲图案113可以被图案化以形成牺牲图案115。第一初级沟道区PCH1的第一图案108和第二图案114可以被图案化以形成第一半导体图案NS1。第二初级沟道区PCH2的初级牺牲图案113可以被图案化以形成牺牲图案115。第二初级沟道区PCH2的第一图案108和第二图案114可以被图案化以形成第二半导体图案NS2。第一半导体图案NS1可以组成或限定第一沟道区CH1，第二半导体图案NS2可以组成或限定第二沟道区CH2。

此后，牺牲图案115可以被横向地和部分地蚀刻以形成第二凹陷区域RS2。第二凹陷区域RS2的形成可以包括使用能够选择性地蚀刻牺牲图案115的蚀刻剂的蚀刻步骤。例如，在其中第一半导体图案NS1和第二半导体图案NS2包括硅并且牺牲图案115包括硅锗的情形下，第二凹陷区域RS2的形成可以包括使用包括过乙酸的蚀刻溶液的蚀刻步骤。

阻挡绝缘图案BP可以形成为分别填充第二凹陷区域RS2。阻挡绝缘图案BP可以竖直地彼此间隔开并且第一半导体图案NS1插置在其间。此外，阻挡绝缘图案BP可以竖直地彼此间隔开并且第二半导体图案NS2插置在其间。阻挡绝缘图案BP的形成可以包括在第二凹陷区域RS2上共形地形成阻挡绝缘层以及对阻挡绝缘层执行各向异性蚀刻工艺。在一些实施方式中，阻挡绝缘图案BP可以由硅氧化物层、硅氮化物层和/或硅氮氧化物层形成，或可以包括硅氧化物层、硅氮化物层和/或硅氮氧化物层。

参考图6A至6C，源/漏区SD1和SD2可以形成在每个虚设栅131的两侧。例如，第一源/漏区SD1可以通过使用第一半导体图案NS1作为籽晶层的选择性外延工艺形成。第二源/漏区SD2可以通过使用第二半导体图案NS2作为籽晶层的选择性外延工艺形成。

作为一示例，第一源/漏区SD1，其分别从在第二方向D2上彼此邻近的一对第一沟道区CH1生长，可以合并以填充所述一对第一沟道区CH1之间的空间。第二源/漏区SD2，其分别从在第二方向D2上彼此邻近的一对第二沟道区CH2生长，可以合并以填充所述一对第二沟道区CH2之间的空间。

第一沟道区CH1和第一源/漏区SD1可以彼此连接以组成或限定在第二方向D2上延伸的第一有源区AP1。第二沟道区CH2和第二源/漏区SD2可以彼此连接以组成或限定在第二方向D2上延伸的第二有源区AP2。

第一源/漏区SD1和第二源/漏区SD2可以通过不同的工艺形成。在这种情形下，第一源/漏区SD1可以由与第二源/漏区SD2的半导体材料不同的半导体材料形成。此外，第一源/漏区SD1可以被掺杂以具有与第二源/漏区SD2的导电类型不同的导电类型。例如，第一源/漏区SD1可以通过使用覆盖第二沟道区CH2的第二掩模图案而选择性地形成。此后，第二掩模图案可以被去除，然后，第三掩模图案可以形成为在第一源/漏区SD1上延伸或形成为覆盖第一源/漏区SD1。第二源/漏区SD2可以通过使用第三掩模图案而选择性地形成。

第一源/漏区SD1可以由能够对第一沟道区CH1施加拉应变的半导体材料形成。作为一示例，第一源/漏区SD1可以由其晶格常数小于Si的晶格常数的SiC层、或其晶格常数与基板100的晶格常数基本上相同的Si层形成。在选择性外延工艺期间或之后，第一源/漏区SD1可以被掺杂以具有n型导电性。

第二源/漏区SD2可以包括能够对第二沟道区CH2施加压应变的材料。作为一示例，第二源/漏区SD2可以由其晶格常数大于Si层的晶格常数的SiGe层形成。在选择性外延工艺期间或之后，第二源/漏区SD2可以被掺杂以具有p型导电性。

参考图7A至7C，层间绝缘层123可以形成在基板100上。此后，可以在层间绝缘层123上执行平坦化工艺以暴露虚设栅131的顶表面。平坦化工艺可以包括回蚀工艺和/或化学机械抛光(CMP)工艺。栅掩模图案135可以在平坦化工艺期间被去除。层间绝缘层123可以由硅氧化物层或硅氮氧化物层形成，或可以包括硅氧化物层或硅氮氧化物层。

通过平坦化工艺暴露的虚设栅131可以被选择性地去除。盖绝缘层121可以通过用于去除虚设栅131的工艺或通过额外工艺被去除。由于虚设栅131的去除，第一沟道区CH1和第二沟道区CH2可以暴露。此外，由于虚设栅131的去除，牺牲图案115可以暴露。

牺牲图案115可以被选择性地去除。在其中牺牲图案115包括硅锗并且第一半导体图案NS1和第二半导体图案NS2包括硅的情形下，选择性蚀刻工艺可以使用包含过乙酸的蚀刻溶液执行。蚀刻溶液还可以包含氢氟酸(HF)溶液和去离子水。因为第一源/漏区SD1和第二源/漏区SD2用阻挡绝缘图案BP和层间绝缘层123覆盖，所以它们可以被保护而不受蚀刻溶液影响。

虚设栅131和牺牲图案115可以被去除以形成沟槽TC。每个沟槽TC可以由第一半导体图案NS1和第二半导体图案NS2、栅间隔物GS和阻挡绝缘图案BP限定。当在平面图中看时，沟槽TC可以在第一方向D1上延伸。

接着，绝缘层105的通过沟槽TC暴露的上部分可以被蚀刻以形成第三凹陷区域RS3。第三凹陷区域RS3的形成可以包括以选择性和各向同性方式蚀刻绝缘层105。每个第三凹陷区域RS3可以形成为与沟槽TC的对应一个平行地且在第一方向D1上延伸。第三凹陷区域RS3可以分别连接到沟槽TC。

每个第三凹陷区域RS3可以形成在第一半导体图案NS1中的最下面一个与绝缘层105之间。此外，每个第三凹陷区域RS3可以形成在第二半导体图案NS2中的最下面一个与绝缘层105之间。因为第三凹陷区域RS3通过蚀刻绝缘层105的上部分形成，所以第三凹陷区域RS3的底部RS3b可以位于比绝缘层105的顶表面105t低的水平。

参考图8A至8C，栅绝缘图案GI和栅电极GE可以形成在每个沟槽TC和每个第三凹陷区域RS3中。详细地，栅绝缘图案GI和栅电极GE的形成可以包括在沟槽TC和第三凹陷区域RS3中顺序地形成栅绝缘层和栅导电层以及执行平坦化工艺。

在一些实施方式中，栅绝缘层可以包括硅氧化物层、硅氮氧化物层和/或其介电常数高于硅氧化物层的介电常数的高k电介质材料，或可以由之形成。栅导电层可以包括掺杂的半导体材料、导电的金属氮化物和金属的至少之一，或可以由之形成。

栅绝缘图案GI和栅电极GE可以形成为填充第一半导体图案NS1之间的空间。此外，栅绝缘图案GI可以形成为填充第一半导体图案NS1中的最下面一个与绝缘层105之间的空间(例如第三凹陷区域RS3)。类似地，栅绝缘图案GI和栅电极GE可以形成为填充第二半导体图案NS2之间的空间。此外，栅绝缘图案GI可以形成为填充第二半导体图案NS2中的最下面一个与绝缘层105之间的空间(例如第三凹陷区域RS3)。栅电极GE可以形成为与第一半导体图案NS1和第二半导体图案NS2间隔开并且栅绝缘图案GI插置在其间。

接着，栅绝缘图案GI和栅电极GE的上部分可以凹进，并且盖图案GP可以分别形成在凹进的区域中。盖图案GP可以包括硅氧化物层、硅氮化物层和硅氮氧化物层的至少之一，或可以由之形成。

参考图9A至9C，具有开口的第四掩模图案MA1可以形成在层间绝缘层123上。当在平面图中看时，第四掩模图案MA1的开口可以交叠第一源/漏区SD1和第二源/漏区SD2。例如，第四掩模图案MA1的形成可以包括在层间绝缘层123上形成第一掩模层以及图案化第一掩模层以形成第四掩模图案MA1。

层间绝缘层123以及第一源/漏区SD1和第二源/漏区SD2可以使用第四掩模图案MA1作为蚀刻掩模被顺序地蚀刻以形成第一接触孔CTH1。第一接触孔CTH1可以不完全地延伸穿过第一源/漏区SD1和第二源/漏区SD2。换言之，第一接触孔CTH1的底部CH1b可以位于高于或等于绝缘层105的顶表面105t的水平处。

当在平面图中看时，第一接触孔CTH1可以形成在栅电极GE之间。此外，第一接触孔CTH1可以形成为暴露第一源/漏区SD1和第二源/漏区SD2。

参考图10A至10C，当在平面图中看时，第五掩模图案MA2可以在第四掩模图案MA1上形成为交叠第二有源区AP2。当在平面图中看时，第五掩模图案MA2可以不交叠第一有源区AP1。第五掩模图案MA2可以形成为填充暴露第二源/漏区SD2的第一接触孔CTH1但是不填充暴露第一源/漏区SD1的第一接触孔CTH1。

例如，第五掩模图案MA2的形成可以包括在第四掩模图案MA1上形成第二掩模层以及图案化第二掩模层以形成第五掩模图案MA2。第二掩模层可以形成为填充第一接触孔CTH1。然而，第二掩模层在第一有源区AP1上的部分可以在第二掩模层上的图案化工艺期间被完全去除。因此，暴露第一源/漏区SD1的第一接触孔CTH1可以通过第五掩模图案MA2暴露。

此后，第一源/漏区SD1和绝缘层105可以使用第四掩模图案MA1和第五掩模图案MA2作为蚀刻掩模被顺序地蚀刻，从而形成第二接触孔CTH2。第二接触孔CTH2可以通过使第一接触孔CTH1进一步朝向基板100延伸而形成。第二接触孔CTH2可以形成为完全穿透并延伸穿过第一源/漏区SD1。

此外，当形成第二接触孔CTH2时，绝缘层105的上部分可以被蚀刻，因而，第一凹陷区域RS1可以形成在绝缘层105的上部分中。换言之，当在平面图中看时，第一凹陷区域RS1可以交叠第二接触孔CTH2。第二接触孔CTH2的底部CH2b(即，第一凹陷区域RS1的底部RS1b)可以位于比绝缘层105的顶表面105t低的水平。然而，第二接触孔CTH2的底部CH2b可以位于比基板100的顶表面高的水平。

在一些实施方式中，每个第二接触孔CTH2在第一方向D1上的长度可以比每个第一源/漏区SD1在第一方向D1上的长度长。因此，第一源/漏区SD1之一可以通过第二接触孔CTH2的对应一个被分成一对第一源/漏区SD1。换言之，所述一对第一源/漏区SD1可以在第二方向D2上彼此间隔开并且第二接触孔CTH2插置在其间。

返回参考图1A至1C，第四掩模图案MA1和第五掩模图案MA2可以被去除，然后，第一接触插塞CT1和第二接触插塞CT2可以形成。第一接触插塞CT1可以形成为分别填充第二接触孔CTH2并且第二接触插塞CT2可以形成为分别填充第一接触孔CTH1。第一接触插塞CT1可以直接连接到第一源/漏区SD1，第二接触插塞CT2可以直接连接到第二源/漏区SD2。详细地，接触导电层可以形成在第一接触孔CTH1和第二接触孔CTH2中，并且平坦化工艺可以在接触导电层上执行以形成第一接触插塞CT1和第二接触插塞CT2。接触导电层可以由导电的金属氮化物和金属的至少之一形成，或者可以包括导电的金属氮化物和金属的至少之一。

第一接触插塞CT1的下部分可以形成为分别填充第一凹陷区域RS1。因此，第一接触插塞CT1的底表面CT1b可以位于比第一半导体图案NS1中的最下面一个的水平低的水平处。第一接触插塞CT1可以有助于增强将被施加到第一半导体图案NS1上的应力。换言之，有可能在第一沟道区CH1上施加更强的和/或更均匀的拉应变。

第二接触插塞CT2可以以其底表面CT2b位于等于或高于绝缘层105的顶表面105t的水平处这样的方式形成。换言之，第一接触插塞CT1的底表面CT1b可以形成在与第二接触插塞CT2的底表面CT2b的水平不同的水平处。

图11A和11B是示出根据本发明构思的一些实施方式的半导体器件的剖视图。图11A是沿图1A的线A-A'和B-B'截取的剖视图，图11B是沿图1A的线C-C'和D-D'截取的剖视图。在以下的描述中，为了简洁起见，之前参考图1A至1C描述的元件可以由类似的或相同的参考数字标识，而不重复其重叠描述。

参考图1A、11A和11B，绝缘层105可以提供在基板100上，并且第一晶体管TR1和第二晶体管TR2可以提供在绝缘层105上。第一晶体管TR1和第二晶体管TR2可以具有彼此不同的导电类型。作为一示例，第一晶体管TR1可以是NMOSFET以及第二晶体管TR2可以是PMOSFET。

第一晶体管TR1和第二晶体管TR2可以分别包括第一有源区AP1和第二有源区AP2。第一有源区AP1可以包括第一沟道区CH1和第一源/漏区SD1，第一源/漏区SD1在第二方向D2上彼此间隔开且第一沟道区CH1插置在其间。第二有源区AP2可以包括第二沟道区CH2和第二源/漏区SD2，第二源/漏区SD2在第二方向D2上彼此间隔开并且第二沟道区CH2插置在其间。

在图1B和1C中，第一沟道区CH1已经被描述为包括多个第一半导体图案NS1，但是在本实施方式中，第一沟道区CH1可以是在垂直于基板100的顶表面的第三方向D3上突出的半导体图案。类似地，第二沟道区CH2可以是在第三方向D3上突出的半导体图案。第一源/漏区SD1的每个可以与第一沟道区CH1的侧表面直接接触。第二源/漏区SD2的每个可以与第二半导体图案NS2的侧表面直接接触。

栅电极GE和栅绝缘图案GI可以提供为在第一沟道区CH1和第二沟道区CH2上延伸或覆盖第一沟道区CH1和第二沟道区CH2，并且提供为在第一方向D1上延伸。例如，栅电极GE和栅绝缘图案GI可以在第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个侧表面上延伸，或可以覆盖第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个侧表面。

换言之，与参考图1B和1C描述的环绕栅型场效应晶体管不同，第一晶体管TR1和第二晶体管TR2的每个可以是具有在第三方向D3上延伸以面对栅电极GE的沟道区(例如CH1和CH2)的鳍型场效应晶体管。

第一接触插塞CT1和第二接触插塞CT2可以提供为穿透层间绝缘层123并且可以分别连接到第一源/漏区SD1和第二源/漏区SD2。这里，第一接触插塞CT1的下部分可以分别填充形成在绝缘层105的上部分中的第一凹陷区域RS1。

类似于参考图1A至1C描述的半导体器件，在根据本实施方式的半导体器件中，连接到第一晶体管TR1的第一接触插塞CT1的底表面CT1b可以位于与连接到第二晶体管TR2的第二接触插塞CT2的底表面CT2b的水平不同的水平处。这可以使得有可能对第一晶体管TR1的第一沟道区CH1施加拉应变并且对第二晶体管TR2的第二沟道区CH2施加压应变。结果，当第一晶体管TR1和第二晶体管TR2运行时，有可能提高载流子的迁移率。

图12A、13A、14A、15A和16A是根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。图12B、13B、14B、15B和16B分别是沿图12A、13A、14A、15A和16A的线A-A'和B-B'截取的剖视图。图13C、14C、15C和16C分别是沿图13A、14A、15A和16A的线C-C'和D-D'截取的剖视图。在以下的描述中，为了简洁起见，之前参考图2A至10C描述的元件可以由类似的或相同的参考数字标识，而不重复其重叠描述。

参考图12A和12B，可以提供SOI基板。SOI基板可以包括用作操作基板的基板100、第一半导体层107、以及插置在基板100和第一半导体层107之间的绝缘层105。与参考图2A和2B描述的相比，根据本实施方式的半导体器件可以不具有牺牲层111和第二半导体层112。

参考图13A至13C，第一半导体层107可以被图案化以形成第一初级沟道区PCH1和第二初级沟道区PCH2。详细地，第一半导体层107可以被图案化以形成第一图案108。第一图案108可以形成为具有在第二方向D2上延伸的线形结构或条形结构。此外，第一图案108可以在垂直于基板100的顶表面的第三方向D3上突出。也就是，第一图案108可以具有鳍形结构。

参考图14A至14C，虚设栅131可以形成为交叉第一初级沟道区PCH1和第二初级沟道区PCH2。虚设栅131可以形成为具有在第一方向D1上延伸的线形结构或条形结构。虚设栅131的形成可以包括分别在虚设栅131上形成栅掩模图案135以及然后在虚设栅131的侧表面上形成栅间隔物GS。

第一初级沟道区PCH1和第二初级沟道区PCH2可以使用栅掩模图案135和栅间隔物GS作为蚀刻掩模被图案化以分别形成第一沟道区CH1和第二沟道区CH2。第一沟道区CH1可以在第二方向D2上布置，第二沟道区CH2可以在第二方向D2上布置。

参考图15A至15C，源/漏区SD1和SD2可以形成在每个虚设栅131的两侧。例如，第一源/漏区SD1可以通过使用每个第一沟道区CH1的半导体图案作为籽晶层的选择性外延工艺形成。第二源/漏区SD2可以通过使用每个第二沟道区CH2的半导体图案作为籽晶层的选择性外延工艺形成。在选择性外延工艺期间或之后，第一源/漏区SD1和第二源/漏区SD2可以用杂质掺杂以分别具有n型导电性和p型导电性。

第一沟道区CH1和第一源/漏区SD1可以彼此连接以组成或限定在第二方向D2上延伸的第一有源区AP1。第二沟道区CH2和第二源/漏区SD2可以彼此连接以组成或限定在第二方向D2上延伸的第二有源区AP2。

层间绝缘层123可以形成在基板100上。此后，每个虚设栅131可以用栅绝缘图案GI和栅电极GE替换。这里，栅绝缘图案GI和栅电极GE可以顺序堆叠在基板100上，并且可以在第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个侧表面上延伸，或者可以覆盖第一沟道区CH1和第二沟道区CH2的每个的顶表面和两个侧表面。接着，栅绝缘图案GI和栅电极GE的上部分可以凹进，并且盖图案GP可以分别形成在凹进的区域中。

参考图16A至16C，具有开口的第四掩模图案MA1可以形成在层间绝缘层123上。层间绝缘层123以及第一源/漏区SD1和第二源/漏区SD2可以使用第四掩模图案MA1作为蚀刻掩模被顺序地蚀刻以形成第一接触孔CTH1。第一接触孔CTH1可以不完全地延伸穿过第一源/漏区SD1和第二源/漏区SD2。

当在平面图中看时，第五掩模图案MA2可以形成在第四掩模图案MA1上以交叠第二有源区AP2。第一源/漏区SD1和绝缘层105可以使用第四掩模图案MA1和第五掩模图案MA2作为蚀刻掩模被顺序地蚀刻，从而形成第二接触孔CTH2。

返回参考图1A、11A和11B，第四掩模图案MA1和第五掩模图案MA2可以被去除，然后，第一接触插塞CT1和第二接触插塞CT2可以形成。第一接触插塞CT1可以形成为分别填充第二接触孔CTH2并且第二接触插塞CT2可以形成为分别填充第一接触孔CTH1。

在根据本发明构思的一些实施方式的半导体器件中，有可能对NMOSFET的沟道区施加更强和/或更均匀的拉应变，从而有可能提高NMOSFET的载流子迁移率。此外，压应变可以对PMOSFET的沟道区施加以提高PMOSFET的载流子迁移率。

虽然已经具体显示并描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离权利要求书的精神和范围。

Claims (21)

1.一种半导体器件，包括：

在基板上的绝缘层；

在所述绝缘层上的沟道区；

在所述绝缘层上的栅结构，所述栅结构交叉所述沟道区并且在一方向上延伸；

在所述绝缘层上的源/漏区，所述源/漏区彼此间隔开并且所述栅结构插置在其间，所述沟道区在所述源/漏区之间延伸；以及

接触插塞，分别电连接到所述源/漏区，

其中所述沟道区包括在所述绝缘层上竖直地彼此间隔开的多个半导体图案，

所述绝缘层中包括分别邻近所述源/漏区的第一凹陷区域，以及

所述接触插塞包括分别延伸到所述第一凹陷区域中的下部分。

2.根据权利要求1所述的半导体器件，其中所述第一凹陷区域的底表面位于所述绝缘层的顶表面与所述绝缘层的底表面之间的水平处，所述绝缘层的所述顶表面上包括所述沟道区、所述栅结构和所述源/漏区，所述绝缘层的所述底表面与所述顶表面相反并且邻近所述基板。

3.根据权利要求1所述的半导体器件，其中所述栅结构包括栅绝缘图案和栅电极，以及

所述栅绝缘图案和所述栅电极在所述半导体图案之间延伸。

4.根据权利要求3所述的半导体器件，其中所述绝缘层还包括在所述沟道区下面并且在所述方向上延伸的第二凹陷区域，以及

所述栅绝缘图案和所述栅电极延伸到在所述沟道区与所述绝缘层之间的所述第二凹陷区域中。

5.根据权利要求1所述的半导体器件，其中所述沟道区与所述基板竖直地间隔开。

6.根据权利要求1所述的半导体器件，其中所述接触插塞包括对所述沟道区施加拉应变的金属性材料。

7.一种半导体器件，包括：

在基板上的绝缘层；

在所述绝缘层上的第一晶体管，所述第一晶体管包括在一方向上延伸的第一栅结构、彼此间隔开且所述第一栅结构插置在其间的第一源/漏区、以及在所述第一源/漏区之间延伸的第一沟道区；

在所述绝缘层上的第二晶体管，所述第二晶体管包括在所述方向上延伸的第二栅结构、彼此间隔开并且所述第二栅结构插置在其间的第二源/漏区、以及在所述第二源/漏区之间延伸的第二沟道区；

第一接触插塞，分别电连接到所述第一源/漏区；以及

第二接触插塞，分别电连接到所述第二源/漏区，

其中所述第一源/漏区具有与所述第二源/漏区的导电类型不同的导电类型，以及

其中，相对于所述基板，所述第一接触插塞的底表面低于所述绝缘层的在其上包括所述第一晶体管和所述第二晶体管的顶表面，所述第二接触插塞的底表面等于或高于所述绝缘层的所述顶表面。

8.根据权利要求7所述的半导体器件，其中所述第一晶体管是NMOSFET，所述第二晶体管是PMOSFET。

9.根据权利要求7所述的半导体器件，其中所述第一沟道区和所述第二沟道区的每个包括堆叠在所述绝缘层上并且彼此间隔开的多个半导体图案。

10.根据权利要求9所述的半导体器件，其中所述第一栅结构和所述第二栅结构的每个包括栅绝缘图案和栅电极，以及

所述栅绝缘图案和所述栅电极在所述半导体图案之间延伸。

11.根据权利要求10所述的半导体器件，其中所述栅绝缘图案和所述栅电极延伸到在所述绝缘层的上部分中的凹陷区域中，以及

所述凹陷区域中的各个凹陷区域提供在所述第一沟道区和所述第二沟道区的每个下面并且在所述方向上延伸。

12.根据权利要求7所述的半导体器件，其中所述第一沟道区和所述第二沟道区的每个提供在所述绝缘层上并且在垂直于所述基板的顶表面的方向上突出，在所述基板的所述顶表面上包括所述绝缘层。

13.根据权利要求7所述的半导体器件，其中，相对于所述基板，所述第一接触插塞的所述底表面高于所述基板的在其上包括所述绝缘层的顶表面。

14.根据权利要求7所述的半导体器件，其中所述第一接触插塞包括延伸到在所述绝缘层的上部分中的凹陷区域中的下部分，其中所述凹陷区域的底表面在所述绝缘层的顶表面与底表面之间。

15.根据权利要求7所述的半导体器件，其中所述第一源/漏区和所述第二源/漏区包括彼此不同的各自的半导体材料。

16.根据权利要求7所述的半导体器件，其中所述第一接触插塞包括对所述第一沟道区施加应变的金属性材料。

17.一种半导体器件，包括：

在基板上的绝缘层的表面上的半导体晶体管结构，所述半导体晶体管结构包括在其相反端的源/漏区、在所述源/漏区之间延伸的沟道区、以及在所述沟道区上的栅电极；以及

接触插塞，分别朝向所述基板延伸穿过所述源/漏区并且超过在所述绝缘层的所述表面上的所述沟道区延伸到所述绝缘层中的凹陷区域中，所述接触插塞包括对所述沟道区施加应变的金属性材料。

18.根据权利要求17所述的半导体器件，其中所述金属性材料包括在所述沟道区上施加所述应变的导电的金属氮化物或金属，其中在所述沟道区上的所述应变包括比由所述源/漏区的半导体材料提供的拉应变大的或更均匀的拉应变。

19.根据权利要求18所述的半导体器件，其中所述接触插塞将所述源/漏区分离成沿其中所述沟道区延伸的方向彼此间隔开的各自的部分，其中所述接触插塞在其间。

20.根据权利要求18所述的半导体器件，其中所述沟道区包括多个堆叠的半导体沟道图案，其中所述栅电极的一部分在所述堆叠的半导体沟道图案中的最下面一个与在其下面的所述绝缘层之间延伸，并且其中所述接触插塞朝向所述基板延伸超过所述栅电极的所述部分。

21.根据权利要求18所述的半导体器件，其中所述半导体晶体管结构是第一半导体晶体管结构，所述源/漏区包括第一源/漏区，所述沟道区包括第一沟道区，并且所述接触插塞包括第一接触插塞，所述半导体器件还包括：

在所述绝缘层的所述表面上的第二半导体晶体管结构，所述第二半导体晶体管结构包括在其相反端的第二源/漏区以及在所述第二源/漏区之间的第二沟道区，所述第二源/漏区和所述第二沟道区具有分别与所述第一源/漏区的半导体导电类型和所述第一沟道区的半导体导电类型相反的各自的半导体导电类型；以及

第二接触插塞，朝向所述基板延伸到所述第二源/漏区中并且被限制在所述绝缘层的所述表面之上。

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