CN115911044A - 半导体器件 - Google Patents

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spacer
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gate
source
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朴范琎
金孝珍
姜明吉
金真范
李商文
金洞院
赵槿汇
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

提供一种半导体器件。该半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在多个沟道层之间并且设置在栅电极与一对源/漏极图案之间。栅极间隔物包括交替地堆叠在一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。

Description

半导体器件
相关申请的交叉引用
本申请要求于2021年8月13日在韩国知识产权局递交的韩国专利申请No.10-2021-0107077的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
背景技术
本公开涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。
半导体器件包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(MOSFET)。随着半导体器件的尺寸和设计规则逐渐减小，MOSFET的尺寸也越来越小，这可能恶化半导体器件的操作特性。因此，已经进行了各种研究以开发制造具有优异性能同时克服由半导体器件的高集成度引起的限制的半导体器件的方法。
发明内容
一个或多个示例实施例提供了一种具有提高的电特性和增加的可靠性的半导体器件及其制造方法。
示例实施例不限于以上提及的目的，并且本领域技术人员将根据以下描述清楚地理解以上未提及的其他目的。
根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在多个沟道层之间并且设置在栅电极与一对源/漏极图案之间。栅极间隔物包括交替地堆叠在一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。
根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；栅极介电图案，设置在栅电极与多个沟道层之间；多个第一栅极间隔物，从多个沟道层中的最上面的沟道层的顶表面竖直延伸经过栅电极的顶表面；多个第二栅极间隔物，设置在栅电极与一对源/漏极图案之间，多个第二栅极间隔物沿与第一方向和第二方向垂直的第三方向与多个第一栅极间隔物重叠；栅极封盖图案，设置在栅电极的顶表面上且在多个第一栅极间隔物之间；层间介电层，设置在一对源/漏极图案的顶表面、多个第一栅极间隔物的侧壁和栅极封盖图案的顶表面上；多个有源触点，穿透层间介电层到达一对源/漏极图案；栅极触点，穿透栅极封盖图案和层间介电层到达栅电极。多个第二栅极间隔物中的每一个包括：在栅极介电图案的侧壁上与多个第二间隔物图案交替地堆叠的多个第一间隔物图案。
根据示例实施例，一种半导体器件包括：衬底，包括第一单元区和第二单元区；第一有源图案和第二有源图案，所述第一有源图案在第一单元区上沿第一方向延伸，所述第二有源图案在第二单元区上沿第一方向延伸；一对第一源/漏极图案和一对第二源/漏极图案，所述一对第一源/漏极图案设置在第一有源图案上，所述一对第二源/漏极图案设置在第二有源图案上；多个沟道层，在第一有源图案和第二有源图案中的每一个上竖直地堆叠并且彼此间隔开，设置在第一有源图案上的多个沟道层设置在一对第一源/漏极图案之间，并且设置在第二有源图案上的多个沟道层设置在一对第二源/漏极图案之间；栅电极，在一对第一源/漏极图案之间和一对第二源/漏极图案之间沿第二方向延伸，栅电极跨过第一有源图案和第二有源图案两者并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，设置在一对第一源/漏极图案与栅电极之间以及一对第二源/漏极图案与栅电极之间。栅极间隔物包括在栅电极的侧壁上交替地堆叠的多个第一间隔物图案和多个第二间隔物图案。
根据示例实施例，一种半导体器件包括：有源图案，设置在衬底上并且沿第一方向延伸；一对源/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；多个沟道层，在一对源/漏极图案之间在有源图案上竖直地堆叠并且彼此间隔开；栅电极，在一对源/漏极图案之间沿第二方向延伸，栅电极设置在有源图案上并且围绕多个沟道层，并且第二方向与第一方向相交；以及栅极间隔物，沿第一方向设置在栅电极与一对源/漏极图案之间，并且沿与第一方向和第二方向垂直的第三方向设置在一对源/漏极图案中的每一个源/漏极图案与衬底之间。栅极间隔物包括多个第一间隔物图案和多个第二间隔物图案，所述多个第一间隔物图案和所述多个第二间隔物图案在一对源/漏极图案的侧壁上交替地堆叠，并且位于一对源/漏极图案中的每一个源/漏极图案与衬底之间。
附图说明
根据结合附图给出的以下具体实施方式，将更清楚地理解上述和其他方面、特征和优点，在附图中：
图1示出了说明根据一些示例实施例的半导体器件的平面图。
图2和图3示出了分别沿图1的线I-I'和II-II'截取的截面图，从而示出了根据一些示例实施例的半导体器件。
图4和图5示出了图2中描绘的部分A的放大图，从而示出了根据一些示例实施例的半导体器件。
图6示出了沿图1的线I-I'截取的截面图，从而示出了根据一些示例实施例的半导体器件。
图7A、图8A、图10A、图14A和图16A示出了说明根据一些示例实施例的制造半导体器件的方法的平面图。
图7B、图8B、图9、图10B、图11、图12、图13、图14B、图15A和图16B示出了沿图7A、图8A、图10A、图14A和图16A的线I-I'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。
图7C、图8C、图15B和图16C示出了沿图7A、图8A、图14A和图16A的线II-II'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。
具体实施方式
现在将参考附图更全面地描述示例实施例，其中示出了示例实施例。将理解的是，当一元件或层被称为在另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在该另一元件或层上、直接连接到或耦接到该另一元件或层，或者可以存在中间元件或层。相反，当一元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。如本文中所使用的术语“和/或”包括相关列出项目中的一个或多个的任何和所有组合。诸如“…中的至少一个”之类的表述当在元件列表之后时修饰整个元件列表，而不是修饰列表中的单独元件。例如，表述“a、b和c中的至少一个”应该理解为仅包括a、仅包括b、仅包括c、包括a和b两者、包括a和c两者、包括b和c二者、或包括a、b和c的全部。
图1示出了说明根据一些示例实施例的半导体器件的平面图。图2和图3示出了分别沿图1的线I-I'和II-II'截取的截面图，从而示出了根据一些示例实施例的半导体器件。
参照图1、图2和图3，可以设置衬底100，该衬底100包括第一单元区PR和第二单元区NR。衬底100可以是化合物半导体衬底或包括硅(Si)、锗(Ge)和硅锗(SiGe)之一的半导体衬底。例如，衬底100可以是硅衬底。衬底100可以具有平行于第一方向D1和第二方向D2并且垂直于第三方向D3的顶表面。第一方向D1、第二方向D2和第三方向D3可以彼此正交。这里应理解，D1方向和D2方向也分别指沟道宽度方向和沟道长度方向。
第一单元区PR和第二单元区NR可以由形成在衬底100的上部上的第二沟槽TR2限定。第二沟槽TR2可以位于第一单元区PR和第二单元区NR之间。第一单元区PR和第二单元区NR可以在第二方向D2上跨过第二沟槽TR2彼此间隔开。
第一单元区PR和第二单元区NR可以各自是设置有构成逻辑电路的标准单元的区域。例如，第一单元区PR可以是设置PMOS场效应晶体管的区域，第二单元区NR可以是设置NMOS场效应晶体管的区域。
形成在衬底100的上部上的第一沟槽TR1可以限定第一有源图案AP1和第二有源图案AP2。第一有源图案AP1和第二有源图案AP2可以分别设置在第一单元区PR和第二单元区NR上。第一沟槽TR1可以比第二沟槽TR2浅。第一有源图案AP1和第二有源图案AP2可以沿第一方向D1延伸并且可以在第二方向D2上彼此间隔开。第一有源图案AP1和第二有源图案AP2可以是衬底100的沿第三方向D3突出的部分。第一有源图案AP1和第二有源图案AP2可以各自具有在第一方向D1和第二方向D2上的宽度，该宽度沿第三方向D3减小。
器件隔离层ST可以设置在第一沟槽TR1和第二沟槽TR2中，并且例如可以填充第一沟槽TR1和第二沟槽TR2。器件隔离层ST可以包括氧化硅。第一有源图案AP1和第二有源图案AP2可以具有从器件隔离层ST竖直向上突出的上部(参见图3)。器件隔离层ST既可以不设置在第一有源图案AP1的上部上，也可以不设置在第二有源图案AP2的上部上。器件隔离层ST可以设置在第一有源图案AP1和第二有源图案AP2的侧壁的部分上。
第一有源图案AP1和第二有源图案AP2中的每一个可以包括多个堆叠的沟道层CH。沟道层CH可以设置在第一有源图案AP1和第二有源图案AP2中的每一个的上部上。沟道层CH可以在第三方向D3上彼此间隔开。沟道层CH可以包括例如硅(Si)、锗(Ge)和硅-锗(SiGe)中的一种。例如，沟道层CH可以包括硅(Si)。
一对第一源/漏极图案SD1可以设置在第一有源图案AP1的上部。例如，第一源/漏极图案SD1可以是具有第一导电类型(例如，p型)的杂质区。沟道层CH可以设置在一对第一源/漏极图案SD1之间。
一对第二源/漏极图案SD2可以设置在第二有源图案AP2的上部。例如，第二源/漏极图案SD2可以是具有第二导电类型(例如，n型)的杂质区。沟道层CH可以设置在一对第二源/漏极图案SD2之间。
第一源/漏极图案SD1和第二源/漏极图案SD2可以是通过选择性外延生长工艺形成的外延图案。例如，第一源/漏极图案SD1和第二源/漏极图案SD2中的每一个的顶表面可以位于比沟道层CH中的最上面的沟道层的顶表面的水平高的水平处。可以给出约1nm至约10nm的范围作为第一源/漏极图案SD1和第二源/漏极图案SD2中的每一个的顶表面与沟道层CH中的最上面的沟道层的顶表面之间的水平差OG。
第一源/漏极图案SD1可以包括晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如SiGe)。第一源/漏极图案SD1可以为沟道层CH提供压应力。第二源/漏极图案SD2可以包括与衬底100的半导体元素相同的半导体元素(例如，Si)。稍后讨论第一单元区PR上的第一源/漏极图案SD1和第一有源图案AP1，并且该描述将基本相同地适用于第二单元区NR上的第二源/漏极图案SD2和第二有源图案AP2。
栅电极GE可以设置为沿第二方向D2延伸，并且跨过(cross)第一有源图案AP1和第二有源图案AP2。可以设置多个栅电极GE。多个栅电极GE可以在第一方向D1上彼此间隔开。为方便起见，稍后讨论单个栅电极GE，并且该描述将基本相同地适用于其他栅电极GE。
栅电极GE的一部分可以在第三方向D3上与沟道层CH重叠。栅电极GE可以包括设置在最上面的沟道层CH上的第一部分和设置在第一源/漏极图案SD1之间的第二部分。在沟道层CH之间，栅电极GE的第二部分中的每一个可以在第二方向D2上且沿着栅电极GE的第一部分的底表面延伸。栅电极GE可以设置在沟道层CH中的每一个的顶表面、底表面和侧壁上，并且例如可以覆盖沟道层CH中的每一个的顶表面、底表面和侧壁。第一单元区PR和第二单元区NR上的晶体管中的每一个可以是栅电极GE三维地围绕沟道层CH的三维场效应晶体管(或全环绕栅型晶体管)。
栅电极GE可以包括例如掺杂半导体、导电金属氮化物和金属中的一种或多种。例如，栅电极GE可以包括彼此不同的多个金属图案。多个金属图案可以具有彼此不同的电阻。可以调整多个金属图案中的每一个的组成和/或厚度以实现晶体管的期望阈值电压。
第一栅极间隔物GS1和第二栅极间隔物GS2可以设置在栅电极GE的侧壁上。第一栅极间隔物GS1中的每一个可以沿着栅电极GE的一个侧壁在第二方向D2上延伸。第一栅极间隔物GS1中的每一个可以从栅电极GE的最上面的沟道层CH的顶表面沿第三方向D3延伸。第一栅极间隔物GS1中的每一个的顶表面可以位于比栅电极GE的最上面的顶表面的水平高的水平处。第一栅极间隔物GS1中的每一个的顶表面可以与栅极封盖图案GP的顶表面基本共面。第一栅极间隔物GS1可以包括氮化物基介电材料。第一栅极间隔物GS1可以包括例如选自SiCN、SiCON和SiN中的至少一种。备选地，第一栅极间隔物GS1可以包括由选自SiCN、SiCON和SiN中的至少两种构成的多个层。
第二栅极间隔物GS2可以水平地(即，沿第一方向D1)设置在栅电极GE和第一源/漏极图案SD1之间。第二栅极间隔物GS2可以竖直地(即，沿第三方向D3)设置在沟道层CH之间，并且可以在第三方向D3上与第一栅极间隔物GS1重叠。栅电极GE可以通过第二栅极间隔物GS2在第一方向D1上与第一源/漏极图案SD1间隔开。将参考图4和图5详细讨论每一个第二栅极间隔物GS2。
栅极封盖图案GP可以设置在栅电极GE上。栅极封盖图案GP可以沿栅电极GE在第二方向D2上延伸。栅极封盖图案GP可以包括相对于稍后将要讨论的第一层间介电层110和第二层间介电层120具有蚀刻选择性的材料。栅极封盖图案GP可以包括例如选自SiON、SiCN、SiCON和SiN中的至少一种。
栅极介电图案GI可以设置在栅电极GE和沟道层CH之间。栅极介电图案GI可以在栅电极GE和第一栅极间隔物GS1之间以及在栅电极GE和第二栅极间隔物GS2之间延伸。栅极介电图案GI的最上面的表面可以与栅电极GE的最上面的表面基本共面。栅电极GE可以跨过栅极介电图案GI与第一栅极间隔物GS1和第二栅极间隔物GS2间隔开。
栅极介电图案GI可以包括例如界面层和高k介电层，界面层包括氧化硅、氮化硅和氧氮化硅中的至少一种，但不限于此。高k介电层可以包括介电常数大于氧化硅的介电常数和氮化硅的介电常数的材料，例如，氧化铪(HfO)、氧化铝(AlO)或氧化钽(TaO)，但不限于此。
第一层间介电层110可以设置在衬底100上。第一层间介电层110可以设置在第一栅极间隔物GS1的侧壁和第一源/漏极图案SD1的顶表面上。第一层间介电层110的顶表面可以与栅极封盖图案GP的顶表面和第一栅极间隔物GS1的顶表面基本共面。第二层间介电层120可以设置在第一层间介电层110、栅极封盖图案GP的顶表面和第一栅极间隔物GS1的顶表面上。例如，第一层间介电层110和第二层间介电层120可以包括氧化硅。
可以设置有源触点AC以穿透第一层间介电层110和第二层间介电层120，并且与第一源/漏极图案SD1电连接。一对有源触点AC可以设置在栅电极GE的相对侧上。当以平面角度观察时，有源触点AC中的每一个可以具有沿第二方向D2延伸的条形状。
有源触点AC中的每一个可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。例如，导电图案FM可以包括选自铝、铜、钨、钼和钴中的至少一种金属。阻挡图案BM可以设置在导电图案FM的侧壁和底表面上。阻挡图案BM可以包括金属层和金属氮化物层中的一种或两种。金属层可以包括选自钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括选自氮化钛(TiN)层、氮化钽(TaN)层、氮化钨(WN)层、氮化镍(NiN)层、氮化钴(CoN)层和氮化铂(PtN)层中的至少一种。
有源触点AC可以是自对准触点。例如，栅极封盖图案GP和第一栅极间隔物GS1可以用于以自对准方式形成有源触点AC。例如，有源触点AC可以至少设置在第一栅极间隔物GS1的侧壁的部分上。根据一些示例实施例，有源触点AC可以设置在栅极封盖图案GP的顶表面的部分上。
硅化物图案可以设置在有源触点AC和第一源/漏极图案SD1之间。有源接触AC中的每一个可以通过硅化物图案电连接到第一源/漏极图案SD1之一。硅化物图案可以包括金属硅化物。
可以设置栅极触点GC以穿透第二层间介电层120和栅极封盖图案GP，并且与栅电极GE电连接。例如，栅极触点GC可以设置在第一单元区PR和第二单元区NR之间的器件隔离层ST上。当以平面角度观察时，栅极触点GC可以具有沿第一方向D1延伸的条形状。类似于有源触点AC，栅极触点GC可以包括导电图案FM和围绕导电图案FM的阻挡图案BM。
第三层间介电层130可以设置在第二层间介电层120上。第三层间介电层130中可以设置有第一布线线路M1、第一过孔V1和第二过孔V2。第一过孔V1和第二过孔V2可以设置在第一布线线路M1下方。第一布线线路M1可以沿第一方向D1延伸。第一布线线路M1可以沿第一方向D1或第二方向D2布置。第一过孔V1可以设置在第一布线线路M1之一与有源触点AC之一之间，并且与第一布线线路M1之一和有源触点AC之一电连接。第二过孔V2可以设置在栅极触点GC与第一布线线路M1之一之间，并且与栅极触点GC和第一布线线路M1之一电连接。
第一过孔V1和第二过孔V2中的一个以及第一布线线路M1可以一体地连接成单个导电结构。例如，第一布线线路M1可以与第一过孔V1和第二过孔V2中的一个同时形成。可以执行双镶嵌工艺，使得第一过孔V1和第二过孔V2中的一个以及第一布线线路M1可以形成为单个导电结构。可以在第三层间介电层130上进一步设置附加的金属层(例如，M2、M3、M4等)
图4示出了图2中描绘的部分A的放大图，从而示出了根据一些示例实施例的半导体器件。
参照图4，沟道层CH、沟道层CH之间的栅电极GE和第二栅极间隔物GS2可以设置在栅电极GE的相对侧上。第二栅极间隔物GS2中的每一个可以包括顺序堆叠的多个层。例如，第二栅极间隔物GS2中的每一个可以包括多个第一间隔物图案IS1、多个第二间隔物图案IS2和单个第三间隔物图案IS3。第一间隔物图案IS1的数量可以是两个或更多。第二间隔物图案IS2的数量可以是两个或更多，并且可以等于第一间隔物图案IS1的数量。包括多个第一间隔物图案IS1和多个第二间隔物图案IS2的第二栅极间隔物GS2可以抑制或最小化不期望的杂质扩散并增加电容，因此根据示例实施例的半导体器件可以提高可靠性和电特性。
在沟道层CH之间，第一间隔物图案IS1和第二间隔物图案IS2可以交替且反复地堆叠在栅电极GE的侧壁上。第一间隔物图案IS1可以对应地围绕第二间隔物图案IS2。第一间隔物图案IS1和第二间隔物图案IS2中的每一个可以与第一源/漏极图案SD1之一的侧壁接触。第一间隔物图案IS1和第二间隔物图案IS2可以交替且反复地堆叠在第一源/漏极图案SD1的侧壁上。第一间隔物图案IS1和第二间隔物图案IS2中的每一个可以具有与第一源/漏极图案SD1之一的侧壁接触的两个端部。第一间隔物图案IS1和第二间隔物图案IS2中的最外面的间隔物图案可以与栅极介电图案GI接触，并且还与覆盖最外面图案的沟道层CH和位于最外面图案下方的沟道层CH接触。示出了最外面图案是第一间隔物图案IS1之一，但是示例实施例不限于此，最外面图案可以是第二间隔物图案IS2之一。
第一间隔物图案IS1和第二间隔物图案IS2可以从沟道层CH之一的底表面沿栅极介电图案GI的侧壁延伸。此外，第一间隔物图案IS1和第二间隔物图案IS2可以从栅极介电图案GI的侧壁沿沟道层CH中的另一沟道层的顶表面延伸。例如，第一间隔物图案IS1和第二间隔物图案IS2中的每一个在第一方向D1的截面图中可以具有“C”形状。
根据一些示例实施例，第一间隔物图案IS1中的每一个的厚度IS1t可以等于或大于第二间隔物图案IS2中的每一个的厚度IS2t。第一间隔物图案IS1中的每一个的厚度IS1t可以例如在约1nm至约3nm的范围内。第二间隔物图案IS2中的每一个的厚度IS2t可以例如在约0.5nm至约1.5nm的范围内。第一间隔物图案IS1中的每一个的端部可以与第一源/漏极图案SD1之一接触，并且可以在第一间隔物图案IS1中的每一个的端部处沿第三方向D3测量厚度IS1t。同样，第二间隔物图案IS2中的每一个的端部可以与第一源/漏极图案SD1之一接触，并且可以在第二间隔物图案IS2中的每一个的端部处沿第三方向D3测量厚度IS2t。
第一间隔物图案IS1可以包括与沟道层CH的材料相同的材料。第一间隔物图案IS1可以包括例如硅(Si)、锗(Ge)和硅锗(SiGe)中的一种。例如，第一间隔物图案IS1可以包括硅(Si)。第二间隔物图案IS2可以包括与第一间隔物图案IS1的材料不同的材料。第二间隔物图案IS2可以包括介电材料。第二间隔物图案IS2可以包括例如氧化硅。
第三间隔物图案IS3可以被第二间隔物图案IS2中的最里面的第二间隔物图案围绕。第三间隔物图案IS3可以与第一源/漏极图案SD1之一的侧壁接触。第三间隔物图案IS3的厚度IS3t可以大于第一间隔图案IS1中的每一个的厚度IS1t并且大于第二间隔图案IS2中的每一个的厚度IS2t。第三间隔物图案IS3的侧壁可以与第一源/漏极图案SD1之一接触。例如，第三间隔物图案IS3可以在第二间隔物图案IS2中的最里面的第二间隔物图案的端部之间连续地与第一源/漏极图案SD1之一接触。可以在第三间隔物图案IS3的侧壁处沿第三方向D3测量厚度IS3t。第三间隔物图案IS3可以包括例如与第一间隔物图案IS1的材料相同的材料。
如上所述，根据一些示例实施例，第二栅极间隔物GS2中的每一个可以包括设置在第一单元区PR的第一源/漏极图案SD1上和/或第二单元区NR的第二源/漏极图案SD2上的多个层。然而，示例实施例不限于此，单层结构的第二栅极间隔物GS2可以设置在第一单元区PR的第一源/漏极图案SD1上或第二单元区NR的第二源/漏极图案SD2上。
图5示出了图2中描绘的部分A的放大图，从而示出了根据一些示例实施例的半导体器件。为简洁起见，与上述技术特征相同的技术特征在此不再赘述，以下说明集中于不同之处。
参照图5，第二间隔物图案IS2可以包括第一部分IS2a和第二部分IS2b，每一个第一部分IS2a在第一方向D1的截面图中具有“C”形状，并且围绕第一间隔物图案IS1之一，第二部分IS2b被第一间隔物图案IS1中的最里面的第一间隔物图案围绕。第一部分中的每一个可以具有与第一源/漏极图案SD1之一的侧壁接触的两个端部。第二部分IS2b可以具有与第一源/漏极图案SD1之一的侧壁接触的一个侧壁。例如，第二部分IS2b可以在第一间隔物图案IS1中的最里面的第一间隔物图案的端部之间连续地与第一源/漏极图案SD1之一接触。
第二部分IS2b的厚度IS2bt可以大于第一部分IS2a中的每一个的厚度IS2at。例如，第二部分IS2b的厚度IS2bt可以是第一部分IS2a中的每一个的厚度IS2at的约1.5倍至约2倍。
图6示出了沿图1的线I-I'截取的截面图，从而示出了根据一些示例实施例的半导体器件。为简洁起见，与上述技术特征相同的技术特征在此不再赘述，以下说明集中于不同之处。
参照图1、图3和图6，第二栅极间隔物GS2中的最下面的第二栅极间隔物可以延伸到第一源/漏极图案SD1的底表面上。返回参考图4，第二栅极间隔物GS2中的每一个的第一间隔物图案IS1和第二间隔物图案IS2可以延伸到第一源/漏极图案SD1之一的底表面上。残余栅极间隔物GS2r可以表示第二栅极间隔物GS2中的每一个的设置在第一源/漏极图案SD1下方的一部分。残余栅极间隔物GS2r可以在第三方向D3上与第一源/漏极图案SD1和有源触点AC重叠。第一源/漏极图案SD1可以通过残余栅极间隔物GS2r在第三方向D3上与衬底100间隔开。
由于残余栅极间隔物GS2r设置在每一个第一源/漏极图案SD1下方，在制造期间不影响第一源/漏极图案SD1的外延生长的情况下，可以减少从第一源/漏极图案SD1朝向衬底100的漏电流，这可以实现与示例实施例一致的半导体器件的可靠性和电特性的提高。
图7A、图8A、图10A、图14A和图16A示出了说明根据一些示例实施例的制造半导体器件的方法的平面图。图7B、图8B、图9、图10B、图11、图12、图13、图14B、图15A和图16B示出了沿图7A、图8A、图10A、图14A和图16A的线I-I'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。图7C、图8C、图15B和图16C示出了沿图7A、图8A、图14A和图16A的线II-II'截取的截面图，从而示出了根据一些示例实施例的制造半导体器件的方法。
参考图7A至图16C，下面将详细描述根据一些示例实施例的制造半导体器件的方法。
参照图7A、图7B和图7C，可以设置衬底100，衬底100具有沿第一方向D1和第二方向D2延伸的平板形状并且包括半导体材料。可以形成交替且反复地堆叠在衬底100上的第一半导体层和第二半导体层。第一半导体层可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的一种，第二半导体层可以包括硅(Si)、锗(Ge)和硅锗(SiGe)中的另一种。例如，第一半导体层可以包括硅(Si)，第二半导体层可以包括硅锗(SiGe)。
衬底100可以经受第一图案化工艺以形成限定第一有源图案AP1和第二有源图案AP2的第一沟槽TR1。在第一图案化工艺期间，第一半导体层和第二半导体层可以被图案化以分别形成第一半导体图案SP1和第二半导体图案SP2。第一半导体图案SP1和第二半导体图案SP2可以交替且反复地堆叠在第一有源图案AP1和第二有源图案AP2中的每一个上。
衬底100可以经受第二图案化工艺以形成限定第一单元区PR和第二单元区NR的第二沟槽TR2。第二沟槽TR2可以形成得比第一沟槽TR1深。第一有源图案AP1和第二有源图案AP2可以分别形成在第一单元区PR和第二单元区NR上。
器件隔离层ST可以形成在第一沟槽TR1和第二沟槽TR2中的衬底100上(并且例如可以填充第一沟槽TR1和第二沟槽TR2)。器件隔离层ST可以包括介电材料，例如氧化硅。器件隔离层ST可以凹陷直到第一有源图案AP1和第二有源图案AP2的上部被暴露。第一有源图案AP1和第二有源图案AP2可以具有从器件隔离层ST沿第三方向D3竖直向上突出的上部。
缓冲层BF可以形成在第一有源图案AP1和第二有源图案AP2的上部上，该上部从器件隔离层ST向上突出。缓冲层BF可以延伸到器件隔离层ST的顶表面上。缓冲层BF可以包括例如氧化硅。
参照图8A、图8B和图8C，牺牲图案PP可以形成在第一有源图案AP1和第二有源图案AP2上。可以设置多个牺牲图案PP。多个牺牲图案PP可以在第一方向D1上彼此间隔开。尽管为了方便的目的在下面描述了单个牺牲图案PP，但是该描述将基本相同地适用于其他牺牲图案PP。牺牲图案PP可以形成为具有沿第二方向D2延伸的线形状或条形状。
例如，形成牺牲图案PP可以包括在衬底100的整个表面上形成牺牲层，在牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来图案化牺牲层和缓冲层BF。牺牲层可以包括例如多晶硅。硬掩模图案MP可以包括例如氮化硅。
参照图9，第一栅极间隔物层GSL1可以形成在第一半导体图案SP1中的最上面的第一半导体图案的顶表面、硬掩模图案MP的顶表面和侧壁、牺牲图案PP的侧壁、以及缓冲层BF的侧壁上。第一栅极间隔物层GSL1可以由例如氮化硅形成。
参照图10A和图10B以及图9，可以从最上面的第一半导体图案SP1的顶表面和硬掩模图案MP的顶表面去除第一栅极间隔物层GSL1，因此，第一栅极间隔物GS1可以形成在牺牲图案PP的相对侧壁上。
第一有源图案AP1可以部分地凹陷以形成第一凹部RC1。第一凹部RC1可以形成在牺牲图案PP的相对侧上。可以通过使用硬掩模图案MP和第一栅极间隔物GS1作为蚀刻掩模以蚀刻第一有源图案AP1的上部来形成第一凹部RC1。
参照图11，暴露于第一凹部RC1的第二半导体图案SP2中的每一个可以沿第一方向D1凹陷以形成第二凹部RC2。在形成第二凹部RC2期间，暴露于第一凹部RC1的第一半导体图案SP1可以不被去除。暴露于第二凹部RC2的第二半导体图案SP2的侧壁中的每一个可以具有C形曲面。
参照图12，可以在第一凹部RC1和第二凹部RC2的内壁上形成第二栅极间隔物层GSL2。形成第二栅极间隔物层GSL2可以包括交替且反复地形成包括彼此不同的材料的两种类型的层。第二栅极间隔物层GSL2可以包括例如交替且反复地堆叠的半导体层和介电层。
参照图13和图12，可以部分地去除形成在第一凹部RC1内的半导体层和介电层中的每一个，并且可以不去除形成在第二凹部RC2内的半导体图案和介电图案。因此，可以形成包括保留在第二凹部RC2内的半导体图案和介电图案在内的第二栅极间隔物GS2。半导体图案可以对应于参考图4或图5讨论的第一间隔物图案IS1，并且介电图案可以对应于参考图4或图5讨论的第二间隔物图案IS2。
根据一些示例实施例，当去除形成在第一凹部RC1内的半导体层和介电层中的每一个的一部分时，半导体层和介电层可以保留在第一凹部RC1中的每一个的底表面上，并且因此可以形成参考图6所讨论的残余栅极间隔物GS2r。
参照图14A和图14B，第一源/漏极图案SD1可以形成在第一凹部RC1中，该第一凹部RC1形成在第一有源图案AP1的上部。一对第一源/漏极图案SD1可以形成在牺牲图案PP的相对侧上。第一源/漏极图案SD1中的每一个的顶表面可以位于比最上面的第一半导体图案SP1的顶表面高的水平处。每一个第一源/漏极图案SD1的顶表面与最上面的第一半导体图案SP1的顶表面之间的水平差OG可以在约1nm至约10nm的范围内。
第一源/漏极图案SD1可以通过选择性外延生长工艺形成，其中暴露于第一凹部RC1的第一有源图案AP1的顶表面用作种子，并且其中第一凹部RC1的内壁也用作种子。例如，第一源/漏极图案SD1可以通过选择性外延生长工艺形成，其中暴露于第一凹部RC1的第一半导体图案SP1的侧壁用作种子，并且其中暴露于第一凹部RC1的第二栅极间隔物GS2的侧壁也用作种子。因此，可以减少第一源/漏极图案SD1的顶表面的水平变化，并且提高与示例实施例一致的半导体器件的可靠性和电特性。
例如，可以在用于形成第一源/漏极图案SD1的选择性外延生长工艺期间原位注入杂质。又例如，可以在形成第一源/漏极图案SD1之后注入杂质。
参照图15A和图15B以及图14A和图14B，可以在第一栅极间隔物GS1的侧壁和第一源/漏极图案SD1的顶表面上形成第一层间介电层110。第一层间介电层110可以不设置在第一有源图案AP1的顶表面上。例如，第一层间介电层110可以不设置在第一栅极间隔物GS1的顶表面上，并且可以不设置在掩模图案MP的顶表面上。可以执行平坦化工艺以去除牺牲图案PP上的硬掩模图案MP。例如，平坦化工艺可以是回蚀工艺或化学机械抛光(CMP)工艺。平坦化工艺可以去除第一层间介电层110的一部分。第一层间介电层110的顶表面可以与第一栅极间隔物GS1的顶表面和牺牲图案PP的顶表面基本共面。
参照图16A、图16B和图16C以及图15A和图15B，可以选择性地去除牺牲图案PP。去除牺牲图案PP可以形成暴露第一有源图案AP1的第一空的空间ES1。
之后，可以选择性地去除第二半导体图案SP2。第一空的空间ES1可以暴露第二半导体图案SP2。由于第二半导体图案SP2相对于第一半导体图案SP1具有高蚀刻选择性，可以通过蚀刻工艺选择性地去除第二半导体图案SP2。在对第二半导体图案SP2执行蚀刻工艺之后，第一半导体图案SP1可以保留而不被去除。在对第二半导体图案SP2执行蚀刻工艺之后，第一栅极间隔物GS1和第二栅极间隔物GS2也可以保留而不被去除。去除第二半导体图案SP2可以形成第二空的空间ES2。第二空的空间ES2中的每一个可以被定义为表示在第三方向D3上彼此相邻的第一半导体图案SP1之间的间隙。
返回参照图1、图2和图3，栅电极GE可以形成在第一空的空间ES1和第二空的空间ES2中。在形成栅电极GE之前，可以在第一空的空间ES1和第二空的空间ES2的侧壁、顶表面和底表面上共形地形成栅极介电图案GI。第一半导体图案SP1可以被称为沟道层CH。
此后，可以在栅电极GE上形成栅极封盖图案GP。形成栅极封盖图案GP可以包括使设置在第一空的空间ES1中的栅电极GE部分地凹陷，形成设置在栅电极GE凹陷的中空区域中的封盖层(并且例如可以填充该中空区域)，以及执行平坦化工艺以去除封盖层的一部分。栅极封盖图案GP可以由例如氮化硅形成。栅极封盖图案GP的顶表面可以与第一栅极间隔物GS1的顶表面基本共面。
第二层间介电层120可以形成在第一层间介电层110的顶表面和栅极封盖图案GP的顶表面上。可以形成有源触点AC以穿透第一层间介电层110和第二层间介电层120，并且与第一源/漏极图案SD1电连接。可以形成栅极触点GC以穿透第二层间介电层120和栅极封盖图案GP，并且与栅电极GE电连接。
第三层间介电层130可以形成在有源触点AC和栅极触点GC上。第一金属层可以形成在第三层间介电层130中，第一金属层可以包括第一布线线路M1、第一过孔V1和第二过孔V2。可以在第三层间介电层130上进一步设置附加的金属层(例如，M2、M3、M4等)。
根据一些示例实施例的半导体器件和制造方法，源/漏极图案可以通过选择性外延生长工艺形成，其中暴露于凹部的半导体图案的侧壁被用作种子，并且其中暴露于凹部的栅极间隔物的侧壁也被用作种子，因此可以减少源/漏极图案的顶表面的水平变化。此外，各自包括多个层的栅极间隔物可以抑制或最小化不期望的杂质扩散并且增加电容。因此，半导体器件可以提高可靠性和电特性。
尽管已经具体示出和描述了示例实施例的方面，但是应当理解，在不背离所附权利要求的精神和范围的情况下，可以在其中做出各种形式和细节的改变。

Claims (20)

1.一种半导体器件，包括：
有源图案，设置在衬底上并且沿第一方向延伸；
一对源/漏极图案，设置在所述有源图案上并且在所述第一方向上彼此间隔开；
多个沟道层，在所述一对源/漏极图案之间在所述有源图案上竖直地堆叠并且彼此间隔开；
栅电极，在所述一对源/漏极图案之间沿第二方向延伸，所述栅电极设置在所述有源图案上并且围绕所述多个沟道层，并且所述第二方向与所述第一方向相交；以及
栅极间隔物，设置在所述多个沟道层之间并且设置在所述栅电极与所述一对源/漏极图案之间，
其中，所述栅极间隔物包括交替地堆叠在所述一对源/漏极图案的侧壁上的多个第一间隔物图案和多个第二间隔物图案。
2.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个与所述一对源/漏极图案中的一个源/漏极图案的侧壁接触。
3.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个具有C形状，以及
其中，所述多个第一间隔物图案中的每一个和所述多个第二间隔物图案中的每一个的两个端部与所述一对源/漏极图案中的一个源/漏极图案的侧壁接触。
4.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案包括半导体材料，以及
其中，所述多个第二间隔物图案包括介电材料。
5.根据权利要求4所述的半导体器件，其中，所述多个第一间隔物图案和所述多个沟道层包括相同的材料。
6.根据权利要求1所述的半导体器件，其中，所述多个第一间隔物图案中的每一个的厚度等于或大于所述多个第二间隔物图案中的每一个的厚度。
7.根据权利要求1所述的半导体器件，还包括设置在所述栅电极和所述多个沟道层之间的栅极介电图案，
其中，所述栅极介电图案在所述栅电极和所述栅极间隔物之间延伸，以及
其中，所述多个第一间隔物图案和所述多个第二间隔物图案中的每一个从所述多个沟道层中的一个沟道层的底表面沿所述栅极介电图案的侧壁延伸，并且从所述栅极介电图案的侧壁沿所述多个沟道层中的另一个沟道层的顶表面延伸。
8.根据权利要求1所述的半导体器件，其中，所述栅极间隔物还包括第三间隔物图案，所述第三间隔物图案被所述多个第二间隔物图案中的最里面的第二间隔物图案围绕。
9.根据权利要求8所述的半导体器件，其中，所述第三间隔物图案和所述多个第一间隔物图案包括相同的材料，以及
其中，所述第三间隔物图案的厚度大于所述多个第一间隔物图案中的每一个的厚度并且大于所述多个第二间隔物图案中的每一个的厚度。
10.根据权利要求1所述的半导体器件，其中，所述多个第二间隔物图案包括：
多个第一图案，围绕所述多个第一间隔物图案中的最里面的第一间隔物图案；以及
第二图案，设置在所述多个第一间隔物图案中的所述最里面的第一间隔物图案与所述一对源/漏极图案中的一个源/漏极图案的侧壁之间，
其中，所述第二图案的厚度大于所述多个第一图案中的每一个的厚度。
11.根据权利要求10所述的半导体器件，其中，所述第二图案的厚度是所述多个第一图案中的每一个的厚度的约1.5倍至约2倍。
12.根据权利要求10所述的半导体器件，其中，所述多个第一图案中的每一个具有C形状，
其中，所述多个第一图案中的每一个的两个端部与所述侧壁接触，以及
其中，所述第二图案在所述多个第一间隔物图案中的所述最里面的第一间隔物图案的端部之间连续地与所述侧壁接触。
13.根据权利要求1所述的半导体器件，其中，所述栅极间隔物包括多个栅极间隔物，以及
其中，所述多个栅极间隔物中的最下面的栅极间隔物延伸到所述一对源/漏极图案中的一个源/漏极图案的底表面上。
14.根据权利要求13所述的半导体器件，其中，所述一对源/漏极图案中的每一个源/漏极图案通过所述多个栅极间隔物之一与所述有源图案竖直间隔开。
15.一种半导体器件，包括：
有源图案，设置在衬底上并且沿第一方向延伸；
一对源/漏极图案，设置在所述有源图案上并且在所述第一方向上彼此间隔开；
多个沟道层，在所述一对源/漏极图案之间在所述有源图案上竖直地堆叠并且彼此间隔开；
栅电极，在所述一对源/漏极图案之间沿第二方向延伸，所述栅电极设置在所述有源图案上并且围绕所述多个沟道层，并且所述第二方向与所述第一方向相交；
栅极介电图案，设置在所述栅电极与所述多个沟道层之间；
多个第一栅极间隔物，从所述多个沟道层中的最上面的沟道层的顶表面竖直延伸经过所述栅电极的顶表面；
多个第二栅极间隔物，设置在所述栅电极与所述一对源/漏极图案之间，所述多个第二栅极间隔物沿与所述第一方向和所述第二方向垂直的第三方向与所述多个第一栅极间隔物重叠；
栅极封盖图案，设置在所述栅电极的顶表面上且在所述多个第一栅极间隔物之间；
层间介电层，设置在所述一对源/漏极图案的顶表面、所述多个第一栅极间隔物的侧壁和所述栅极封盖图案的顶表面上；
多个有源触点，穿透所述层间介电层到达所述一对源/漏极图案；以及
栅极触点，穿透所述栅极封盖图案和所述层间介电层到达所述栅电极，
其中，所述多个第二栅极间隔物中的每一个包括：在所述栅极介电图案的侧壁上与多个第二间隔物图案交替地堆叠的多个第一间隔物图案。
16.根据权利要求15所述的半导体器件，其中，所述多个第二栅极间隔物中的每一个的所述多个第一间隔物图案包括半导体材料，以及
其中，所述多个第二栅极间隔物中的每一个的所述多个第二间隔物图案和所述多个第一栅极间隔物包括介电材料。
17.根据权利要求15所述的半导体器件，其中，所述多个第一间隔物图案的数量等于或大于两个，以及
其中，所述多个第二间隔物图案的数量等于或大于两个。
18.根据权利要求15所述的半导体器件，其中，所述多个第一间隔物图案和所述多个第二间隔物图案中的每一个的两个端部与所述一对源/漏极图案中的一个源/漏极图案的侧壁接触。
19.根据权利要求15所述的半导体器件，其中，所述一对源/漏极图案中的每一个源/漏极图案的顶表面位于比所述多个沟道层中的所述最上面的沟道层的顶表面的水平高的水平处，以及
其中，所述一对源/漏极图案中的每一个源/漏极图案的顶表面与所述多个沟道层中的所述最上面的沟道层的顶表面之间的水平差在约1nm至约10nm的范围内。
20.一种半导体器件，包括：
衬底，包括第一单元区和第二单元区；
第一有源图案和第二有源图案，所述第一有源图案在所述第一单元区上沿第一方向延伸，所述第二有源图案在所述第二单元区上沿所述第一方向延伸；
一对第一源/漏极图案和一对第二源/漏极图案，所述一对第一源/漏极图案设置在所述第一有源图案上，所述一对第二源/漏极图案设置在所述第二有源图案上；
多个沟道层，在所述第一有源图案和所述第二有源图案中的每一个上竖直地堆叠并且彼此间隔开，设置在所述第一有源图案上的多个沟道层设置在所述一对第一源/漏极图案之间，并且设置在所述第二有源图案上的多个沟道层设置在所述一对第二源/漏极图案之间；
栅电极，在所述一对第一源/漏极图案之间和所述一对第二源/漏极图案之间沿第二方向延伸，所述栅电极跨过所述第一有源图案和所述第二有源图案两者并且围绕所述多个沟道层，并且所述第二方向与所述第一方向相交；以及
栅极间隔物，设置在所述一对第一源/漏极图案与所述栅电极之间以及所述一对第二源/漏极图案与所述栅电极之间，
其中，所述栅极间隔物包括在所述栅电极的侧壁上交替地堆叠的多个第一间隔物图案和多个第二间隔物图案。
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