KR20230025583A - 반도체 소자 - Google Patents

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KR20230025583A
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박범진
김효진
강명길
김진범
이상문
김동원
조근휘
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삼성전자주식회사
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Abstract

본 발명은 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에 제공되며, 상기 제1 방향으로 서로 이격되는 한 쌍의 소스/드레인 패턴들, 상기 활성 패턴 상에 수직적으로 서로 이격되어 적층되며, 상기 소스/드레인 패턴들을 연결하는 복수의 채널층들, 상기 소스/드레인 패턴들 사이에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널층들을 둘러싸는 게이트 전극, 및 상기 채널층들 사이에, 그리고 상기 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되는 게이트 스페이서를 포함하되, 상기 게이트 스페이서는 상기 게이트 전극의 측벽 상에 교대로 그리고 반복적으로 적층된 복수의 제1 스페이서 패턴들 및 복수의 제2 스페이서 패턴들을 포함하는 반도체 소자 및 그의 제조 방법을 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰도가 개선된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에 제공되며, 상기 제1 방향으로 서로 이격되는 한 쌍의 소스/드레인 패턴들, 상기 활성 패턴 상에 수직적으로 서로 이격되어 적층되며, 상기 소스/드레인 패턴들을 연결하는 복수의 채널층들, 상기 소스/드레인 패턴들 사이에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널층들을 둘러싸는 게이트 전극, 및 상기 채널층들 사이에, 그리고 상기 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되는 게이트 스페이서를 포함하되, 상기 게이트 스페이서는 상기 게이트 전극의 측벽 상에 교대로 그리고 반복적으로 적층된 복수의 제1 스페이서 패턴들 및 복수의 제2 스페이서 패턴들을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에 제공되며, 상기 제1 방향으로 서로 이격되는 한 쌍의 소스/드레인 패턴들, 상기 활성 패턴 상에 수직적으로 서로 이격되어 적층되며, 상기 소스/드레인 패턴들을 연결하는 복수의 채널층들, 상기 소스/드레인 패턴들 사이에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널층들을 둘러싸는 게이트 전극, 상기 게이트 전극과 상기 채널층들 사이에 개재되는 게이트 절연 패턴, 상기 채널층들 중 최상부의 것의 상면으로부터 수직적으로 연장되며, 상기 게이트 전극의 측벽을 덮는 제1 게이트 스페이서들, 상기 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되며, 상기 제1 게이트 스페이서들과 수직적으로 중첩되는 제2 게이트 스페이서들, 상기 제1 게이트 스페이서들 사이에 제공되며, 상기 게이트 전극의 상면을 덮는 게이트 캡핑 패턴, 상기 소스/드레인 패턴들의 상면들, 상기 제1 게이트 스페이서들의 측벽들, 및 상기 게이트 캡핑 패턴의 상면을 덮는 층간 절연막, 상기 층간 절연막을 관통하여 상기 소스/드레인 패턴들과 연결되는 활성 컨택들, 및 상기 게이트 캡핑 패턴 및 상기 층간 절연막을 관통하여 상기 게이트 전극과 연결되는 게이트 컨택을 포함하되, 상기 제2 게이트 스페이서들 각각은 상기 게이트 절연 패턴의 측벽 상에 교대로 그리고 반복적으로 적층된 복수의 제1 스페이서 패턴들 및 복수의 제2 스페이서 패턴들을 포함할 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 제1 셀 영역 및 제2 셀 영역을 포함하는 기판, 상기 기판의 상기 제1 및 제2 셀 영역들 각각의 상에서 제1 방향으로 연장되는 제1 및 제2 활성 패턴들, 상기 제1 및 제2 활성 패턴들 각각의 상에 제공되는 한 쌍의 제1 소스/드레인 패턴들 및 한 쌍의 제2 소스/드레인 패턴들, 상기 제1 및 제2 활성 패턴들 각각의 상에 수직적으로 서로 이격되어 적층되며, 상기 제1 소스/드레인 패턴들 사이 및 상기 제2 소스/드레인 패턴들 사이를 연결하는 채널층들, 상기 제1 소스/드레인 패턴들 사이 및 상기 제2 소스/드레인 패턴들 사이에서, 상기 제1 및 제2 활성 패턴들을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널층들을 둘러싸는 게이트 전극, 및 상기 제1 소스/드레인 패턴들과 상기 게이트 전극 사이 및 상기 제2 소스/드레인 패턴들과 상기 게이트 전극 사이 중 적어도 어느 하나에 제공되는 게이트 스페이서를 포함하되, 상기 게이트 스페이서는 상기 게이트 전극의 측벽 상에 교대로 그리고 반복적으로 적층된 복수의 제1 스페이서 패턴들 및 복수의 제2 스페이서 패턴들을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법에 따르면, 소스/드레인 패턴이 리세스부에 의해 노출된 반도체 패턴들의 측벽들 및 게이트 스페이서들의 측벽들을 시드로 이용하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있고, 이에 따라 소스/드레인 패턴들 각각의 상면의 레벨의 산포가 감소할 수 있다. 또한, 복수의 막들을 포함하는 게이트 스페이서들은 원하지 않는 불순물 확산 및 커패시턴스 증가를 억제 및/또는 최소화할 수 있다. 이에 따라 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰도가 개선될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대도들로, 각각 도 2의 A 부분에 대응된다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 7a, 도 8a, 도 10a, 도 14a 및 도 16a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 7b, 도 8b, 도 9, 도 10b, 도 11, 도 12, 도 13, 도 14b, 도 15a 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a, 도 8a, 도 10a, 도 14a 및 도 16a 중 어느 하나를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다.
도 7c, 도 8c, 도 15b 및 도 16c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a, 도 8a, 도 14a 및 도 16a 중 어느 하나를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 그의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2 및 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 각각 도 1을 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
도 1, 도 2 및 도 3을 참조하면, 제1 셀 영역(PR) 및 제2 셀 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 어느 하나를 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 평행하고, 제3 방향(D3)과 직교할 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 셀 영역(PR) 및 제2 셀 영역(NR)이 정의될 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR)은 제2 트렌치(TR2)를 사이에 두고 제2 방향(D2)으로 서로 이격될 수 있다.
제1 셀 영역(PR) 및 제2 셀 영역(NR)은 로직 회로를 구성하는 표준 셀이 제공되는 영역일 수 있다. 일 예로, 제1 셀 영역(PR)은 PMOS 전계 효과 트랜지스터들이 제공되는 영역일 수 있고, 제2 셀 영역(NR)은 NMOS 전계 효과 트랜지스터들이 제공되는 영역일 수 있다.
기판(100)의 상부에 형성된 제1 트렌치(TR1)에 의해 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)이 정의될 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 셀 영역(PR) 및 제2 셀 영역(NR) 상에 제공될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)에 비해 얕을 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 제3 방향(D3)으로 돌출된 부분들일 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 감소할 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화물을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 각각의 상부는 소자 분리막(ST) 위로 돌출될 수 있다(도 3 참조). 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 측벽의 일부를 덮을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 각각은 적층된 복수 개의 채널층들(CH)을 포함할 수 있다. 채널층들(CH)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부에 제공될 수 있다. 채널층들(CH)은 제3 방향(D3)으로 서로 이격될 수 있다. 채널층들(CH)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 어느 하나를 포함할 수 있다. 일 예로, 채널층들(CH)은 실리콘(Si)을 포함할 수 있다.
제1 활성 패턴(AP1)의 상부에 한 쌍의 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖는 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 채널층들(CH)이 제공될 수 있다.
제2 활성 패턴(AP2)의 상부에 한 쌍의 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖는 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 채널층들(CH)이 제공될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 예를 들어, 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면은 채널층들(CH) 중 최상부의 것(topmost one)의 상면보다 높은 레벨에 위치할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 각각의 상면과 채널층들(CH) 중 최상부의 것의 상면의 레벨 차이(OG)는, 예를 들어, 약 1 nm 내지 10 nm일 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 물질의 격자 상수보다 큰 격자 상수를 갖는 반도체 물질(예를 들어, SiGe)을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 채널층들(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 물질(예를 들어, Si)을 포함할 수 있다. 이하에서, 설명의 편의를 위하여 제1 셀 영역(PR) 상의 제1 활성 패턴(AP1) 및 제1 소스/드레인 패턴들(SD1)에 대하여 설명하나, 이하의 설명은 제2 셀 영역(NR) 상의 제2 활성 패턴(AP2) 및 제2 소스/드레인 패턴들(SD2)에 대해서도 실질적으로 동일하게 적용될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제2 방향(D2)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 복수로 제공될 수 있다. 복수의 게이트 전극들(GE)은 제1 방향(D1)으로 서로 이격될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 게이트 전극(GE)에 대하여 설명하나, 이하의 설명은 다른 게이트 전극들(GE)에 대해서도 실질적으로 동일하게 적용될 수 있다.
게이트 전극(GE)의 일부는 채널층들(CH)과 제3 방향(D3)으로 중첩될 수 있다. 게이트 전극(GE)은 채널층들(CH) 중 최상부의 것 상에 제공되는 제1 부분, 및 제1 소스/드레인 패턴들(SD1) 사이에 제공되는 제2 부분들을 포함할 수 있다. 게이트 전극(GE)의 제2 부분들 각각은 채널층들(CH) 사이에서 게이트 전극(GE)의 제1 부분의 하면과 나란하게 제2 방향(D2)으로 연장될 수 있다. 게이트 전극(GE)은 채널층들(CH) 각각의 상면, 하면 및 측벽들을 덮을 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR)의 트랜지스터들 각각은 게이트 전극(GE)이 채널층들(CH)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(또는 게이트-올-어라운드(gate-all-around; GAA) 형 트랜지스터)일 수 있다.
게이트 전극(GE)은, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 보다 구체적으로, 게이트 전극(GE)은 서로 다른 복수의 금속 패턴들을 포함할 수 있다. 복수의 금속 패턴들 각각의 저항은 서로 다를 수 있다. 복수의 금속 패턴들 각각의 조성 및/또는 두께를 조절하는 것을 통해 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
게이트 전극(GE)의 측벽들을 덮는 제1 게이트 스페이서들(GS1) 및 제2 게이트 스페이서들(GS2)이 제공될 수 있다. 제1 게이트 스페이서들(GS1) 각각은 게이트 전극(GE)의 일 측벽을 따라 제2 방향(D2)으로 연장될 수 있다. 제1 게이트 스페이서들(GS1) 각각은 게이트 전극(GE)의 채널층들(CH) 중 최상부의 것의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 제1 게이트 스페이서들(GS1) 각각의 상면은 게이트 전극(GE)의 최상면보다 높은 레벨에 위치할 수 있다. 제1 게이트 스페이서들(GS1) 각각의 상면은 게이트 캡핑 패턴(GP)의 상면과 실질적으로 공면을 이룰 수 있다. 제1 게이트 스페이서들(GS1)은 질화물 계열의 절연 물질을 포함할 수 있다. 제1 게이트 스페이서들(GS1)은, 예를 들어, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 제1 게이트 스페이서들(GS1)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
제2 게이트 스페이서들(GS2)은, 수평적으로, 게이트 전극(GE)과 제1 소스/드레인 패턴들(SD1) 사이에 제공될 수 있다. 제2 게이트 스페이서들(GS2)은, 수직적으로, 채널층들(CH) 사이에 제공될 수 있고, 제1 게이트 스페이서들(GS1)과 제3 방향(D3)으로 중첩될 수 있다. 게이트 전극(GE)은 제2 게이트 스페이서들(GS2)을 사이에 두고 제1 소스/드레인 패턴들(SD1)과 제1 방향(D1)으로 서로 이격될 수 있다. 제2 게이트 스페이서들(GS2) 각각에 대하여 도 4 및 도 5를 참조하여 상세히 설명한다.
게이트 전극(GE) 상에 게이트 캡핑 패턴(GP)이 제공될 수 있다. 게이트 캡핑 패턴(GP)은 게이트 전극(GE)을 따라 제2 방향(D2)으로 연장될 수 있다. 게이트 캡핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 게이트 캡핑 패턴(GP)은, 예를 들어, SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 채널층들(CH) 사이에 게이트 절연 패턴(GI)이 개재될 수 있다. 게이트 절연 패턴(GI)은 게이트 전극(GE)과 제1 게이트 스페이서들(GS1) 사이 및 게이트 전극(GE)과 제2 게이트 스페이서들(GS2) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)의 최상면은 게이트 전극(GE)의 최상면과 실질적으로 공면을 이룰 수 있다. 게이트 전극(GE)은 게이트 절연 패턴(GI)을 사이에 두고 제1 및 제2 게이트 스페이서들(GS1, GS2)과 서로 이격될 수 있다.
게이트 절연 패턴(GI)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 고유전 물질(high-k) 중 적어도 하나를 포함할 수 있다. 고유전 물질은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 탄탈륨 산화물(TaO)과 같이 실리콘 산화물 및 실리콘 질화물보다 유전 상수가 큰 물질일 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 제1 게이트 스페이서들(GS1)의 측벽들 및 제1 소스/드레인 패턴들(SD1)의 상면들을 덮을 수 있다. 제1 층간 절연막(110)의 상면은 게이트 캡핑 패턴(GP)의 상면 및 제1 게이트 스페이서들(GS1)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에 게이트 캡핑 패턴(GP)의 상면 및 제1 게이트 스페이서들(GS1)의 상면들을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 예를 들어, 제1 및 제2 층간 절연막들(110, 120)은 실리콘 산화물을 포함할 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴들(SD1)과 각각 전기적으로 연결되는 활성 컨택들(AC)이 제공될 수 있다. 한 쌍의 활성 컨택들(AC)이 게이트 전극(GE)의 양 측에 각각 제공될 수 있다. 평면적 관점에서, 활성 컨택들(AC) 각각은 제2 방향(D2)으로 연장되는 바 형태를 가질 수 있다.
활성 컨택들(AC) 각각은 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽 및 하면을 덮을 수 있다. 배리어 패턴(BM)은 금속막 및/또는 금속 질화막을 포함할 수 있다. 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
활성 컨택들(AC)은 자기 정렬된 컨택들(self-aligned contacts)일 수 있다. 다시 말하면, 활성 컨택들(AC)은 게이트 캡핑 패턴(GP) 및 제1 게이트 스페이서들(GS1)을 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 컨택들(AC)은 제1 게이트 스페이서들(GS1)의 측벽의 적어도 일부를 덮을 수 있다. 실시예들에 따르면, 활성 컨택들(AC)은 게이트 캡핑 패턴(GP)의 상면의 일부를 덮을 수도 있다.
각각의 활성 컨택들(AC)과 각각의 제1 소스/드레인 패턴들(SD1) 사이에 실리사이드 패턴이 제공될 수 있다. 활성 컨택들(AC) 각각은 실리사이드 패턴을 통해 제1 소스/드레인 패턴들(SD1) 중 어느 하나와 전기적으로 연결될 수 있다. 실리사이드 패턴은 금속-실리사이드(Metal-Silicide)를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캡핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 컨택(GC)이 제공될 수 있다. 예를 들어, 게이트 컨택(GC)은 제1 셀 영역(PR) 및 제2 셀 영역(NR) 사이의 소자 분리막(ST) 상에 제공될 수 있다. 평면적 관점에서, 게이트 컨택(GC)은 제1 방향(D1)으로 연장되는 바 형태를 가질 수 있다. 게이트 컨택(GC)은 활성 컨택들(AC)과 동일하게, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 배선들(M1), 제1 비아(V1) 및 제2 비아(V2)가 제공될 수 있다. 제1 및 제2 비아들(V1, V2)은 제1 배선들(M1) 아래에 제공될 수 있다. 제1 배선들(M1)은 제1 방향(D1)으로 연장될 수 있다. 제1 배선들(M1)은 제1 방향(D1) 또는 제2 방향(D2)을 따라 배열될 수 있다. 제1 비아(V1)는 제1 배선들(M1) 중 어느 하나와 활성 컨택들(AC) 중 어느 하나 사이에 제공되어, 이들을 서로 전기적으로 연결할 수 있다. 제2 비아(V2)는 제1 배선들(M1) 중 어느 하나와 게이트 컨택(GC) 사이에 제공되어, 이들을 서로 전기적으로 연결할 수 있다.
제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 서로 일체로 연결되어, 하나의 도전 구조체를 구성할 수 있다. 다시 말하면, 제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 함께 형성될 수 있다. 제1 배선들(M1)과 제1 비아(V1) 또는 제2 비아(V2)는 듀얼 다마신 공정을 통해 하나의 도전 구조체로 형성될 수 있다. 도시되지 않았으나, 제3 층간 절연막(130) 상에 적층된 금속층들(예를 들어, M2, M3, M4 등)이 추가로 제공될 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대도로, 도 2의 A 부분에 대응된다.
도 4를 참조하면, 채널층들(CH), 채널층들(CH) 사이의 게이트 전극(GE), 및 게이트 전극(GE)의 양 측의 제2 게이트 스페이서들(GS2)이 도시된다. 제2 게이트 스페이서들(GS2) 각각은 차례로 적층된 복수의 막들을 포함할 수 있다. 보다 구체적으로, 제2 게이트 스페이서들(GS2) 각각은 복수의 제1 스페이서 패턴들(IS1), 복수의 제2 스페이서 패턴들(IS2) 및 단수의 제3 스페이서 패턴(IS3)을 포함할 수 있다. 제1 스페이서 패턴들(IS1)의 개수는 적어도 두 개 이상일 수 있다. 제2 스페이서 패턴들(IS2)의 개수는 적어도 두 개 이상일 수 있다. 복수의 제1 스페이서 패턴들(IS1) 및 복수의 제2 스페이서 패턴들(IS2)을 포함하는 제2 게이트 스페이서들(GS2)은 원하지 않는 불순물 확산 및 커패시턴스 증가를 억제 및/또는 최소화할 수 있고, 이에 따라 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰도가 개선될 수 있다.
제1 스페이서 패턴들(IS1) 및 제2 스페이서 패턴들(IS2)은 채널층들(CH) 사이에서 게이트 전극(GE)의 측벽 상에 교대로 그리고 반복적으로 적층될 수 있다. 제1 스페이서 패턴들(IS1) 각각은 제2 스페이서 패턴들(IS2) 각각을 둘러쌀 수 있다. 제1 및 제2 스페이서 패턴들(IS1, IS2) 각각은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 측벽과 접촉할 수 있다. 제1 및 제2 스페이서 패턴들(IS1, IS2) 각각의 양 단부들(both end portions)은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 측벽과 접촉할 수 있다. 제1 및 제2 스페이서 패턴들(IS1, IS2) 중 최외각의 것(outermost one)은 게이트 절연 패턴(GI) 및 위아래의 채널층들(CH)과 접촉할 수 있다. 상기 최외각의 것은 제1 스페이서 패턴들(IS1) 중 어느 하나인 것으로 도시되었으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 상기 최외각의 것은 제2 스페이서 패턴들(IS2) 중 어느 하나일 수도 있다.
제1 및 제2 스페이서 패턴들(IS1, IS2)은 채널층들(CH) 중 어느 하나의 하면으로부터 게이트 절연 패턴(GI)의 측벽을 따라 연장될 수 있다. 또한, 제1 및 제2 스페이서 패턴들(IS1, IS2)은 게이트 절연 패턴(GI)의 측벽으로부터 채널층들(CH) 중 다른 어느 하나의 상면을 따라 연장될 수 있다. 다시 말하면, 제1 및 제2 스페이서 패턴들(IS1, IS2) 각각은 C자 형태를 가질 수 있다.
실시예들에 따르면, 제1 스페이서 패턴들(IS1) 각각의 두께(IS1t)는 제2 스페이서 패턴들(IS2) 각각의 두께(IS2t)보다 크거나 같을 수 있다. 제1 스페이서 패턴들(IS1) 각각의 두께(IS1t)는, 예를 들어, 약 1 nm 내지 3 nm일 수 있다. 제2 스페이서 패턴들(IS2) 각각의 두께(IS2t)는, 예를 들어, 약 0.5 nm 내지 1.5 nm일 수 있다. 제1 스페이서 패턴들(IS1) 각각의 두께(IS1t) 및 제2 스페이서 패턴들(IS2) 각각의 두께(IS2t)는 제1 소스/드레인 패턴들(SD1) 중 어느 하나와 접촉하는 일 단부(one end portion)에서 측정된 제3 방향(D3)으로의 두께를 의미한다.
제1 스페이서 패턴들(IS1)은 채널층들(CH)과 동일한 물질을 포함할 수 있다. 제1 스페이서 패턴들(IS1)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 어느 하나를 포함할 수 있다. 일 예로, 제1 스페이서 패턴들(IS1)은 실리콘(Si)을 포함할 수 있다. 제2 스페이서 패턴들(IS2)은 제1 스페이서 패턴들(IS1)과 다른 물질을 포함할 수 있다. 제2 스페이서 패턴들(IS2)은 절연 물질을 포함할 수 있다. 제2 스페이서 패턴들(IS2)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
제3 스페이서 패턴(IS3)은 제2 스페이서 패턴들(IS2) 중 가장 안쪽에 있는 것(innermost one)으로 둘러싸일 수 있다. 제3 스페이서 패턴(IS3)은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 측벽과 접촉할 수 있다. 제3 스페이서 패턴(IS3)의 두께(IS3t)는 제1 스페이서 패턴들(IS1) 각각의 두께(IS1t) 및 제2 스페이서 패턴들(IS2) 각각의 두께(IS2t)보다 클 수 있다. 제3 스페이서 패턴(IS3)의 두께(IS3t)는 제1 소스/드레인 패턴들(SD1) 중 어느 하나와 접촉하는 측벽에서 측정된 제3 방향(D3)으로의 두께를 의미한다. 제3 스페이서 패턴(IS3)은, 예를 들어, 제1 스페이서 패턴들(IS1)과 동일한 물질을 포함할 수 있다.
실시예들에 따르면, 도 4를 참조하여 설명한 것과 같이 복수의 막들을 포함하는 제2 게이트 스페이서들(GS2)은 제1 셀 영역(PR) 상의 제1 소스/드레인 패턴들(SD1) 및 제2 셀 영역(NR) 상의 제2 소스/드레인 패턴들(SD1) 중 적어도 어느 하나의 상에 제공될 수 있다. 이때, 제1 셀 영역(PR) 상의 제1 소스/드레인 패턴들(SD1) 또는 제2 셀 영역(NR) 상의 제2 소스/드레인 패턴들(SD1) 상의 제2 게이트 스페이서들(GS2)은 단일막 구조를 가질 수도 있다.
도 5는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 확대도로, 도 2의 A 부분에 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 5를 참조하면, 제2 스페이서 패턴들(IS2)은 C자 형태를 가지며 제1 스페이서 패턴들(IS1) 중 어느 하나를 둘러싸는 제1 부분들(IS2a), 및 제1 스페이서 패턴들(IS1) 중 가장 안쪽에 있는 것으로 둘러싸이는 제2 부분(IS2b)을 포함할 수 있다. 제1 부분들(IS2a) 각각의 양 단부들(both end portions)은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 측벽과 접촉할 수 있다. 제2 부분(IS2b)의 일 측벽은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 측벽과 접촉할 수 있다.
제2 부분(IS2b)의 두께(IS2bt)는 제1 부분들(IS2a) 각각의 두께(IS2at)보다 클 수 있다. 예를 들어, 제2 부분(IS2b)의 두께(IS2bt)는 제1 부분들(IS2a) 각각의 두께(IS2at)의 약 1.5 배 내지 2 배일 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 1을 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 1, 도 3 및 도 6을 참조하면, 제2 게이트 스페이서들(GS2) 중 최하부의 것들은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 하면 상으로 연장될 수 있다. 도 4를 다시 참조하면, 제2 게이트 스페이서들(GS2) 각각의 제1 및 제2 스페이서 패턴들(IS1, IS2)은 제1 소스/드레인 패턴들(SD1) 중 어느 하나의 하면 상으로 연장될 수 있다. 제1 소스/드레인 패턴들(SD1) 아래에 제공되는 제2 게이트 스페이서들(GS2) 각각의 일부분은 잔류 게이트 스페이서(GS2r)로 지칭될 수 있다. 잔류 게이트 스페이서(GS2r)는 제1 소스/드레인 패턴들(SD1) 및 활성 컨택들(AC)과 제3 방향(D3)으로 중첩될 수 있다. 제1 소스/드레인 패턴들(SD1)은 잔류 게이트 스페이서(GS2r)를 사이에 두고 기판(100)과 제3 방향(D3)으로 서로 이격될 수 있다.
제1 소스/드레인 패턴들(SD1) 각각의 아래에 잔류 게이트 스페이서(GS2r)가 제공됨에 따라, 제조 공정 중에 제1 소스/드레인 패턴들(SD1)의 에피택시얼 성장에 영향을 미치지 않으면서 제1 소스/드레인 패턴들(SD1)로부터 기판(100)으로 향하는 누설 전류를 감소시킬 수 있고, 이에 따라 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰도가 개선될 수 있다.
도 7a, 도 8a, 도 10a, 도 14a 및 도 16a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 7b, 도 8b, 도 9, 도 10b, 도 11, 도 12, 도 13, 도 14b, 도 15a 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a, 도 8a, 도 10a, 도 14a 및 도 16a 중 어느 하나를 Ⅰ-Ⅰ' 선으로 자른 단면에 대응된다. 도 7c, 도 8c, 도 15b 및 도 16c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 도 7a, 도 8a, 도 14a 및 도 16a 중 어느 하나를 Ⅱ-Ⅱ' 선으로 자른 단면에 대응된다.
이하에서, 도 7a 내지 도 16c를 참조하여 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 7a, 도 7b 및 도 7c를 참조하면, 제1 방향(D1) 및 제2 방향(D2)으로 연장되는 평판 형태를 가지며, 반도체 물질을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 교대로 그리고 반복적으로 적층된 제1 반도체 층들 및 제2 반도체 층들이 형성될 수 있다. 제1 반도체 층들은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 하나를 포함할 수 있고, 제2 반도체 층들은 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 다른 하나를 포함할 수 있다. 예를 들어, 제1 반도체 층들은 실리콘(Si)을 포함할 수 있고, 제2 반도체 층들은 실리콘-저마늄(SiGe)을 포함할 수 있다.
기판(100) 상에 제1 패터닝 공정을 수행하여, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 패터닝 공정 동안 제1 및 제2 반도체 층들이 패터닝되어 제1 반도체 패턴들(SP1) 및 제2 반도체 패턴들(SP2)이 각각 형성될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2)은 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 교대로 그리고 반복적으로 적층될 수 있다.
기판(100) 상에 제2 패터닝 공정을 수행하여, 제1 셀 영역(PR) 및 제2 셀 영역(NR)을 정의하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 제1 셀 영역(PR) 및 제2 셀 영역(NR) 상에 제1 및 제2 활성 패턴들(AP1, AP2)이 각각 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지, 소자 분리막(ST)이 리세스될 수 있다. 이를 통해, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 제3 방향(D3)으로 돌출될 수 있다.
소자 분리막(ST) 위로 돌출된 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮는 버퍼층(BF)이 형성될 수 있다. 버퍼층(BF)은 소자 분리막(ST)의 상면 상으로 연장될 수 있다. 버퍼층(BF)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴(PP)이 형성될 수 있다. 희생 패턴(PP)은 복수로 제공될 수 있다. 복수의 희생 패턴들(PP)은 제1 방향(D1)으로 서로 이격될 수 있다. 이하에서, 설명의 편의를 위하여 단수의 희생 패턴(PP)에 대하여 설명하나, 이하의 설명은 다른 희생 패턴들(PP)에 대해서도 실질적으로 동일하게 적용될 수 있다. 희생 패턴(PP)은 제2 방향(D2)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다.
구체적으로 희생 패턴(PP)을 형성하는 것은 기판(100)의 전면 상에 희생막을 형성하는 것, 희생막 상에 하드 마스크 패턴(MP)을 형성하는 것, 및 하드 마스크 패턴(MP)을 식각 마스크로 희생막 및 버퍼층(BF)을 패터닝하는 것을 포함할 수 있다. 희생막은, 예를 들어, 폴리 실리콘을 포함할 수 있다. 하드 마스크 패턴(MP)은, 예를 들어, 실리콘 질화물을 포함할 수 있다.
도 9를 참조하면, 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면, 하드 마스크 패턴(MP)의 상면 및 하드 마스크 패턴(MP), 희생 패턴(PP) 및 버퍼층(BF)의 측벽들을 덮는 제1 게이트 스페이서막(GSL1)이 형성될 수 있다. 제1 게이트 스페이서막(GSL1)은, 예를 들어, 실리콘 질화물로 형성될 수 있다.
도 10a 및 도 10b를 도 9와 함께 참조하면, 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면 및 하드 마스크 패턴(MP)의 상면을 덮는 제1 게이트 스페이서막(GSL1)의 일부가 제거될 수 있고, 이에 따라 희생 패턴(PP)의 양 측벽들을 덮는 제1 게이트 스페이서들(GS1)이 형성될 수 있다.
제1 활성 패턴(AP1)의 일부가 리세스되어 제1 리세스부들(RC1)이 형성될 수 있다. 제1 리세스부들(RC1)은 희생 패턴(PP)의 양 측에 형성될 수 있다. 제1 리세스부들(RC1)은 하드 마스크 패턴(MP) 및 제1 게이트 스페이서들(GS1)을 식각 마스크로 이용하여 제1 활성 패턴(AP1)의 상부를 식각하는 것에 의해 형성될 수 있다.
도 11을 참조하면, 제1 리세스부들(RC1)에 의해 노출된 제2 반도체 패턴들(SP2) 각각의 일부가 제1 방향(D1)으로 리세스되어 제2 리세스부들(RC2)이 형성될 수 있다. 제2 리세스부들(RC2)을 형성하는 동안, 제1 리세스부들(RC1)에 의해 노출된 제1 반도체 패턴들(SP1)은 제거되지 않을 수 있다. 제2 리세스부들(RC2)에 의해 노출된 제2 반도체 패턴들(SP2)의 측벽들 각각은, 예를 들어, C자 형태를 갖는 곡면일 수 있다.
도 12를 참조하면, 제1 및 제2 리세스부들(RC1, RC2)의 내측벽들을 덮는 제2 게이트 스페이서막(GSL2)이 형성될 수 있다. 제2 게이트 스페이서막(GSL2)을 형성하는 것은 서로 다른 물질을 포함하는 두 종류의 막들을 교대로 그리고 반복적으로 형성하는 것을 포함할 수 있다. 제2 게이트 스페이서막(GSL2)은, 예를 들어, 반도체막들 및 절연막들을 교대로 그리고 반복적으로 형성하는 것을 포함할 수 있다.
도 13을 도 12와 함께 참조하면, 제1 리세스부들(RC1) 내부에 형성된 상기 반도체막들 및 상기 절연막들 각각의 일부분이 제거될 수 있고, 제2 리세스부들(RC2) 내부에 반도체 패턴들 및 절연 패턴들이 형성될 수 있다. 결과적으로, 제2 리세스부들(RC2) 내부에 잔류하는 상기 반도체 패턴들 및 상기 절연 패턴들을 포함하는 제2 게이트 스페이서들(GS2)이 형성될 수 있다. 상기 반도체 패턴들은 도 4 또는 도 5를 참조하여 설명한 제1 스페이서 패턴들(IS1)에 해당할 수 있고, 상기 절연 패턴들은 도 4 또는 도 5를 참조하여 설명한 제2 스페이서 패턴들(IS2)에 해당할 수 있다.
실시예들에 따르면, 제1 리세스부들(RC1) 내부에 형성된 상기 반도체막들 및 상기 절연막들 각각의 일부분을 제거하는 과정에서 제1 리세스부들(RC1) 각각의 바닥면 상에 상기 반도체막들 및 상기 절연막들이 잔류할 수 있고, 이에 따라 도 6을 참조하여 설명한 잔류 게이트 스페이서(GS2r)가 형성될 수 있다.
도 14a 및 도 14b를 참조하면, 제1 활성 패턴(AP1) 상부의 제1 리세스부들(RC1)을 채우는 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)이 희생 패턴(PP)의 양 측에 형성될 수 있다. 제1 소스/드레인 패턴들(SD1) 각각의 상면은 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 제1 소스/드레인 패턴들(SD1) 각각의 상면과 제1 반도체 패턴들(SP1) 중 최상부의 것의 상면의 레벨 차이(OG)는, 예를 들어, 약 1 nm 내지 10 nm일 수 있다.
제1 소스/드레인 패턴들(SD1)은 제1 리세스부들(RC1)에 의해 노출된 제1 활성 패턴(AP1)의 상면 및 제1 리세스부들(RC1)의 내측벽 전체를 시드로 이용하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 보다 구체적으로, 제1 소스/드레인 패턴들(SD1)은 제1 리세스부들(RC)에 의해 노출된 제1 반도체 패턴들(SP1)의 측벽들 및 제2 게이트 스페이서들(GS2)의 측벽들을 시드로 이용하는 선택적 에피택시얼 성장 공정을 통해 형성될 수 있다. 이에 따라 제1 소스/드레인 패턴들(SD1) 각각의 상면의 레벨의 산포가 감소할 수 있고, 본 발명에 따른 반도체 소자의 전기적 특성 및 신뢰도가 개선될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하는 선택적 에피택시얼 성장 공정 동안, 불순물들이 인-시츄(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 이후 불순물들이 주입될 수 있다.
도 15a 및 도 15b를 도 14a 및 도 14b와 함께 참조하면, 제1 게이트 스페이서들(GS1)의 측벽들, 제1 소스/드레인 패턴들(SD1)의 상면들, 및 희생 패턴(PP)으로 덮이지 않은 제1 활성 패턴(AP1)의 상면을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 평탄화 공정을 통해, 희생 패턴(PP) 상의 하드 마스크 패턴(MP)이 제거될 수 있다. 상기 평탄화 공정은, 예를 들어, 에치 백(etch back) 공정 또는 CMP(chemical mechanical polishing) 공정일 수 있다. 상기 평탄화 공정에 의해 제1 층간 절연막(110)이 함께 제거될 수 있다. 제1 층간 절연막(110)의 상면은 제1 게이트 스페이서들(GS1)의 상면들 및 희생 패턴(PP)의 상면과 실질적으로 공면을 이룰 수 있다.
도 16a, 도 16b 및 도 16c를 도 15a 및 도 15b와 함께 참조하면, 희생 패턴(PP)이 선택적으로 제거될 수 있다. 희생 패턴(PP)이 제거됨으로써, 제1 활성 패턴(AP1)을 노출시키는 제1 빈 공간(ES1)이 형성될 수 있다.
이후, 제2 반도체 패턴들(SP2)이 선택적으로 제거될 수 있다. 제1 빈 공간(ES1)에 의해 제2 반도체 패턴들(SP2)이 노출될 수 있다. 제1 반도체 패턴들(SP1)에 대한 제2 반도체 패턴들(SP2)의 식각 선택비가 높은 식각 공정에 의해 제2 반도체 패턴들(SP2)이 선택적으로 제거될 수 있다. 제2 반도체 패턴들(SP2)에 대한 식각 공정 이후, 제1 반도체 패턴들(SP1)은 제거되지 않고 잔류할 수 있다. 제2 반도체 패턴들(SP2)에 대한 식각 공정 이후, 제1 및 제2 게이트 스페이서들(GS1, GS2)도 제거되지 않고 잔류할 수 있다. 제2 반도체 패턴들(SP2)이 제거됨으로써, 제2 빈 공간들(ES2)이 형성될 수 있다. 제2 빈 공간들(ES2) 각각은 제3 방향(D3)으로 인접하는 제1 반도체 패턴들(SP1) 사이의 공간으로 정의될 수 있다.
다시 도 1, 도 2 및 도 3을 참조하면, 제1 및 제2 빈 공간들(ES1, ES2)을 채우는 게이트 전극(GE)이 형성될 수 있다. 게이트 전극(GE)을 형성하는 것 이전에 제1 및 제2 빈 공간들(ES1, ES2)의 측벽들 및 상하면들을 컨포멀하게 덮는 게이트 절연 패턴(GI)이 형성될 수 있다. 제1 반도체 패턴들(SP1)은 채널층들(CH)로 지칭될 수 있다.
이후, 게이트 전극(GE) 상의 게이트 캡핑 패턴(GP)이 형성될 수 있다. 게이트 캡핑 패턴(GP)을 형성하는 것은 제1 빈 공간(ES1)을 채우는 게이트 전극(GE)의 일부를 리세스시키는 것, 게이트 전극(GE)이 리세스된 공간을 채우는 캡핑막을 형성하는 것 및 평탄화 공정을 통해 상기 캡핑막의 일부를 제거하는 것을 포함할 수 있다. 게이트 캡핑 패턴(GP)은, 예를 들어, 실리콘 질화물로 형성될 수 있다. 게이트 캡핑 패턴(GP)의 상면은 제1 게이트 스페이서들(GS1)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 층간 절연막(110)의 상면 및 게이트 캡핑 패턴(GP)의 상면을 덮는 제2 층간 절연막(120)이 형성될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 소스/드레인 패턴들(SD1)과 전기적으로 연결되는 활성 컨택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캡핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 컨택(GC)이 형성될 수 있다.
활성 컨택들(AC) 및 게이트 컨택(GC) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속층이 형성될 수 있고, 제1 금속층은 제1 배선들(M1), 제1 비아(V1) 및 제2 비아(V2)를 포함할 수 있다. 제3 층간 절연막(130) 상에 적층된 금속층들(예를 들어, M2, M3, M4 등)이 추가로 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에 제공되며, 상기 제1 방향으로 서로 이격되는 한 쌍의 소스/드레인 패턴들;
    상기 활성 패턴 상에 수직적으로 서로 이격되어 적층되며, 상기 소스/드레인 패턴들을 연결하는 복수의 채널층들;
    상기 소스/드레인 패턴들 사이에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 채널층들을 둘러싸는 게이트 전극; 및
    상기 채널층들 사이에, 그리고 상기 소스/드레인 패턴들과 상기 게이트 전극 사이에 제공되는 게이트 스페이서를 포함하되,
    상기 게이트 스페이서는 상기 게이트 전극의 측벽 상에 교대로 그리고 반복적으로 적층된 복수의 제1 스페이서 패턴들 및 복수의 제2 스페이서 패턴들을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 및 제2 스페이서 패턴들 각각은 상기 소스/드레인 패턴들 중 어느 하나의 측벽과 접촉하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 스페이서 패턴들 각각은 C자 형태를 갖고,
    상기 제1 및 제2 스페이서 패턴들 각각의 양 단부들은 상기 소스/드레인 패턴들 중 어느 하나의 측벽과 접촉하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 스페이서 패턴들은 반도체 물질을 포함하고,
    상기 제2 스페이서 패턴들은 절연 물질을 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 스페이서 패턴들은 상기 채널층들과 동일한 물질을 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 스페이서 패턴들 각각의 두께는 상기 제2 스페이서 패턴들 각각의 두께보다 크거나 같은 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 전극과 상기 채널층들 사이에 개재되는 게이트 절연 패턴을 더 포함하되,
    상기 게이트 절연 패턴은 상기 게이트 전극과 상기 게이트 스페이서 사이로 연장되고,
    상기 제1 및 제2 스페이서 패턴들 각각은 상기 채널층들 중 어느 하나의 하면으로부터 상기 게이트 절연 패턴의 측벽을 따라 연장되고, 상기 게이트 절연 패턴의 측벽으로부터 상기 채널층들 중 다른 어느 하나의 상면을 따라 연장되는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 게이트 스페이서는 상기 제2 스페이서 패턴들 중 가장 안쪽에 있는 것(innermost one)으로 둘러싸이는 제3 스페이서 패턴을 더 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 제2 스페이서 패턴들은 상기 제1 스페이서 패턴들 중 어느 하나를 둘러싸는 제1 부분들, 및 상기 제1 스페이서 패턴들 중 가장 안쪽에 있는 것으로 둘러싸인 제2 부분을 포함하되,
    상기 제2 부분의 두께는 상기 제1 부분들 각각의 두께보다 큰 반도체 소자.
  10. 제 1 항에 있어서,
    상기 게이트 스페이서는 복수로 제공되고,
    상기 게이트 스페이서들 중 최하부의 것은 상기 소스/드레인 패턴들 중 어느 하나의 하면 상으로 연장되는 반도체 소자.
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