KR20220056904A - 반도체 소자의 제조방법 - Google Patents

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이형구
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Abstract

본 발명의 실시예들에 따른 반도체 소자의 제조방법은 기판의 상부에 반도체 패턴을 형성하는 것, 상기 기판은 PMOSFET 영역 및 NMOSFET 영역을 포함하며 상기 반도체 패턴은 상기 PMOSFET 영역 상에 형성되고; 상기 기판 및 상기 반도체 패턴을 패터닝하여 상기 PMOSFET 영역 및 상기 NMOSFET 영역 각각 상에 활성 패턴을 형성하는 것; 상기 기판 상에 소자 분리막을 형성하는 것; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 상기 활성 패턴의 상부에 소스/드레인 영역을 형성하는 것; 상기 활성 패턴 상에 층간 절연막을 형성하는 것; 및 상기 층간 절연막을 관통하여 각각 상기 소스/드레인 영역 및 상기 게이트 전극에 접속하는 활성 콘택 및 게이트 콘택을 형성하는 것을 포함하되, 상기 활성 패턴을 형성하는 것은: 하드 마스크 패턴을 식각 마스크로 상기 기판 및 상기 반도체 패턴을 패터닝하여 상부 패턴을 형성하는 것; 상기 상부 패턴 및 상기 하드 마스크 패턴 상에 라이너를 형성하는 것; 및 상기 상부 패턴 및 상기 라이너를 식각 마스크로 상기 기판을 패터닝하여 하부 패턴을 형성하는 것을 포함할 수 있다.

Description

반도체 소자의 제조방법 {Manufacturing method of semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 신뢰성 및 전기적 특성이 향상된 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명의 실시예들에 따른 반도체 소자의 제조방법은 기판의 상부에 반도체 패턴을 형성하는 것, 상기 기판은 PMOSFET 영역 및 NMOSFET 영역을 포함하며 상기 반도체 패턴은 상기 PMOSFET 영역 상에 형성되고; 상기 기판 및 상기 반도체 패턴을 패터닝하여 상기 PMOSFET 영역 및 상기 NMOSFET 영역 각각 상에 활성 패턴을 형성하는 것; 상기 기판 상에 소자 분리막을 형성하는 것; 상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 형성하는 것; 상기 활성 패턴의 상부에 소스/드레인 영역을 형성하는 것; 상기 활성 패턴 상에 층간 절연막을 형성하는 것; 및 상기 층간 절연막을 관통하여 각각 상기 소스/드레인 영역 및 상기 게이트 전극에 접속하는 활성 콘택 및 게이트 콘택을 형성하는 것을 포함하되, 상기 활성 패턴을 형성하는 것은: 하드 마스크 패턴을 식각 마스크로 상기 기판 및 상기 반도체 패턴을 패터닝하여 상부 패턴을 형성하는 것; 상기 상부 패턴 및 상기 하드 마스크 패턴 상에 라이너를 형성하는 것; 및 상기 상부 패턴 및 상기 라이너를 식각 마스크로 상기 기판을 패터닝하여 하부 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 활성 패턴은 상부 패턴 및 하부 패턴을 포함할 수 있다. 라이너를 이용함으로써 하부 패턴의 폭을 상부 패턴의 폭보다 넓게 형성할 수 있다. 이에 따라, 상부 패턴과 하부 패턴이 포함하는 물질의 격자 상수의 차이에 의해 활성 패턴이 휘는 현상을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 3, 도 5, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 4, 도 6 내지 도 10, 도 12a, 도 14a 및 도 16a는 각각 도 3, 도 5, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다.
도 12b, 도 14b 및 도 16b는 각각 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다.
도 14c 및 도 16c는 각각 도 13 및 도 15의 C-C'선에 따른 단면도들이다.
도 14d 및 도 16d는 각각 도 13 및 도 15의 D-D'선에 따른 단면도들이다.
도 17a 내지 도 17d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)은 실질적으로 서로 동일한 프로파일을 가질 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 각각 상부 패턴(UP) 및 하부 패턴(LP)을 포함할 수 있다. 상부 패턴(UP)은 하부 패턴(LP) 상에 제공될 수 있다. 상부 패턴들(UP)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부일 수 있고, 하부 패턴들(LP)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부일 수 있다. 일 예로, 제1 활성 패턴들(AP1)의 상부 패턴들(UP) 각각은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제1 활성 패턴들(AP1)의 하부 패턴들(LP) 및 제2 활성 패턴들(AP2)의 상부 패턴들(UP)은 기판(100)의 일부분으로써 실리콘(Si)을 포함할 수 있다. 제1 활성 패턴들(AP1)의 상부 패턴들(UP)이 실리콘-게르마늄을 포함함으로써, PMOSFET의 전기적 특성이 향상될 수 있다.
상부 패턴(UP)의 제1 방향(D1)으로의 폭은 제1 폭(W1)일 수 있다. 하부 패턴(LP)의 제1 방향(D1)으로의 폭은 제2 폭(W2)일 수 있다. 일 예로, 상부 패턴(UP) 및 하부 패턴(LP)은 경사진 측벽을 가질 수 있다. 다시 말하면, 제1 폭(W1)은 상부 패턴(UP)의 상부에서 하부로 갈수록 증가할 수 있다. 제2 폭(W2)은 하부 패턴(LP)의 상부에서 하부로 갈수록 증가할 수 있다. 상부 패턴(UP)의 측벽 및 하부 패턴(LP)의 측벽은 하부 패턴(LP)의 상면에 의해 연결될 수 있다. 일 예로, 하부 패턴(LP)의 상면은 평탄면일 수 있다.
제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 일 예로, 제1 폭(W1)은 7nm 내지 9nm일 수 있고, 제2 폭(W2)은 14nm 내지 16nm일 수 있다. 제1 활성 패턴들(AP1)의 상부 패턴들(UP)이 포함하는 실리콘-게르마늄(SiGe)과 하부 패턴들(LP)이 포함하는 실리콘(Si)의 격자 상수 차이에 의해 제1 활성 패턴들(AP1)이 휘는 현상이 발생할 수 있다. 본 발명의 실시예들에 따르면, 제2 폭(W2)이 제1 폭(W1)에 비해 크게 형성됨으로써, 제1 활성 패턴들(AP1)이 휘는 현상을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
상부 패턴들(UP)의 상면들은 굴곡진 프로파일을 가질 수 있다. 도시되지는 않았지만, 상부 패턴들(UP)의 측벽들 또한 굴곡진 프로파일을 가질 수 있다. 즉, 상부 패턴들(UP)의 표면은 굴곡진 프로파일을 가질 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부 패턴들(UP)은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다. 제1 활성 패턴(AP1)의 상부 패턴(UP)은 제1 채널 패턴(CH1)을 구성할 수 있다. 제2 활성 패턴(AP2)의 상부 패턴(UP)은 제2 채널 패턴(CH2)을 구성할 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 상면 및 적어도 하나의 측벽 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 상면 및 적어도 하나의 측벽 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 상면 및 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 상면 및 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은, 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속 패턴의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속 패턴은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속 패턴은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속, 및 질소(N)를 포함할 수 있다. 제1 금속 패턴은 탄소(C)를 더 포함할 수 있다. 제1 금속 패턴은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속 패턴은 제1 금속 패턴에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속 패턴은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE) 간의 피치는 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 제1 비아들(VI1)을 포함할 수 있다. 제1 비아들(VI1)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1)은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(LIL2)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 제2 피치는 제1 피치보다 작을 수 있다.
제1 비아들(VI1)은 제1 및 제2 하부 배선들(LIL1, LIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 제1 비아들(VI1)은 제2 하부 배선들(LIL2)과 게이트 콘택(GC) 사이에 개재될 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL) 및 제2 비아들(VI2)을 포함할 수 있다.
상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다.
제2 비아들(VI2)은 제4 층간 절연막(140)의 하부에 제공되어, 상부 배선들(UIL)로부터 제1 금속 층(M1)을 향해 연장될 수 있다. 다시 말하면, 제2 비아들(VI2)은 제1 금속 층(M1)과 상부 배선들(UIL) 사이에 개재되어, 이들을 서로 연결하는 비아일 수 있다.
도 3, 도 5, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 4, 도 6 내지 도 10, 도 12a, 도 14a 및 도 16a는 각각 도 3, 도 5, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다. 도 12b, 도 14b 및 도 16b는 각각 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다. 도 14c 및 도 16c는 각각 도 13 및 도 15의 C-C'선에 따른 단면도들이다. 도 14d 및 도 16d는 각각 도 13 및 도 15의 D-D'선에 따른 단면도들이다.
도 3 및 도 4를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 반도체 패턴(SP)이 형성될 수 있다. 구체적으로, PMOSFET 영역(PR) 상의 기판(100)의 상부에 반도체 패턴(SP)이 형성될 수 있다. 반도체 패턴(SP)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 일 예로, 반도체 패턴(SP)을 형성하는 것은 PMOSFET 영역(PR) 상의 기판(100)의 상부를 식각하는 것, 및 식각된 기판(100)의 상부로부터 반도체 패턴(SP)을 에피택시얼 성장시키는 것을 포함할 수 있다. 다른 예로, 반도체 패턴(SP)을 형성하는 것은 기판(100)의 전면 상에 반도체 패턴(SP)을 에피택시얼 성장시키는 것, NMOSFET 영역(NR) 상의 반도체 패턴(SP)을 식각하는 것, 및 반도체 패턴(SP)이 식각된 영역에 실리콘(Si) 층을 에피택시얼 성장시키는 것을 포함할 수 있다. 반도체 패턴(SP)의 상면은 기판(100)의 상면의 최고 레벨과 실질적으로 공면을 이룰 수 있다.
도 5 및 도 6을 참조하면, 하드 마스크 패턴(HMP)이 기판(100) 및 반도체 패턴(SP) 상에 부분적으로 형성될 수 있다. 하드 마스크 패턴(HMP)을 식각 마스크로 하여 기판(100) 및 반도체 패턴(SP)을 패터닝하는 제1 식각 공정이 수행될 수 있다.
기판(100) 및 반도체 패턴(SP)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 구체적으로, 제1 식각 공정을 통해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부 패턴들(UP)이 형성될 수 있다. 제1 식각 공정은 상부 패턴(UP)의 하면이 반도체 패턴(SP)의 하면과 실질적으로 동일한 레벨이 될 때까지 수행될 수 있다. 제1 활성 패턴들(AP1)의 상부 패턴들(UP)과 제2 활성 패턴들(AP2)의 상부 패턴들(UP)은 실질적으로 서로 동일한 프로파일을 가질 수 있다.
도 5 및 도 7을 참조하면, 기판(100) 및 하드 마스크 패턴(HMP) 상에 라이너막(미도시)을 콘포멀하게 형성할 수 있다. 일 예로, 라이너막은 실리콘 산화막일 수 있다. 라이너막은 30 옹스트롬 내지 50 옹스트롬의 두께로 형성될 수 있다. 라이너막은 원자층 증착법(ALD)을 이용하여 형성될 수 있다.
서로 인접하는 제1 활성 패턴들(AP1) 사이, 서로 인접하는 제2 활성 패턴들(AP2) 사이, 및 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이의 라이너막이 제거될 수 있다. 라이너막의 일부가 제거됨으로써 라이너(LIN)가 형성될 수 있다. 즉, 상부 패턴(UP)의 측벽, 하드 마스크 패턴(HMP)의 상면 및 측벽 상에 라이너막이 잔류함으로써 라이너(LIN)가 형성될 수 있다. 라이너(LIN)에 의해 기판(100)의 상면의 일부분이 노출될 수 있다.
라이너(LIN)는 상부 패턴(UP) 및 하드 마스크 패턴(HMP) 상에 형성될 수 있다. 라이너(LIN)는 30 옹스트롬 내지 50 옹스트롬의 두께를 가질 수 있다. 라이너(LIN)는 실리콘 산화물(SiO2)을 포함할 수 있다.
도 5 및 도 8을 참조하면, 상부 패턴(UP) 및 라이너(LIN)를 식각 마스크로 하여 기판(100)을 패터닝하는 제2 식각 공정이 수행될 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이, 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다. 라이너(LIN)에 의해 상부 패턴들(UP)은 제2 식각 공정에 의해 식각되지 않고 보호될 수 있다.
제2 식각 공정에 의해 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 패턴들(LP)이 형성될 수 있다. 상부 패턴(UP)의 제1 방향(D1)으로의 폭은 제1 폭(W1)일 수 있다. 하부 패턴(LP)의 제1 방향(D1)으로의 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다. 일 예로, 제1 폭(W1)은 7nm 내지 9nm일 수 있고, 제2 폭(W2)은 14nm 내지 16nm일 수 있다. 제1 활성 패턴들(AP1)의 상부 패턴들(UP)이 포함하는 실리콘-게르마늄(SiGe)과 하부 패턴들(LP)이 포함하는 실리콘(Si)의 격자 상수 차이에 의해 제1 활성 패턴들(AP1)이 휘는 현상이 발생할 수 있다. 본 발명의 실시예들에 따르면, 제2 폭(W2)이 제1 폭(W1)에 비해 크게 형성됨으로써, 제1 활성 패턴들(AP1)이 휘는 현상을 방지할 수 있다. 결과적으로, 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
하부 패턴들(LP)의 폭은 라이너(LIN)에 의해 조절될 수 있다. 즉, 라이너(LIN)를 식각 마스크로 하여 하부 패턴들(LP)이 형성되므로 라이너(LIN)의 두께를 의해 하부 패턴들(LP)의 폭이 조절될 수 있다. 제1 활성 패턴들(AP1)과 제2 활성 패턴들(AP2)은 실질적으로 서로 동일한 프로파일을 가질 수 있다.
도 5 및 도 9를 참조하면, 라이너(LIN) 및 하드 마스크 패턴(HMP)이 제거될 수 있다. 라이너(LIN) 및 하드 마스크 패턴(HMP)이 제거됨으로써, 상부 패턴들(UP)의 상면 및 측벽이 노출될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막과 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 구체적으로, 소자 분리막(ST)을 형성하는 것은, 기판(100) 상에 절연막을 형성하는 것, 및 절연막의 상면이 하부 패턴(LP)의 상면과 실질적으로 동일한 레벨이 될 때까지 리세스되는 것을 포함할 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부 패턴들(UP)이 소자 분리막(ST) 위로 수직하게 돌출될 수 있다. 소자 분리막(ST)에 의해 상부 패턴들(UP)의 상면 및 측벽이 노출될 수 있다.
도 5 및 도 10을 참조하면, 상부 패턴들(UP) 상에 산화 공정을 수행하여 상부 패턴들(UP)의 상면들을 굴곡지도록 형성할 수 있다. 일 예로, 상기 산화 공정은 플라즈마 산화 공정일 수 있다. 도시되지는 않았지만, 산화 공정에 의해 상부 패턴들(UP)의 측벽들 또한 굴곡지도록 형성될 수 있다. 즉, 상부 패턴들(UP)의 표면이 굴곡지도록 형성될 수 있다.
산화 공정에 의해 상부 패턴들(UP)이 경화될 수 있다. 이로써, 상기 산화 공정에 의해 반도체 소자의 신뢰성 및 전기적 특성이 향상될 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 13 및 도 14a 내지 도 14d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 14c 참조).
제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여 제2 리세스들(RS2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 15 및 도 16a 내지 도 16d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제2 층간 절연막(120)에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 제1 비아들(VI1)을 형성하는 것을 포함할 수 있다. 일 예로, 하부 배선들(LIL1, LIL2)은 다마신 공정을 이용하여 형성될 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 상부 배선들(UIL) 및 제2 비아들(VI2)을 형성하는 것을 포함할 수 있다. 일 예로, 상부 배선들(UIL) 및 제2 비아들(VI2)은 듀얼 다마신 공정을 통해 형성될 수 있다.
도 17a 내지 도 17d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 17a 내지 도 17d를 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 정의될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 각각 상부 패턴(UP) 및 하부 패턴(LP)을 포함할 수 있다. 상부 패턴(UP)은 하부 패턴(LP) 상에 제공될 수 있다. 상부 패턴들(UP)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부일 수 있고, 하부 패턴들(LP)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부일 수 있다. 일 예로, 제1 활성 패턴(AP1)의 상부 패턴(UP)은 실리콘-게르마늄(SiGe)을 포함할 수 있고, 제1 활성 패턴(AP1)의 하부 패턴(LP) 및 제2 활성 패턴(AP2)의 상부 패턴(UP)은 기판(100)의 일부분으로써 실리콘(Si)을 포함할 수 있다.
상부 패턴(UP)의 제1 방향(D1)으로의 폭은 하부 패턴(LP)의 제1 방향(D1)으로의 폭보다 작을 수 있다. 상부 패턴(UP) 및 하부 패턴(LP)은 경사진 측벽을 가질 수 있다. 제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다.
제1 활성 패턴(AP1)의 상부 패턴(UP)은 적층된 제1 채널 패턴들(CH1)을 구성할 수 있다. 제2 활성 패턴(AP2)의 상부 패턴(UP)은 적층된 제2 채널 패턴들(CH2)을 구성할 수 있다.
도시되지는 않았지만, 다른 예로 최상부의 제1 채널 패턴(CH1)의 상면은 굴곡진 프로파일을 가질 수 있다. 최상부의 제2 채널 패턴(CH2)의 상면은 굴곡진 프로파일을 가질 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)의 측벽들 또한 굴곡진 프로파일을 가질 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 17d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(TS2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 유전 패턴(GI)이 제공될 수 있다. 게이트 유전 패턴(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다.
NMOFSET 영역(NR) 상에서, 게이트 유전 패턴(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 유전 패턴(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면 PMOSFET 영역(PR) 상에서, 절연 패턴(IP)은 생략될 수 있다.
기판(100)의 전면 상에서 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판의 상부에 반도체 패턴을 형성하는 것, 상기 기판은 PMOSFET 영역 및 NMOSFET 영역을 포함하며 상기 반도체 패턴은 상기 PMOSFET 영역 상에 형성되고;
    상기 기판 및 상기 반도체 패턴을 패터닝하여 상기 PMOSFET 영역 및 상기 NMOSFET 영역 각각 상에 활성 패턴을 형성하는 것;
    상기 기판 상에 소자 분리막을 형성하는 것;
    상기 활성 패턴을 가로지르며 제1 방향으로 연장되는 게이트 전극을 형성하는 것;
    상기 활성 패턴의 상부에 소스/드레인 영역을 형성하는 것;
    상기 활성 패턴 상에 층간 절연막을 형성하는 것; 및
    상기 층간 절연막을 관통하여 각각 상기 소스/드레인 영역 및 상기 게이트 전극에 접속하는 활성 콘택 및 게이트 콘택을 형성하는 것을 포함하되,
    상기 활성 패턴을 형성하는 것은:
    하드 마스크 패턴을 식각 마스크로 상기 기판 및 상기 반도체 패턴을 패터닝하여 상부 패턴을 형성하는 것;
    상기 상부 패턴 및 상기 하드 마스크 패턴 상에 라이너를 형성하는 것; 및
    상기 상부 패턴 및 상기 라이너를 식각 마스크로 상기 기판을 패터닝하여 하부 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 기판의 상부에 상기 반도체 패턴을 형성하는 것은,
    상기 PMOSFET 영역 상의 상기 기판의 상부를 식각하는 것; 및
    식각된 상기 기판의 상부로부터 상기 반도체 패턴을 에피택시얼 성장시키는 것을 포함하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 반도체 패턴은 실리콘-게르마늄(SiGe)을 포함하는 반도체 소자의 제조방법.
  4. 제1항에 있어서,
    상기 활성 패턴을 형성하는 것은,
    상기 하부 패턴을 형성한 이후 상기 라이너를 제거하는 것을 더 포함하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 소자 분리막을 형성한 이후,
    상기 상부 패턴 상에 산화 공정을 수행하여 상기 상부 패턴의 표면을 굴곡지도록 형성하는 것을 더 포함하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 상부 패턴을 형성하는 것은,
    상기 상부 패턴의 하면이 상기 반도체 패턴의 하면과 실질적으로 동일한 레벨이 될 때까지 상기 기판 및 상기 반도체 패턴을 패터닝하는 것을 포함하는 반도체 소자의 제조방법.
  7. 제1항에 있어서,
    상기 라이너를 형성하는 것은:
    상기 기판 및 상기 하드 마스크 패턴 상에 라이너막을 콘포멀하게 형성하는 것; 및
    상기 상부 패턴의 측벽, 및 상기 하드 마스크 패턴의 상면 및 측벽 상에 상기 라이너막을 잔류시키는 것을 포함하는 반도체 소자의 제조방법.
  8. 제1항에 있어서,
    상기 라이너는 실리콘 산화물(SiO2)을 포함하는 반도체 소자의 제조방법.
  9. 제1항에 있어서,
    상기 소자 분리막을 형성하는 것은,
    상기 기판 상에 절연막을 형성하는 것; 및
    상기 절연막의 상면이 상기 하부 패턴의 상면과 실질적으로 동일한 레벨이 될 때까지 리세스하는 것을 포함하는 반도체 소자의 제조방법.
  10. 제1항에 있어서,
    상기 상부 패턴의 상기 제1 방향으로의 폭은 상기 하부 패턴의 상기 제1 방향으로의 폭보다 작은 반도체 소자의 제조방법.

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