KR20210129795A - 반도체 소자 - Google Patents

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Abstract

본 발명의 실시예들에 따른 반도체 소자는 PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상의 복수 개의 제1 활성 핀들; 상기 NMOSFET 영역 상의 복수 개의 제2 활성 핀들; 상기 제1 활성 핀들 및 상기 제2 활성 핀들을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 제1 활성 핀들 상에 제공되어 이들을 서로 연결하는 제1 소스/드레인 패턴; 상기 제2 활성 핀들 상에 제공되어 이들을 서로 연결하는 제2 소스/드레인 패턴; 상기 제1 소스/드레인 패턴과 전기적으로 연결되는 제1 활성 콘택; 및 상기 제2 소스/드레인 패턴과 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제1 폭은 상기 제2 폭보다 작을 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로서, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 지닌 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른 반도체 소자는, PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판; 상기 PMOSFET 영역 상의 복수 개의 제1 활성 핀들; 상기 NMOSFET 영역 상의 복수 개의 제2 활성 핀들; 상기 제1 활성 핀들 및 상기 제2 활성 핀들을 가로지르며 제1 방향으로 연장되는 게이트 전극; 상기 제1 활성 핀들 상에 제공되어 이들을 서로 연결하는 제1 소스/드레인 패턴; 상기 제2 활성 핀들 상에 제공되어 이들을 서로 연결하는 제2 소스/드레인 패턴; 상기 제1 소스/드레인 패턴과 전기적으로 연결되는 제1 활성 콘택; 및 상기 제2 소스/드레인 패턴과 전기적으로 연결되는 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제1 폭은 상기 제2 폭보다 작을 수 있다.
본 발명의 다른 개념에 따른 반도체 소자는, 기판 상에서 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역; 상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 및 상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴과 각각 전기적으로 연결되는 제1 활성 콘택 및 제2 활성 콘택을 포함하되, 상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭을 가지고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭을 가지며, 상기 제1 폭은 상기 제2 폭보다 작되, 상기 제2 폭에 대한 상기 제1 폭의 비는 1/4보다 크고, 상기 제1 활성 콘택의 최하부는 제1 레벨에 위치하고, 상기 제2 활성 콘택의 최하부는 제2 레벨에 위치하되, 상기 제1 레벨은 상기 제2 레벨보다 높은 레벨에 위치할 수 있다.
본 발명의 또 다른 개념에 따른 반도체 소자는, 기판 상에 PMOSFET 영역 및 NMOSFET 영역을 포함하는 로직 셀, 상기 PMOSFET 영역 및 상기 NMOSFET 영역은 제1 방향으로 서로 이격되고; 상기 PMOSFET 영역 상의 제1 활성 핀들 및 상기 NMOSFET 영역 상의 제2 활성 핀들을 정의하는 소자 분리막, 상기 제1 및 제2 활성 핀들은 상기 제1 방향에 교차하는 제2 방향으로 연장되고; 상기 제1 활성 핀들 상에 제공되어 이들을 서로 연결하는 제1 소스/드레인 패턴; 상기 제2 활성 핀들 상에 제공되어 이들을 서로 연결하는 제2 소스/드레인 패턴; 상기 제1 활성 핀들 및 상기 제2 활성 핀들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극의 양 측 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 스페이서; 상기 게이트 전극과 상기 제1 채널 패턴 사이, 상기 게이트 전극과 상기 제2 채널 패턴 사이 및 상기 게이트 전극과 상기 게이트 스페이서 사이에 개재된 게이트 유전 패턴; 상기 게이트 전극의 상면 상에 제공되어, 상기 게이트 전극과 함께 상기 제1 방향으로 연장되는 게이트 캐핑 패턴; 상기 게이트 전극, 상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴 상의 층간 절연막; 상기 층간 절연막 내에 배치되고, 상기 게이트 전극과 전기적으로 연결되는 게이트 콘택; 상기 층간 절연막 내에 배치되고, 상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴과 각각 전기적으로 연결되는 제1 활성 콘택 및 제2 활성 콘택; 및 상기 제1 활성 콘택과 상기 제1 소스/드레인 패턴 사이 및 상기 제2 활성 콘택과 상기 한 쌍의 제2 소스/드레인 패턴 사이에 각각 제공되는 제1 실리사이드 패턴 및 제2 실리사이드 패턴을 포함하되, 상기 제1 활성 핀들의 개수는 적어도 3개이고, 상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭이며, 상기 제1 폭은 상기 제2 폭보다 작되, 상기 제2 폭에 대한 상기 제1 폭의 비는 1/4보다 클 수 있다.
본 발명의 따른 반도체 소자는, PMOSFET 영역에 제공된 활성 콘택의 크기가 NMOSFET 영역에 제공된 활성 콘택보다 작은 크기를 가짐으로써, PMOSFET 영역의 채널 패턴에 보다 많은 응력을 제공하고 기생 커패시턴스를 줄임으로써 소자의 성능을 향상시킬 수 있다는 장점이 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선 및 D-D' 선에 따른 단면도들이다.
도 3a 및 도 3b는 본 발명의 비교예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C' 선에 따른 단면도들이다.
도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C' 선에 따른 단면도들이다.
도 5는 도 3a, 도 3b, 도 4a 및 도 4b에서의 반도체 소자의 동작 속도를 나타내는 그래프이다.
도 6, 도 8, 도 10 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 7, 도 9a, 도 11a 및 도 13a는 각각 도 6, 도 8, 도 10 및 도 12의 A-A' 선에 따른 단면도들이다.
도 9b, 도 11b 및 도 13b는 각각 도 8, 도 10 및 도 12의 B-B' 선에 따른 단면도들이다.
도 11c 및 도 13c는 각각 도 10 및 도 12의 C-C' 선에 따른 단면도들이다.
도 11d 및 도 13d는 각각 도 10 및 도 12의 D-D' 선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A' 선, B-B' 선, C-C' 선 및 D-D' 선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서 로직 셀(LC)은 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립 플롭 등)를 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 기판(100)은 실리콘(Si), 게르마늄(Ge), 실리콘-게르마늄(SiGe) 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)이 정의될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
제1 활성 패턴들(AP1)은 제1 방향(D1)을 따라 배열된 복수 개의 활성 핀들을 포함할 수 있다. 일 예로, 제1 활성 패턴들(AP1)은 제1 활성 핀(AF1), 제2 활성 핀(AF2) 및 제3 활성 핀(AF3)을 포함할 수 있다. 제2 활성 패턴들(AP2) 또한 제1 방향(D1)을 따라 배열된 복수 개의 활성 핀들을 포함할 수 있다. 일 예로, 제2 활성 패턴들(AP2)은 제4 활성 핀(AF4), 제5 활성 핀(AF5) 및 제6 활성 핀(AF6)을 포함할 수 있다. 도면 상에는 제1 활성 패턴들(AP1)이 3개의 활성 핀들을 포함하는 것으로 도시되었으나, 이에 제한되지 않고 제1 활성 패턴들(AP1)은 3개 이상의 활성 핀들을 포함할 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다(도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 PMOSFET 영역(PR) 상의 복수 개의 활성 핀들 상에 제공되어 이들을 서로 연결할 수 있다. 제2 소스/드레인 패턴들(SD2)은 NMOSFET 영역(NR) 상의 복수 개의 활성 핀들 상에 제공되어 이들을 서로 연결할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 머지된(merged) 소스/드레인 패턴들일 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함할 수 있다. 이로써, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 상면 및 제1 채널 패턴(CH1)의 적어도 하나의 측벽 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 상면 및 제2 채널 패턴(CH2)의 적어도 하나의 측벽 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술할 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 유전 패턴(GI)이 개재될 수 있다. 게이트 유전 패턴(GI)은, 그 위의 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 유전 패턴(GI)은, 제1 채널 패턴(CH1)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 제2 채널 패턴(CH2)의 상면 및 양 측벽들을 덮을 수 있다. 게이트 유전 패턴(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다 (도 13d 참조).
본 발명의 일 실시예로, 게이트 유전 패턴(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은, 제1 금속, 및 상기 제1 금속 상의 제2 금속을 포함할 수 있다. 제1 금속은 게이트 유전 패턴(GI) 상에 제공되어, 제1 및 제2 채널 패턴들(CH1, CH2)에 인접할 수 있다. 제1 금속은 트랜지스터의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다. 제1 금속의 두께 및 조성을 조절하여, 목적하는 문턱 전압을 달성할 수 있다.
제1 금속은 금속 질화막을 포함할 수 있다. 예를 들어, 제1 금속은 티타늄(Ti), 탄탈(Ta), 알루미늄(Al), 텅스텐(W) 및 몰리브덴(Mo)으로 이루어진 군에서 선택된 적어도 하나의 금속 및 질소(N)를 포함할 수 있다. 제1 금속은 탄소(C)를 더 포함할 수 있다. 제1 금속은, 적층된 복수 개의 일함수 금속막들을 포함할 수 있다.
제2 금속은 제1 금속에 비해 저항이 낮은 금속을 포함할 수 있다. 예를 들어, 제2 금속은 텅스텐(W), 알루미늄(Al), 티타늄(Ti) 및 탄탈(Ta)로 이루어진 군에서 선택된 적어도 하나의 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다.
제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110-140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 인접하는 로직 셀(LC)의 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 제1 및 제2 활성 콘택들(AC1, AC2)이 제공될 수 있다. 제1 및 제2 활성 콘택들(AC1, AC2)은 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
제1 및 제2 활성 콘택(AC1, AC2)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 제1 및 제2 활성 콘택(AC1, AC2)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 제1 및 제2 활성 콘택(AC1, AC2)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 제1 및 제2 활성 콘택(AC1, AC2)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
도 2c를 다시 참조하면, 제1 활성 콘택(AC1)의 제1 방향(D1)으로의 최대 폭은 제1 폭(W1)일 수 있고, 제2 활성 콘택(AC2)의 제1 방향(D1)으로의 최대 폭은 제2 폭(W2)일 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 작을 수 있다 (W1<W2). 제1 폭(W1)은 제2 폭(W2)보다 작되, 제2 폭(W2)에 대한 제1 폭(W1)의 비는 1/4보다 클 수 있다. 즉, 제 2 폭(W2)에 대한 제1 폭(W1)의 비는 1/4보다 크고 1보다 작을 수 있다. 제1 활성 콘택(AC1)의 제1 폭(W1)이 작아짐에 따라, 제1 활성 콘택(AC1)과 인접하는 게이트 전극(GE) 간의 기생 커패시턴스(parasitic capacitance)가 감소할 수 있다.
제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)의 상면은 서로 공면을 이루고, 제1 활성 콘택(AC1)의 수직 길이(H1)는 제2 활성 콘택(AC2)의 수직 길이(H2)보다 작을 수 있다. 다시 말하면, 제1 활성 콘택(AC1)의 제3 방향(D3)으로의 두께는 제2 활성 콘택(AC2)의 제3 방향(D3)으로의 두께보다 작을 수 있다. 제1 활성 콘택(AC1)의 하면은 제2 활성 콘택(AC2)의 하면보다 높은 레벨에 위치할 수 있다. 즉, 제1 활성 콘택(AC1)의 최하부의 레벨은 제1 레벨(LV1)이고, 제2 활성 콘택(AC2)의 최하부의 레벨은 제2 레벨(LV2)이되, 제1 레벨(V1)은 제2 레벨(LV2)보다 높은 레벨에 위치할 수 있다. 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)의 상면은 제2 층간 절연막(120)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 및 제2 소스/드레인 패턴(SD1, SD2)의 일부분이 리세스되어, 각각 제1 및 제2 리세스 영역(RS1, RS2)이 정의될 수 있다. 제1 활성 콘택(AC1)은 제1 소스/드레인 패턴(SD1)이 리세스되어 형성된 제1 리세스 영역(RS1) 내에 제공될 수 있다. 제2 활성 콘택(AC2)은 제2 소스/드레인 패턴(SD2)이 리세스되어 형성된 제2 리세스 영역(RS2) 내에 제공될 수 있다. 제1 리세스 영역(RS1)의 하면은 제2 리세스 영역(RS2)의 하면보다 높은 레벨에 위치할 수 있다. 도 2c에 나타난 바와 같이, 제1 폭(W1)이 제2 폭(W2)보다 작고 제1 활성 콘택(AC1)의 수직 길이(H1)가 제2 활성 콘택(AC2)의 수직 길이(H2)보다 작으므로, 제1 리세스 영역(RS1)의 부피는 제2 리세스 영역(RS2)의 부피보다 작을 수 있다. 즉, 제1 소스/드레인 패턴(SD1)이 리세스되는 영역의 부피는 제2 소스/드레인 패턴(SD2)이 리세스되는 영역의 부피보다 작을 수 있다. 리세스되지 않고 잔류하는 제1 소스/드레인 패턴(SD1)의 부피는, 리세스되지 않고 잔류하는 제2 소스/드레인 패턴(SD2)의 부피보다 클 수 있다. 잔류하는 제1 소스/드레인 패턴(SD1)이 상대적으로 큰 부피를 가지므로, 잔류하는 제1 소스/드레인 패턴(SD1)이 제1 채널 패턴(CH1)에 상대적으로 큰 압축 응력을 제공할 수 있다. 결과적으로, 제1 채널 패턴(CH1)의 채널 저항이 감소할 수 있다.
제1 활성 콘택(AC1)의 제1 폭(W1)이 제2 활성 콘택(AC2)의 제2 폭(W2)보다 작아짐으로 인해, 제1 활성 콘택(AC1)의 콘택 저항이 증가할 수 있다. 그러나 기생 커패시턴스 및 채널 저항도 함께 감소함에 따라, 콘택 저항의 증가가 상쇄되어 최적화된 전기적 특성을 갖는 반도체 소자를 구현할 수 있다. 즉, RC 딜레이(delay)를 최소화하여 반도체 소자의 성능을 향상시킬 수 있다.
제1 활성 콘택(AC1)과 제1 소스/드레인 패턴(SD1) 사이에 제1 실리사이드 패턴(SC1)이 개재되고, 제2 활성 콘택(AC2)과 제2 소스/드레인 패턴(SD2) 사이에 제2 실리사이드 패턴(SC2)이 개재될 수 있다. 제1 활성 콘택(AC1)은 제1 실리사이드 패턴(SC1)을 통해 제1 소스/드레인 패턴(SD1)과 전기적으로 연결되고, 제2 활성 콘택(AC2)은 제2 실리사이드 패턴(SC2)을 통해 제2 소스/드레인 패턴(SD2)과 전기적으로 연결될 수 있다. 제1 및 제2 실리사이드 패턴(SC1, SC2)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제1 활성 콘택(AC1)은 제1 방향(D1)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 일 예로, 제1 실리사이드 패턴(SC1)은 제1 활성 콘택(AC1)의 제1 측벽(SW1) 및 제2 측벽(SW2) 중 적어도 하나의 측벽의 일부분과 접촉할 수 있다. 다시 말하면, 제1 실리사이드 패턴(SC1)은 제1 활성 콘택(AC1)의 측벽들 중 적어도 어느 하나 그리고 제1 활성 콘택(AC1)의 하면과 접촉할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 PMOSFET 영역 및 NMOSFET 영역(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다. 게이트 콘택(GC)의 상면은, 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)의 상면과 공면을 이룰 수 있다.
게이트 콘택(GC)은 제2 방향(D2)으로 연장되어, 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2) 사이에 위치할 수 있다. 평면적 관점에서, 게이트 콘택(GC)의 일부분은 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2) 사이에 위치하고, 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)과 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 콘택(AC1)의 제1 방향(D1)으로의 폭이 작아짐에 따라, 게이트 콘택(GC)과 제1 및 제2 활성 콘택(AC1, AC2) 간의 쇼트(short)를 방지할 수 있으며 디자인의 자유도가 향상될 수 있다.
제1 활성 콘택(AC1), 제2 활성 콘택(AC2) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어 패턴(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어 패턴(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어 패턴(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN0, 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 포함할 수 있다. 하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1)은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다.
하부 비아들(VI)은, 제1 및 제2 하부 배선들(LIL1, LIL2)과 제1 및 제2 활성 콘택들(AC1, AC2) 사이에 개재될 수 있다. 하부 비아들(VI)은, 제2 하부 배선들(LIL2)과 게이트 콘택들(GC) 사이에 개재될 수 있다.
제4 층간 절연막(140) 내에 제2 금속 층(M2)이 제공될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL)을 포함할 수 있다.
상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다.
상부 배선(UIL)은 라인부(HEP) 및 비아부(VEP)를 포함할 수 있다. 라인부(HEP)는 제4 층간 절연막(140) 상부에 제공되어, 제1 방향(D1)으로 연장되는 부분일 수 있다. 비아부(VEP)는 제4 층간 절연막(140)의 하부에 제공되어, 라인부(HEP)로부터 제1 금속 층(M1)을 향해 연장될 수 있다. 다시 말하면, 비아부(VEP)는 제1 금속 층(M1)과 라인부(HEP) 사이에 개재되어, 이들을 서로 연결하는 비아일 수 있다.
라인부(HEP) 및 비아부(VEP)는 서로 일체로 연결되어 하나의 도전체, 즉 하나의 상부 배선(UIL)을 구성할 수 있다. 라인부(HEP) 및 비아부(VEP)는 듀얼 다마신 공정을 통해 하나의 상부 배선(UIL)으로 형성될 수 있다.
도 3a 및 도 3b는 본 발명의 비교예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C' 선에 따른 단면도들이다. 도 4a 및 도 4b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 C-C' 선에 따른 단면도들이다. 도 5는 도 3a, 도 3b, 도 4a 및 도 4b에서의 반도체 소자의 동작 속도를 나타내는 그래프이다. 일부 구성요소는 설명의 간결함을 위해 도면에 도시하지 않았다.
도 3a, 도 3b, 도 4a 및 도 4b를 참조하면, 기판(100)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하고, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2), 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 그리고 제1 및 제2 활성 콘택들(AC1, AC2)이 제공될 수 있다.
도 3a의 경우 (비교예 1), 제1 및 제2 활성 패턴들(AP1, AP2)은 각각 2개의 활성 핀들을 포함하되 제1 활성 콘택(AC1)의 제1 방향(D1)으로의 최대 폭인 제1 폭(W1)과 제2 활성 콘택(AC2)의 제1 방향(D1)으로의 최대 폭인 제2 폭(W2)이 서로 동일하다. 도 3b의 경우 (비교예 2), 제1 및 제2 활성 패턴들(AP1, AP2)은 각각 2개의 활성 핀들을 포함하되, 제1 폭(W1)은 제2 폭(W2)의 2/3이다.
도 4a의 경우 (실시예 1), 제1 및 제2 활성 패턴들(AP1, AP2)은 각각 3개의 활성 핀들을 포함하되, 제1 폭(W1) 및 제2 폭(W2)은 서로 동일하다. 도 4b의 경우 (실시예 2), 제1 및 제2 활성 패턴들(AP1, AP2)은 각각 3개의 활성 핀들을 포함하되, 제1 폭(W1)은 제2 폭(W2)의 2/3이다.
도 5를 참조하면, 비교예 1(도 3a 참조)에 비해 비교예 2(도 3b 참조)에서의 반도체 소자의 동작 속도가 저하되었다. 구체적으로, 제1 활성 패턴들(AP1)이 2개의 활성 핀들을 포함할 때는, W1/W2의 수치가 1보다 작아질수록 반도체 소자의 동작 속도가 저하되었다. 이는 활성 핀들의 개수가 2개 이하인 경우, 제1 활성 콘택(AC1)의 사이즈가 작아 콘택 저항이 이미 높은 상태이기 때문에 기생 커패시턴스와 채널 저항의 감소로 콘택 저항의 증가를 상쇄하기 어렵기 때문이다.
이와 달리, 실시예 1(도 4a 참조)에 비해 실시예 2(도 4b 참조)에서의 반도체 소자의 동작 속도가 증가한 것을 확인할 수 있다. 구체적으로, 제1 활성 패턴들(AP1)이 3개의 활성 핀들을 포함할 때는, W1/W2 수치가 1보다 작아질수록 반도체 소자의 동작 속도가 증가하였다. 활성 핀들의 개수가 적어도 3개 이상인 경우, 기생 커패시턴스와 채널 저항의 감소로 증가하는 콘택 저항을 상쇄할 수 있다. 즉, 제1 활성 콘택(AC1)의 사이즈를 조절하여 최적화된 전기적 특성을 갖는 반도체 소자를 구현할 수 있다.
도 6, 도 8, 도 10 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 7, 도 9a, 도 11a 및 도 13a는 각각 도 6, 도 8, 도 10 및 도 12의 A-A' 선에 따른 단면도들이다. 도 9b, 도 11b 및 도 13b는 각각 도 8, 도 10 및 도 12의 B-B' 선에 따른 단면도들이다. 도 11c 및 도 13c는 각각 도 10 및 도 12의 C-C' 선에 따른 단면도들이다. 도 11d 및 도 13d는 각각 도 10 및 도 12의 D-D' 선에 따른 단면도들이다.
도 6 및 도 7을 참조하면, PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. PMOSFET 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, NMOSFET 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)은 복수 개의 활성 핀들을 포함할 수 있다. 일 예로, 제1 활성 패턴들(AP1)은 제1 활성 핀(AF1), 제2 활성 핀(AF2) 및 제3 활성 핀(AF3)을 포함할 수 있고, 제2 활성 패턴들(AP2)은 제4 활성 핀(AF4), 제5 활성 핀(AF5) 및 제6 활성 핀(AF6)을 포함할 수 있다. 제1 활성 패턴들(AP1)은 적어도 3개의 활성 핀들을 포함할 수 있다.
제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태로 형성될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(MA)을 형성하는 것 및 하드 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 10 및 도 11a 내지 도 11d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RSR1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 11c 참고).
제1 활성 패턴(AP1)의 제1 리세스(RSR1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 일 예로, 제1 소스/드레인 패턴들(SD1)은 실리콘-게르마늄(SiGe)을 포함하여 제1 채널 패턴(CH1)에 압축 응력을 제공할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여, 제2 리세스들(RSR2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RSR2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 12 및 도 13a 내지 도 13d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 하드 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 유전 패턴(GI), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다. 게이트 전극(GE)은, 제1 금속 패턴 및 상기 제1 금속 패턴 상의 제2 금속 패턴을 포함할 수 있다. 제1 금속 패턴은 트랜지스터의 문턱 전압을 조절할 수 있는 일함수 금속으로 형성될 수 있고, 제2 금속 패턴은 저항이 낮은 금속으로 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 제1 및 제2 활성 콘택들(AC1, AC2)이 형성될 수 있다. 제1 활성 콘택(AC1)의 제1 방향(D1)으로의 최대 폭인 제1 폭(W1)은 제2 활성 콘택(AC2)의 제1 방향(D1)으로의 최대 폭인 제2 폭(W2)보다 작도록 형성될 수 있다. 여기서 제1 폭(W1)은 제2 폭(W2)보다 작되, 제2 폭(W2)에 대한 제1 폭(W1)의 비는 1/4보다 클 수 있다. 제1 활성 콘택(AC1)의 최하부는 제1 레벨(LV1)에 위치하고, 제2 활성 콘택(AC2)의 최하부는 제2 레벨(LV2)에 위치할 수 있다. 제1 레벨(LV1)은 제2 레벨(LV2)보다 높은 레벨에 위치할 수 있다. 즉, 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)의 상면은 서로 공면을 이루되, 제1 활성 콘택(AC1)의 수직 길이(H1)가 제2 활성 콘택(AC2)의 수직 길이(H2)보다 작도록 형성될 수 있다.
제1 및 제2 활성 콘택들(AC1, AC2)을 형성하는 것은 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 일부분을 리세스하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2) 내에 각각 제1 및 제2 리세스 영역(RS1, RS2)를 형성하는 것을 포함할 수 있다. 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 리세스하여 형성된 제1 및 제2 리세스 영역(RS1, RS2) 내에 각각 제1 및 제2 활성 콘택들(AC1, AC2)이 제공될 수 있다. 여기서, 제1 리세스 영역(RS1)의 부피는 제2 리세스 영역(RS2)의 부피보다 작을 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다. 일 예로, 게이트 콘택(GC)은 제2 방향(D2)으로 연장되어, 그 일부분은 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2) 사이에 위치하고 제1 활성 콘택(AC1) 및 제2 활성 콘택(AC2)과 제1 방향(D1)으로 서로 이격될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)을 형성하는 것은, 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 하부 비아들(VI)을 형성하는 것을 포함할 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)을 형성하는 것은, 상부 배선들(UIL)을 형성하는 것을 포함할 수 있다. 상부 배선들(UIL)은 듀얼 다마신 공정을 통해 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. PMOSFET 영역 및 NMOSFET 영역을 포함하는 기판;
    상기 PMOSFET 영역 상의 복수 개의 제1 활성 핀들;
    상기 NMOSFET 영역 상의 복수 개의 제2 활성 핀들;
    상기 제1 활성 핀들 및 상기 제2 활성 핀들을 가로지르며 제1 방향으로 연장되는 게이트 전극;
    상기 제1 활성 핀들 상에 제공되어 이들을 서로 연결하는 제1 소스/드레인 패턴;
    상기 제2 활성 핀들 상에 제공되어 이들을 서로 연결하는 제2 소스/드레인 패턴;
    상기 제1 소스/드레인 패턴과 전기적으로 연결되는 제1 활성 콘택; 및
    상기 제2 소스/드레인 패턴과 전기적으로 연결되는 제2 활성 콘택을 포함하되,
    상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭이고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭이며,
    상기 제1 폭은 상기 제2 폭보다 작은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 폭은 상기 제2 폭보다 작되, 상기 제2 폭에 대한 상기 제1 폭의 비는 1/4보다 큰 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 활성 핀들의 개수는 적어도 3개인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 활성 콘택은 상기 제1 소스/드레인 패턴이 리세스되는 영역 내에 제공되고,
    상기 제2 활성 콘택은 상기 제2 소스/드레인 패턴이 리세스되는 영역 내에 제공되며,
    상기 제1 소스/드레인 패턴은 실리콘-게르마늄(SiGe)을 포함하고,
    상기 제1 소스/드레인 패턴이 리세스되는 영역의 부피는 상기 제2 소스/드레인 패턴이 리세스되는 영역의 부피보다 작은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 활성 콘택의 하면은 상기 제2 활성 콘택의 하면보다 높은 레벨에 위치하는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 활성 콘택의 수직 길이는 상기 제2 활성 콘택의 수직 길이보다 작은 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 전극과 전기적으로 연결되는 게이트 콘택을 더 포함하되,
    상기 게이트 콘택은 상기 제1 방향에 교차하는 제2 방향으로 연장되며,
    평면적 관점에서 상기 게이트 콘택의 일부분은 상기 제1 활성 콘택 및 상기 제2 활성 콘택 사이에 위치하고, 상기 제1 활성 콘택 및 상기 제2 활성 콘택과 상기 제1 방향으로 이격되는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 소스/드레인 패턴과 상기 제1 활성 콘택 사이에 위치하는 제1 실리사이드 패턴; 및
    상기 제2 소스/드레인 패턴과 상기 제2 활성 콘택 사이에 위치하는 제2 실리사이드 패턴을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 활성 콘택은 상기 제1 방향으로 서로 대향하는 제1 측벽 및 제2 측벽을 포함하며,
    상기 제1 실리사이드 패턴은 상기 제1 활성 콘택의 상기 제1 측벽 및 상기 제2 측벽 중 적어도 하나의 측벽의 일부분과 접촉하는 반도체 소자.
  10. 기판 상에서 제1 방향으로 서로 이격된 PMOSFET 영역 및 NMOSFET 영역;
    상기 PMOSFET 영역 및 상기 NMOSFET 영역 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴 상에 각각 제공되는 제1 소스/드레인 패턴 및 제2 소스/드레인 패턴; 및
    상기 제1 소스/드레인 패턴 및 상기 제2 소스/드레인 패턴과 각각 전기적으로 연결되는 제1 활성 콘택 및 제2 활성 콘택을 포함하되,
    상기 제1 활성 콘택의 상기 제1 방향으로의 최대 폭은 제1 폭을 가지고, 상기 제2 활성 콘택의 상기 제1 방향으로의 최대 폭은 제2 폭을 가지며,
    상기 제1 폭은 상기 제2 폭보다 작되, 상기 제2 폭에 대한 상기 제1 폭의 비는 1/4보다 크고,
    상기 제1 활성 콘택의 최하부는 제1 레벨에 위치하고, 상기 제2 활성 콘택의 최하부는 제2 레벨에 위치하되, 상기 제1 레벨은 상기 제2 레벨보다 높은 레벨에 위치하는 반도체 소자.
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