KR20220161623A - 반도체 소자 - Google Patents

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유정균
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양정길
홍상현
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Abstract

본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접한 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극과 상기 제1 활성 패턴, 및 상기 게이트 전극과 상기 제2 활성 패턴 사이에 제공되는 게이트 절연막; 상기 게이트 절연막 상의 제1 일함수 패턴; 및 상기 제1 일함수 패턴 상의 제2 일함수 패턴을 포함하되, 상기 게이트 전극은: 상기 제2 일함수 패턴 상의 배리어 패턴; 및 상기 배리어 패턴 상의 금속 패턴을 포함하고, 상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각은, 서로 상이한 금속 산화물을 포함하고 상기 게이트 전극을 따라 상기 제1 방향으로 연장될 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명은 반도체 소자에 관한 것으로써, 더욱 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 지닌 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 방향으로 서로 인접한 제1 활성 영역 및 제2 활성 영역을 포함하는 기판; 상기 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴; 상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 상기 게이트 전극과 상기 제1 활성 패턴, 및 상기 게이트 전극과 상기 제2 활성 패턴 사이에 제공되는 게이트 절연막; 상기 게이트 절연막 상의 제1 일함수 패턴; 및 상기 제1 일함수 패턴 상의 제2 일함수 패턴을 포함하되, 상기 게이트 전극은: 상기 제2 일함수 패턴 상의 배리어 패턴; 및 상기 배리어 패턴 상의 금속 패턴을 포함하고, 상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각은, 서로 상이한 금속 산화물을 포함하고 상기 게이트 전극을 따라 상기 제1 방향으로 연장될 수 있다.
본 발명에 따르면, 게이트 절연막과 게이트 전극 사이에 개재되어 트랜지스터의 문턱 전압을 조절하는 일함수 패턴은 서로 상이한 금속 산화물을 갖는 제1 일함수 패턴과 제2 일함수 패턴을 포함할 수 있다. 제2 일함수 패턴이 제1 일함수 패턴 상에 위치함으로써, 반도체 소자의 제조 공정 시 발생할 수 있는 제1 일함수 패턴과 게이트 절연막의 식각 손상을 방지하거나 최소화할 수 있다. 결과적으로, 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 3a는 도 2a의 M 영역을 확대한 단면도이다.
도 3b는 도 2b의 N 영역을 확대한 단면도이다.
도 4는 도 3a의 P 영역을 확대한 단면도이다.
도 5는 도 2d의 P1 영역을 확대한 단면도이다.
도 6, 도 8, 도 10, 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다.
도 7, 도 9a, 도 11a, 및 도 13a는 각각 도 6, 도 8, 도 10, 및 도 12의 A-A'선에 따른 단면도들이다.
도 9b, 도 11b, 및 도 13b는 각각 도 8, 도 10, 및 도 12의 B-B'선에 따른 단면도들이다.
도 11c, 및 도 13c는 각각 도 10, 및 도 12의 C-C'선에 따른 단면도들이다.
도 11d, 및 도 13d는 각각 도 10, 및 도 12의 D-D'선에 따른 단면도들이다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 게이트 절연막, 일함수 패턴 및 게이트 전극을 형성하는 과정을 설명하기 위한 것으로, 각각 도 2a의 M 영역을 확대한 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 16은 도 15의 P1 영역을 확대한 단면도이다.
도 17은 도 2a의 M 영역을 확대한 단면도이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 19는 도 18의 P1 영역을 확대한 단면도이다.
도 20은 도 2b의 N 영역을 확대한 단면도이다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다.
도 22a는 도 2a의 M 영역을 확대한 단면도이다.
도 22b는 도 2b의 N 영역을 확대한 단면도이다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a 내지 도 2d는 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 도 3a는 도 2a의 M 영역을 확대한 단면도이다. 도 3b는 도 2b의 N 영역을 확대한 단면도이다. 도 4는 도 3a의 P 영역을 확대한 단면도이다. 도 5는 도 2d의 P1 영역을 확대한 단면도이다.
도 1 및 도 2a 내지 도 2d를 참조하면, 기판(100) 상에 로직 셀(LC)이 제공될 수 있다. 본 명세서에서, 로직 셀(LC)을 특정 기능을 수행하는 논리 소자(예를 들어, 인버터, 플립-플롭 등)을 의미할 수 있다. 즉, 로직 셀(LC)은 논리 소자를 구성하기 위한 트랜지스터들 및 상기 트랜지스터들을 서로 연결하는 배선들을 포함할 수 있다.
기판(100)은 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함할 수 있다. 본 발명의 일 실시예로, 제1 활성 영역(PR)은 PMOSFET 영역일 수 있고, 제2 활성 영역(NR)은 NMOSFET 영역일 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 형성된 제2 트렌치(TR2)에 의해 제1 활성 영역(PR) 및 제2 활성 영역(NR)이 정의될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 위치할 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 제2 트렌치(TR2)를 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR) 각각은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 각각 제1 활성 패턴들(AP1) 및 제2 활성 패턴들(AP2)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 수직한 방향(즉, 제3 방향(D3))으로 돌출된 부분들일 수 있다. 서로 인접하는 제1 활성 패턴들(AP1) 사이 및 서로 인접하는 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제1 트렌치(TR1)는 제2 트렌치(TR2)보다 얕을 수 있다.
소자 분리막(ST)이 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다 (도 2d 참조). 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 핀(Fin) 형태를 가질 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들을 덮지 않을 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2)의 하부 측벽들을 덮을 수 있다.
제1 활성 패턴들(AP1)의 상부들에 제1 소스/드레인 패턴들(SD1)이 제공될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)의 불순물 영역들일 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 개재될 수 있다. 제2 활성 패턴들(AP2)의 상부들에 제2 소스/드레인 패턴들(SD2)이 제공될 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)의 불순물 영역들일 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 개재될 수 있다.
제1 및 제2 소스/드레인 패턴들(SD1, SD2)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 일 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들과 공면을 이룰 수 있다. 다른 예로, 제1 및 제2 소스/드레인 패턴들(SD1, SD2)의 상면들은 제1 및 제2 채널 패턴들(CH1, CH2)의 상면들보다 더 높을 수 있다.
제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 이로서, 제1 소스/드레인 패턴들(SD1)은 제1 채널 패턴들(CH1)에 압축 응력(compressive stress)을 제공할 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다. 게이트 전극들(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 각각의 게이트 전극들(GE)은, 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면 및 양 측벽들을 둘러쌀 수 있다.
도 2d를 다시 참조하면, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 채널 패턴(CH1)의 적어도 하나의 제1 측벽(SW1) 상에 제공될 수 있다. 게이트 전극(GE)은 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 채널 패턴(CH2)의 적어도 하나의 제2 측벽(SW2) 상에 제공될 수 있다. 다시 말하면, 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, FinFET)일 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 게이트 전극들(GE) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 스페이서들(GS)은 게이트 전극들(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 스페이서들(GS)의 상면들은 게이트 전극들(GE)의 상면들보다 높을 수 있다. 게이트 스페이서들(GS)의 상면들은 후술할 제1 층간 절연막(110)의 상면과 공면을 이룰 수 있다. 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
각각의 게이트 전극들(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다. 게이트 캐핑 패턴(GP)은 게이트 전극(GE)을 따라 제1 방향(D1)으로 연장될 수 있다. 게이트 캐핑 패턴(GP)은 후술하는 제1 및 제2 층간 절연막들(110, 120)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 구체적으로, 게이트 캐핑 패턴들(GP)은 SiON, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)과 제1 활성 패턴(AP1) 사이 및 게이트 전극(GE)과 제2 활성 패턴(AP2) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 일 예로, 게이트 절연막(GI)은, 제1 채널 패턴(CH1)의 제1 상면(TS1) 및 제1 측벽(SW1)을 덮을 수 있다. 게이트 절연막(GI)은, 제2 채널 패턴(CH2)의 제2 상면(TS2) 및 제2 측벽(SW2)을 덮을 수 있다. 게이트 절연막(GI)은, 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면을 덮을 수 있다.
도 2d 및 도 5를 참조하면, 게이트 절연막(GI)은 계면막(IL), 및 계면막(IL) 상에 제공되는 고유전층(HK)을 포함할 수 있다. 계면막(IL)은 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각의 표면을 직접 덮을 수 있다. 계면막(IL)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 계면막(IL)은 게이트 전극(GE)의 바닥면을 따라 제1 방향(D1)으로 연장될 수 있다.
고유전층(HK)은 실리콘 산화물보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 고유전층(HK)은 계면막(IL)보다 두꺼울 수 있다. 고유전층(HK)은 게이트 전극(GE)의 바닥면을 따라 제1 방향(D1)으로 연장될 수 있다.
게이트 전극(GE)과 게이트 절연막(GI) 사이에 일함수 패턴(WF)이 개재될 수 있다. 일함수 패턴(WF)은 게이트 전극(GE)의 바닥면을 따라 제1 방향(D1)으로 연장될 수 있다. 일함수 패턴(WF)은 게이트 절연막(GI) 상의 제1 일함수 패턴(WF1) 및 제1 일함수 패턴(WF1) 상의 제2 일함수 패턴(WF2)을 포함할 수 있다. 제1 일함수 패턴(WF1)은 고유전층(HK)과 접할 수 있다. 제2 일함수 패턴(WF2)은 게이트 전극(GE)의 바닥면과 접할 수 있다.
제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각은 금속 산화물을 포함할 수 있다. 예를 들어, 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각은 알루미늄 산화물(AlOx), 란탄 산화물(LaOx), 지르코늄 산화물(ZrOx), 및 티타늄 산화물(TiOx) 중 적어도 어느 하나를 포함할 수 있다. 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각은 서로 상이한 금속 산화물을 포함할 수 있다. 일 예로, 제1 일함수 패턴(WF1)은 알루미늄 산화물을 포함하고, 제2 일함수 패턴(WF2)은 란탄 산화물을 포함할 수 있다. 제1 일함수 패턴(WF1)의 유전율 및 제2 일함수 패턴(WF2)의 유전율 각각은 계면막(IL)의 유전율보다 높을 수 있다.
제1 일함수 패턴(WF1)은 트랜지스터들의 문턱 전압을 조절할 수 있다. 후술하겠지만, 제1 일함수 패턴(WF1) 내의 제1 다이폴 원소가 게이트 절연막(GI)으로 확산됨으로써 트랜지스터들의 문턱 전압을 조절할 수 있다. 제2 일함수 패턴(WF2)이 제1 일함수 패턴(WF1) 상에 위치함으로써, 반도체 소자의 제조 공정 시, 제1 일함수 패턴(WF1)과 게이트 절연막(GI)의 식각 손상을 방지하거나 최소화할 수 있다. 결과적으로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
게이트 전극(GE)은 일함수 패턴(WF) 상의 배리어 패턴(BP), 배리어 패턴(BP) 상의 금속 패턴(MP), 및 금속 패턴(MP) 상의 전극 패턴(EL)을 포함할 수 있다.
배리어 패턴(BP)은 일함수 패턴(WF) 상에 제공될 수 있다. 배리어 패턴(BP)은 제1 활성 영역(PR) 상의 제1 부분(BP1), 및 제2 활성 영역(NR) 상의 제2 부분(BP2)을 포함할 수 있다. 배리어 패턴(BP)의 제1 부분(BP1)은 제2 부분(BP2)보다 두꺼울 수 있다.
도 2d를 다시 참조하면, 배리어 패턴(BP)은 제1 방향(D1)으로 서로 인접하는 제1 채널 패턴들(CH1) 사이에 제공될 수 있다. 배리어 패턴(BP)은 제1 방향(D1)으로 서로 인접하는 제2 채널 패턴들(CH2) 사이에 제공될 수 있다. 게이트 절연막(GI), 일함수 패턴(WF), 및 배리어 패턴(BP)은 제1 방향(D1)으로 서로 인접하는 제1 채널 패턴들(CH1), 및 제1 방향(D1)으로 서로 인접하는 제2 채널 패턴들(CH2) 사이의 공간을 채울 수 있다.
배리어 패턴(BP)은 금속 질화물을 포함할 수 있다. 예를 들어, 배리어 패턴(BP)은 티타늄 질화물(TiN), 탄탈 질화물(TaN) 또는 티타늄 산화 질화물(TiON) 중 적어도 어느 하나를 포함할 수 있다.
배리어 패턴(BP) 상에 금속 패턴(MP)이 제공될 수 있다. 금속 패턴(MP)은 금속 질화물 또는 실리콘 및/또는 알루미늄이 도핑된 금속 카바이드를 포함할 수 있다. 예를 들어, 금속 패턴(MP)은 티타늄 질화물(TiN), 탄탈 질화물(TaN), 티타늄 산화 질화물(TiON), 티타늄 실리콘 질화물(TiSiN), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 카본 질화물(WCN), 몰리브덴 질화물(MoN), 알루미늄이 도핑된 티타늄 카바이드(TiAlC), 알루미늄이 도핑된 탄탈 카바이드(TaAlC), 실리콘이 도핑된 탄탈 카바이드(TaSiC), 알루미늄 및 실리콘이 도핑된 티타늄 카바이드(TiAlSiC), 알루미늄 및 실리콘이 도핑된 탄탈 카바이드(TaAlSiC), 또는 알루미늄이 도핑된 티타늄(TiAl) 중 적어도 어느 하나를 포함할 수 있다. 즉, 금속 패턴(MP)은 트랜지스터들의 문턱 전압을 조절하는 일함수 금속을 포함할 수 있다.
금속 패턴(MP) 상에 전극 패턴(EL)이 제공될 수 있다. 전극 패턴(EL)은 금속 패턴(MP)보다 저항이 낮은 금속을 포함할 수 있다. 일 예로, 전극 패턴(EL)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti) 또는 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(110)이 제공될 수 있다. 제1 층간 절연막(110)은 게이트 스페이서들(GS) 및 제1 및 제2 소스/드레인 패턴들(SD1, SD2)을 덮을 수 있다. 제1 층간 절연막(110)의 상면은, 게이트 캐핑 패턴들(GP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 실질적으로 공면을 이룰 수 있다. 제1 층간 절연막(110) 상에, 게이트 캐핑 패턴들(GP)을 덮는 제2 층간 절연막(120)이 제공될 수 있다. 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 일 예로, 제1 내지 제4 층간 절연막들(110, 120, 130, 140)은 실리콘 산화막을 포함할 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 제공될 수 있다. 분리 구조체(DB)는 제1 방향(D1)으로 게이트 전극들(GE)과 평행하게 연장될 수 있다. 분리 구조체(DB)와 그에 인접하는 게이트 전극(GE) 간의 피치는 제1 피치와 동일할 수 있다.
분리 구조체(DB)는 제1 및 제2 층간 절연막들(110, 120)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장될 수 있다. 분리 구조체(DB)는 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 상부를 관통할 수 있다. 분리 구조체(DB)는 로직 셀(LC)의 제1 및 제2 활성 영역들(PR, NR)을 인접하는 로직 셀의 활성 영역으로부터 분리시킬 수 있다.
제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 각각 전기적으로 연결되는 활성 콘택들(AC)이 제공될 수 있다. 각각의 활성 콘택들(AC)은, 한 쌍의 게이트 전극들(GE) 사이에 제공될 수 있다.
활성 콘택(AC)은 자기 정렬된 콘택(self-aligned contact)일 수 있다. 다시 말하면, 활성 콘택(AC)은 게이트 캐핑 패턴(GP) 및 게이트 스페이서(GS)를 이용하여 자기 정렬적으로 형성될 수 있다. 예를 들어, 활성 콘택(AC)은 게이트 스페이서(GS)의 측벽의 적어도 일부를 덮을 수 있다. 도시되지는 않았지만, 활성 콘택(AC)은, 게이트 캐핑 패턴(GP)의 상면의 일부를 덮을 수 있다.
활성 콘택(AC)과 제1 소스/드레인 패턴(SD1) 사이, 및 활성 콘택(AC)과 제2 소스/드레인 패턴(SD2) 사이에 실리사이드 패턴(SC)이 개재될 수 있다. 활성 콘택(AC)은, 실리사이드 패턴(SC)을 통해 소스/드레인 패턴(SD1, SD2)과 전기적으로 연결될 수 있다. 실리사이드 패턴(SC)은 금속-실리사이드(Metal-Silicide)를 포함할 수 있으며, 일 예로 티타늄-실리사이드, 탄탈륨-실리사이드, 텅스텐-실리사이드, 니켈-실리사이드, 및 코발트-실리사이드 중 적어도 하나를 포함할 수 있다.
제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다. 평면적 관점에서, 게이트 콘택(GC)은 제1 및 제2 활성 영역들(PR, NR) 사이에 제공될 수 있다. 게이트 콘택(GC)의 바닥면은 게이트 전극(GE)의 상면과 접할 수 있다. 게이트 콘택(GC)의 상면은, 제2 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
활성 콘택(AC) 및 게이트 콘택(GC) 각각은, 도전 패턴(FM) 및 도전 패턴(FM)을 감싸는 배리어막(BM)을 포함할 수 있다. 예를 들어, 도전 패턴(FM)은 알루미늄, 구리, 텅스텐, 몰리브데늄 및 코발트 중 적어도 하나의 금속을 포함할 수 있다. 배리어막(BM)은 도전 패턴(FM)의 측벽들 및 바닥면을 덮을 수 있다. 배리어막(BM)은 금속막/금속 질화막을 포함할 수 있다. 상기 금속막은 티타늄, 탄탈륨, 텅스텐, 니켈, 코발트 및 백금 중 적어도 하나를 포함할 수 있다. 상기 금속 질화막은 티타늄 질화막(TiN), 탄탈륨 질화막(TaN), 텅스텐 질화막(WN), 니켈 질화막(NiN), 코발트 질화막(CoN) 및 백금 질화막(PtN) 중 적어도 하나를 포함할 수 있다.
제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1)은 제1 하부 배선들(LIL1), 제2 하부 배선들(LIL2) 및 제1 비아들(VI1)을 포함할 수 있다. 제1 비아들(VI1)은, 제1 및 제2 하부 배선들(LIL1, LIL2) 아래에 제공될 수 있다. 제1 및 제2 하부 배선들(LIL1, LIL2)은 제3 층간 절연막(130)의 상부에 제공될 수 있다. 제1 비아들(VI1)은 제3 층간 절연막(130)의 하부에 제공될 수 있다.
제1 하부 배선들(LIL1)은 로직 셀(LC)을 가로지르며 제2 방향(D2)으로 연장될 수 있다. 제1 하부 배선들(LIL1)은 파워 배선일 수 있다. 예를 들어, 제1 하부 배선(LIL1)에 드레인 전압(VDD) 또는 소스 전압(VSS)이 인가될 수 있다.
도 1을 참조하면, 로직 셀(LC)에 제2 방향(D2)으로 연장되는 제1 셀 경계(CB1)가 정의될 수 있다. 로직 셀(LC)에 있어서, 제1 셀 경계(CB1)의 반대편에 제2 방향(D2)으로 연장되는 제2 셀 경계(CB2)가 정의될 수 있다. 제1 셀 경계(CB1) 상에 드레인 전압(VDD), 즉 파워 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)은, 제1 셀 경계(CB1)를 따라 제2 방향(D2)으로 연장될 수 있다. 제2 셀 경계(CB2) 상에 소스 전압(VSS), 즉 접지 전압이 인가되는 제1 하부 배선(LIL1)이 배치될 수 있다. 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1)은, 제2 셀 경계(CB2)를 따라 제2 방향(D2)으로 연장될 수 있다.
제2 하부 배선들(LIL2)은, 드레인 전압(VDD)이 인가되는 제1 하부 배선(LIL1)과 소스 전압(VSS)이 인가되는 제1 하부 배선(LIL1) 사이에 배치될 수 있다. 제2 하부 배선들(LIL2)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 제2 하부 배선들(LIL2)은 라인 형태 또는 바 형태를 가질 수 있다. 제2 하부 배선들(LIL2)은 제2 피치로 제1 방향(D1)을 따라 배열될 수 있다. 일 예로, 제2 피치는 제1 피치보다 작을 수 있다.
제1 비아들(VI1)은 제1 및 제2 하부 배선들(LIL1, LIL2)과 활성 콘택들(AC) 사이에 개재될 수 있다. 제1 비아들(VI1)은 제2 하부 배선들(LIL2)과 게이트 콘택(GC) 사이에 개재될 수 있다.
제2 금속 층(M2)이 제4 층간 절연막(140) 내에 제공될 수 있다. 제2 금속 층(M2)은 제4 층간 절연막(140) 내에 제공된 상부 배선들(UIL), 및 제2 비아들(VI2)을 포함할 수 있다. 상부 배선들(UIL)은 제4 층간 절연막(140)의 상부에 제공될 수 있다. 제2 비아들(VI2)은 제4 층간 절연막(140)의 하부에 제공될 수 있다.
상부 배선들(UIL)은 제1 방향(D1)으로 서로 평행하게 연장될 수 있다. 평면적 관점에서, 상부 배선들(UIL)은 라인 형태 또는 바 형태를 가질 수 있다. 상부 배선들(UIL)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 비아들(VI2)은 상부 배선들(UIL)과 하부 배선들(LIL1, LIL2) 사이에 개재될 수 있다.
하부 배선들(LIL1, LIL2), 상부 배선들(UIL), 및 제1 및 제2 비아들(VI1, VI2)은 각각 금속 물질, 일 예로, 티타늄(Ti), 텅스텐(W), 구리(Cu), 및 알루미늄(Al) 중 적어도 어느 하나를 포함할 수 있다.
도 3a 및 도 3b를 참조하여, 게이트 절연막(GI), 일함수 패턴(WF), 및 게이트 전극(GE)에 대해 보다 상세히 설명한다.
도 3a를 참조하면, 게이트 절연막(GI)과 일함수 패턴(WF)은 챔퍼링되어, 그들의 상부는 게이트 전극(GE)의 최상면(GEt)보다 낮을 수 있다. 일 예로, 일함수 패턴(WF)은 리세스된 상면(RSt)을 가질 수 있다. 다시 말하면, 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각은 리세스된 상면(RSt)을 가질 수 있다. 리세스된 상면(RSt)은 게이트 전극(GE)의 최상면(GEt)보다 낮을 수 있다.
배리어 패턴(BP)의 제1 부분(BP1)은 제1 활성 영역(PR) 상에 제공될 수 있다. 배리어 패턴(BP)의 제1 부분(BP1)은 일함수 패턴(WF)의 리세스된 상면(RSt)을 덮을 수 있다. 다시 말하면, 배리어 패턴(BP)의 제1 부분(BP1)은 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각의 리세스된 상면(RSt)을 덮을 수 있다. 배리어 패턴(BP)의 제1 부분(BP1)의 두께는 제1 두께(T1)일 수 있다. 배리어 패턴(BP)의 두께는 게이트 스페이서(GS)에 인접하는 배리어 패턴(BP)의 상부가 갖는 제2 방향(D2)으로의 폭일 수 있다. 제1 두께(T1)는 제1 일함수 패턴(WF1), 제2 일함수 패턴(WF2), 및 고유전층(HK) 각각의 두께보다 클 수 있다.
배리어 패턴(BP) 상에 금속 패턴(MP)이 제공될 수 있다. 금속 패턴(MP) 상에 전극 패턴(EL)이 제공될 수 있다. 본 발명의 일 실시예에 따르면, 로직 셀(LC) 상에 채널 길이가 상대적으로 긴 롱 채널 트랜지스터(long channel transistor)가 제공될 수 있다.
도 3b를 참조하면, 도 3a를 참조하여 설명한 게이트 절연막(GI), 일함수 패턴(WF), 및 게이트 전극(GE)의 구조와 실질적으로 동일하되, 배리어 패턴(BP)의 제2 부분(BP2)이 일함수 패턴(WF)의 리세스된 상면(RSt)을 덮을 수 있다. 다시 말하면, 배리어 패턴(BP)의 제2 부분(BP2)은 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2) 각각의 리세스된 상면(RSt)을 덮을 수 있다. 배리어 패턴(BP)의 제2 부분(BP2)은 제2 활성 영역(NR) 상에 제공될 수 있다. 배리어 패턴(BP)의 제2 부분(BP2)의 두께는 제2 두께(T2)일 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 작을 수 있다. 도시된 것과 달리, 배리어 패턴(BP)의 제2 부분(BP2)의 두께는 고유전층(HK)의 두께보다 작을 수 있다. 배리어 패턴(BP)의 두께가 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에서 서로 상이하게 형성될 수 있다. 이로써, 제1 활성 영역(PR)에서의 PMOS 트랜지스터들과 제2 활성 영역(NR)에서의 NMOS 트랜지스터들의 문턱 전압이 서로 상이하게 조절될 수 있다.
도 4는 게이트 절연막(GI)의 다이폴 원소의 농도 프로파일을 도시한 것이다. 제1 일함수 패턴(WF1)은 제1 다이폴 원소(DE1)를 포함할 수 있고, 제2 일함수 패턴(WF2)은 제2 다이폴 원소(DE2)를 포함할 수 있다. 일 예로, 제1 다이폴 원소(DE1)는 알루미늄(Al)일 수 있고, 제2 다이폴 원소(DE2)는 란탄(La)일 수 있다. 다이폴 원소는 다이폴 유도 물질 또는 다이폴 형성 물질로도 명명될 수 있다.
도 4를 참조하면, 제1 다이폴 원소(DE1)의 농도는, 제1 일함수 패턴(WF1)과 고유전층(HK) 사이의 계면에서 계면막(IL)으로 갈수록 증가하다가 최대값에 도달하고, 이후 계면막(IL)과 제1 채널 패턴(CH1) 사이의 계면으로 갈수록 감소할 수 있다.
제2 다이폴 원소(DE2)의 농도는 제1 다이폴 원소(DE1)의 농도보다 작되, 제2 다이폴 원소(DE2)의 농도 또한 제1 다이폴 원소(DE1)의 농도와 유사한 프로파일을 가질 수 있다. 제2 다이폴 원소(DE2)의 확산이 제1 일함수 패턴(WF1)에 의해 블로킹됨으로써, 게이트 절연막(GI)에서 제2 다이폴 원소(DE2)의 농도가 제1 다이폴 원소(DE1)의 농도보다 작을 수 있다.
게이트 절연막(GI)에서의 제1 및 제2 다이폴 원소들(DE1, DE2)의 농도에 의해, 트랜지스터들의 문턱 전압이 제어될 수 있다. 도 4를 참조하여 설명한 제1 및 제2 다이폴 원소들(DE1, DE2)의 농도는 제2 활성 영역(NR) 상의 트랜지스터들에 있어서도 실질적으로 동일할 수 있다.
도 6, 도 8, 도 10, 및 도 12는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도이다. 도 7, 도 9a, 도 11a, 및 도 13a는 각각 도 6, 도 8, 도 10, 및 도 12의 A-A'선에 따른 단면도들이다. 도 9b, 도 11b, 및 도 13b는 각각 도 8, 도 10, 및 도 12의 B-B'선에 따른 단면도들이다. 도 11c, 및 도 13c는 각각 도 10, 및 도 12의 C-C'선에 따른 단면도들이다. 도 11d, 및 도 13d는 각각 도 10, 및 도 12의 D-D'선에 따른 단면도들이다. 도 14a 내지 도 14c는 본 발명의 실시예들에 따른 게이트 절연막, 일함수 패턴 및 게이트 전극을 형성하는 과정을 설명하기 위한 것으로, 각각 도 2a의 M 영역을 확대한 단면도이다.
도 6 및 도 7을 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 제1 활성 영역(PR) 및 제2 활성 영역(NR)은, 기판(100) 상에 로직 셀(LC)을 정의할 수 있다.
기판(100)을 패터닝하여, 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 영역(PR) 상에 제1 활성 패턴들(AP1)이 형성될 수 있고, 제2 활성 영역(NR) 상에 제2 활성 패턴들(AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1) 사이 및 제2 활성 패턴들(AP2) 사이에 제1 트렌치(TR1)가 형성될 수 있다. 기판(100)을 패터닝하여, 제1 활성 영역(PR) 및 제2 활성 영역(NR) 사이에 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 깊게 형성될 수 있다.
기판(100) 상에 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은, 실리콘 산화막 같은 절연 물질을 포함할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들이 노출될 때까지 소자 분리막(ST)이 리세스될 수 있다. 이로써, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 소자 분리막(ST) 위로 수직하게 돌출될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 희생 패턴들(PP)이 형성될 수 있다. 희생 패턴들(PP)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 희생 패턴들(PP)은 제1 피치로 제2 방향(D2)을 따라 배열될 수 있다.
구체적으로 희생 패턴들(PP)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 마스크 패턴들(MA)을 형성하는 것, 및 마스크 패턴들(MA)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리 실리콘을 포함할 수 있다.
희생 패턴들(PP) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 게이트 스페이서들(GS)을 형성하는 것은, 기판(100)의 전면 상에 게이트 스페이서막을 콘포멀하게 형성하는 것, 및 상기 게이트 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 게이트 스페이서막은 SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
도 10, 및 도 11a 내지 도 11d를 참조하면, 제1 활성 패턴(AP1)의 상부에 제1 소스/드레인 패턴들(SD1)이 형성될 수 있다. 한 쌍의 제1 소스/드레인 패턴들(SD1)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제1 활성 패턴(AP1)의 상부를 식각하여, 제1 리세스들(RS1)을 형성할 수 있다. 제1 활성 패턴(AP1)의 상부를 식각하는 동안, 제1 활성 패턴들(AP1) 사이의 소자 분리막(ST)이 리세스될 수 있다 (도 11c 참조).
제1 활성 패턴(AP1)의 제1 리세스(RS1)의 내측벽을 씨드층(seed layer)으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제1 소스/드레인 패턴(SD1)이 형성될 수 있다. 제1 소스/드레인 패턴들(SD1)이 형성됨에 따라, 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에 제1 채널 패턴(CH1)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다. 제1 소스/드레인 패턴들(SD1)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소(예를 들어, SiGe)를 포함할 수 있다. 각각의 제1 소스/드레인 패턴들(SD1)은 다층의 반도체 층들로 형성될 수 있다.
일 예로, 제1 소스/드레인 패턴들(SD1)을 형성하기 위한 선택적 에피택시얼 성장 공정 동안 불순물이 인-시추(in-situ)로 주입될 수 있다. 다른 예로, 제1 소스/드레인 패턴들(SD1)이 형성된 후 제1 소스/드레인 패턴들(SD1)에 불순물이 주입될 수 있다. 제1 소스/드레인 패턴들(SD1)은 제1 도전형(예를 들어, p형)을 갖도록 도핑될 수 있다.
제2 활성 패턴(AP2)의 상부에 제2 소스/드레인 패턴들(SD2)이 형성될 수 있다. 한 쌍의 제2 소스/드레인 패턴들(SD2)은, 희생 패턴들(PP) 각각의 양측에 형성될 수 있다.
구체적으로, 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 식각 마스크로 제2 활성 패턴(AP2)의 상부를 식각하여 제2 리세스들(RS2)을 형성할 수 있다. 제2 활성 패턴(AP2)의 제2 리세스(RS2)의 내측벽을 씨드층으로 하는 선택적 에피택시얼 성장 공정을 수행하여, 제2 소스/드레인 패턴(SD2)이 형성될 수 있다. 제2 소스/드레인 패턴들(SD2)이 형성됨에 따라, 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에 제2 채널 패턴(CH2)이 정의될 수 있다. 일 예로, 제2 소스/드레인 패턴들(SD2)은 기판(100)과 동일한 반도체 원소(예를 들어, Si)를 포함할 수 있다. 제2 소스/드레인 패턴들(SD2)은 제2 도전형(예를 들어, n형)을 갖도록 도핑될 수 있다.
제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 서로 다른 공정을 통하여 순차적으로 형성될 수 있다. 다시 말하면, 제1 소스/드레인 패턴들(SD1)과 제2 소스/드레인 패턴들(SD2)은 동시에 형성되지 않을 수 있다.
도 12 및 도 13a 내지 도 13d를 참조하면, 제1 및 제2 소스/드레인 패턴들(SD1, SD2), 마스크 패턴들(MA) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(110)이 형성될 수 있다. 일 예로, 제1 층간 절연막(110)은 실리콘 산화막을 포함할 수 있다.
희생 패턴들(PP)의 상면들이 노출될 때까지 제1 층간 절연막(110)이 평탄화될 수 있다. 제1 층간 절연막(110)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 마스크 패턴들(MA)은 모두 제거될 수 있다. 결과적으로, 제1 층간 절연막(110)의 상면은 희생 패턴들(PP)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
희생 패턴들(PP)이 게이트 전극들(GE)로 각각 교체될 수 있다. 구체적으로, 노출된 희생 패턴들(PP)이 선택적으로 제거될 수 있다. 희생 패턴들(PP)이 제거됨으로써 빈 공간들이 형성될 수 있다. 각각의 상기 빈 공간들 내에 게이트 절연막(GI), 일함수 패턴(WF), 게이트 전극(GE) 및 게이트 캐핑 패턴(GP)이 형성될 수 있다.
제1 층간 절연막(110) 상에 제2 층간 절연막(120)이 형성될 수 있다. 제2 층간 절연막(120)은 실리콘 산화막을 포함할 수 있다. 제2 층간 절연막(120) 및 제1 층간 절연막(110)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)과 전기적으로 연결되는 활성 콘택들(AC)이 형성될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)과 전기적으로 연결되는 게이트 콘택(GC)이 형성될 수 있다.
로직 셀(LC)의 제2 방향(D2)으로 서로 대향하는 양 측에, 한 쌍의 분리 구조체들(DB)이 각각 형성될 수 있다. 분리 구조체들(DB)은, 로직 셀(LC)의 상기 양 측에 각각 형성된 게이트 전극들(GE)과 중첩되도록 형성될 수 있다. 구체적으로, 분리 구조체들(DB)을 형성하는 것은, 제1 및 제2 층간 절연막들(110, 120) 및 게이트 전극(GE)을 관통하여, 제1 및 제2 활성 패턴들(AP1, AP2) 내부로 연장되는 홀을 형성하는 것, 및 상기 홀에 절연막을 채우는 것을 포함할 수 있다.
도 14a 내지 도 14c는 본 발명의 실시예들에 따른 게이트 절연막, 일함수 패턴 및 게이트 전극을 형성하는 과정을 설명하기 위한 것으로, 각각 도 2a의 M 영역을 확대한 단면도이다.
도 14a를 참조하면, 희생 패턴(PP)이 제거된 빈 공간 내에 계면막(IL)이 형성될 수 있다. 계면막(IL)은 제1 채널 패턴(CH1) 상에 형성될 수 있다. 일 예로, 계면막(IL)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다.
계면막(IL) 상에 고유전막(HKL)이 형성될 수 있다. 고유전막(HKL)은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 하프늄 지르코늄 산화물, 하프늄 탄탈 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다.
고유전막(HKL)은 계면막(IL)의 상면, 및 게이트 스페이서(GS)의 내측벽을 따라 콘포멀하게 형성될 수 있다.
고유전막(HKL) 상에 제1 일함수막(WFL1)이 형성될 수 있다. 제1 일함수막(WFL1)은 금속 산화물을 포함할 수 있다. 일 예로, 제1 일함수막(WFL1)은 알루미늄 산화물(AlOx), 란탄 산화물(LaOx), 지르코늄 산화물(ZrOx), 및 티타늄 산화물(TiOx) 중 적어도 어느 하나를 포함할 수 있다. 제1 일함수막(WFL1)은 고유전막(HKL)을 따라 콘포멀하게 형성될 수 있다.
제1 일함수막(WFL1) 상에 제1 열처리 공정이 수행될 수 있다. 이로써, 제1 일함수막(WFL1) 내의 제1 다이폴 원소가 고유전막(HKL) 및 계면막(IL) 내부로 확산될 수 있다.
도 14b를 참조하면, 제1 일함수막(WFL1) 상에 제2 일함수막(WFL2)이 형성될 수 있다. 제2 일함수막(WFL2)은 금속 산화물을 포함하되, 제1 일함수막(WFL1)과 상이한 금속 산화물을 포함할 수 있다. 일 예로, 제1 일함수막(WFL1)은 알루미늄 산화물(AlOx)을 포함하고, 제2 일함수막(WFL2)은 란탄 산화물(LaOx)을 포함할 수 있다. 제2 일함수막(WFL2)은 제1 일함수막(WFL1)을 따라 콘포멀하게 형성될 수 있다.
제2 일함수막(WFL2) 상에 제2 열처리 공정이 수행될 수 있다. 이로써, 제2 일함수막(WFL2) 내의 제2 다이폴 원소가 고유전막(HKL) 및 계면막(IL) 내부로 일부 확산될 수 있다. 제1 일함수막(WFL1)으로 인해, 고유전막(HKL) 및 계면막(IL) 내부의 제2 다이폴 원소의 농도는 도 4애 개시된 바와 같이 제1 다이폴 원소의 농도보다 작을 수 있다.
도 14c를 참조하면, 제2 일함수막(WFL2) 상에 매립 패턴(FIP)이 형성될 수 있다. 매립 패턴(FIP)의 상면은 게이트 스페이서(GS)의 상면보다 낮을 수 있다. 매립 패턴(FIP)을 식각 마스크로 고유전막(HKL), 제1 일함수막(WFL1), 및 제2 일함수막(WFL2)을 식각하여 고유전층(HK), 제1 일함수 패턴(WF1), 및 제2 일함수 패턴(WF2)이 형성될 수 있다. 즉, 제1 일함수 패턴(WF1), 및 제2 일함수 패턴(WF2)은 챔퍼링되어, 각각 리세스된 상면(RSt)을 가질 수 있다. 고유전층(HK) 및 계면막(IL)은 게이트 절연막(GI)을 구성할 수 있다. 제1 일함수 패턴(WF1) 및 제2 일함수 패턴(WF2)은 일함수 패턴(WF)을 구성할 수 있다.
제2 일함수 패턴(WF2)은 제1 일함수 패턴(WF1) 상에 위치하여 상기 식각 공정에서 제2 일함수 패턴(WF2)이 제1 일함수 패턴(WF1)을 보호하고 결과적으로, 제1 일함수 패턴(WF1)과 게이트 절연막(GI)이 식각 손상되는 것을 방지하거나 최소화할 수 있다. 제2 일함수 패턴(WF2)은 챔퍼링 공정 시 블로킹으로써 기능할 수 있다. 또한 도 4에 개시된 바와 같이, 제1 일함수 패턴(WF1)과 제2 일함수 패턴(WF2)은 제1 다이폴 원소(DE1)와 제2 다이폴 원소(DE2)를 게이트 절연막(GI) 내에 확산시켜, 트랜지스터들의 문턱 전압을 제어할 수 있다. 결과적으로, 본 발명의 트랜지스터는 제1 일함수 패턴(WF1)과 제2 일함수 패턴(WF2)을 포함하여 반도체 소자의 신뢰성을 향상시킬 수 있다.
도 3a를 다시 참조하면, 매립 패턴(FIP)이 선택적으로 제거될 수 있다. 일함수 패턴(WF) 및 게이트 절연막(GI) 상에 배리어 패턴(BP)이 형성될 수 있다. 배리어 패턴(BP)은 일함수 패턴(WF)의 리세스된 상면(RSt)을 덮을 수 있다. 배리어 패턴(BP) 상에 전극 패턴(EL)이 형성될 수 있다.
도 1 및 도 2a 내지 도 2d를 다시 참조하면, 제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 형성될 수 있다. 제3 층간 절연막(130)은 실리콘 산화막을 포함할 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 형성될 수 있다. 제1 금속 층(M1)은 하부 배선들(LIL1, LIL2), 및 제1 비아들(VI1)을 포함할 수 있다. 하부 배선들(LIL1, LIL2)은 제2 방향(D2)으로 연장될 수 있다. 일 예로, 하부 배선들(LIL1, LIL2)은 다마신 공정을 이용하여 형성될 수 있다. 하부 배선들(LIL1, LIL2) 아래에 제1 비아들(VI1)이 형성될 수 있다.
제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 형성될 수 있다. 제4 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다. 제4 층간 절연막(140) 내에 제2 금속 층(M2)이 형성될 수 있다. 제2 금속 층(M2)은 상부 배선들(UIL), 및 제2 비아들(VI2)을 포함할 수 있다. 상부 배선들(UIL)은 제1 방향(D1)으로 연장될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 도 16은 도 15의 P1 영역을 확대한 단면도이다. 도 17은 도 2a의 M 영역을 확대한 단면도이다. 이하, 앞서 도 1 및 도 2a 내지 도 5를 참조하여 설명한 것과 중복되는 내용은 상세한 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 15, 도 16 및 도 17을 참조하면, 제1 일함수 패턴(WF1)은 제2 활성 영역(NR) 상에만 제공될 수 있다. 즉, 제1 일함수 패턴(WF1)은 제1 활성 영역(PR) 상에는 제공되지 않을 수 있다. 제2 일함수 패턴(WF2)은 제1 활성 영역(PR) 상에서, 고유전층(HK)과 접할 수 있다. 일 예로, 제2 일함수 패턴(WF1)은 알루미늄 산화물(AlOx)을 포함하고, 제1 일함수 패턴(WF1)은 란탄 산화물(LaOx)을 포함할 수 있다.
제1 활성 영역(PR) 상의 게이트 절연막(GI)은 제1 다이폴 원소를 포함하지 않을 수 있다. 제1 활성 영역(PR) 상의 게이트 절연막(GI)은 제2 다이폴 원소를 포함할 수 있다. 일 예로, 제1 다이폴 원소는 란탄(La)이고, 제2 다이폴 원소는 알루미늄(Al)일 수 있다. 제2 일함수 패턴(WF2)은 PMOS 트랜지스터의 문턱 전압을 조절할 수 있다. 이와 동시에, 제2 일함수 패턴(WF2)은 제1 제2 활성 영역(NR) 상에서 게이트 절연막(GI)의 식각 손상을 방지하는 블로킹층으로써 기능할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 도 19는 도 18의 P1 영역을 확대한 단면도이다. 도 20은 도 2b의 N 영역을 확대한 단면도이다. 이하, 앞서 도 1 및 도 2a 내지 도 5를 참조하여 설명한 것과 중복되는 내용은 상세한 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 18, 도 19 및 도 20을 참조하면, 제1 일함수 패턴(WF1)은 제1 활성 영역(PR) 상에만 제공될 수 있다. 즉, 제1 일함수 패턴(WF1)은 제2 활성 영역(NR) 상에는 제공되지 않을 수 있다. 제2 일함수 패턴(WF2)은 제2 활성 영역(NR) 상에서, 고유전층(HK)과 접할 수 있다. 일 예로, 제1 일함수 패턴(WF1)은 알루미늄 산화물(AlOx)을 포함하고, 제2 일함수 패턴(WF2)은 란탄 산화물(LaOx)을 포함할 수 있다.
제2 활성 영역(NR) 상의 게이트 절연막(GI)은 제1 다이폴 원소를 포함하지 않을 수 있다. 제2 활성 영역(NR) 상의 게이트 절연막(GI)은 제2 다이폴 원소를 포함할 수 있다. 일 예로, 제1 다이폴 원소는 알루미늄(Al)이고, 제2 다이폴 원소는 란탄(La)일 수 있다. 제2 일함수 패턴(WF2)은 NMOS 트랜지스터의 문턱 전압을 조절할 수 있다. 이와 동시에, 제2 일함수 패턴(WF2)은 제1 활성 영역(PR) 상에서 게이트 절연막(GI)의 식각 손상을 방지하는 블로킹층으로써 기능할 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 D-D'선에 따른 단면도이다. 도 22a는 도 2a의 M 영역을 확대한 단면도이다. 도 22b는 도 2b의 N 영역을 확대한 단면도이다. 이하, 앞서 도 1 및 도 2a 내지 도 5를 참조하여 설명한 것과 중복되는 내용은 상세한 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 21, 도 22a 및 도 22b를 참조하면, 게이트 전극(GE)은 전극 패턴(EL)을 포함하지 않을 수 있다. 다시 말하면, 게이트 전극(GE)은 배리어 패턴(BP) 및 배리어 패턴(BP) 상의 금속 패턴(MP)을 포함하되, 전극 패턴(EL)이 생략될 수 있다. 본 발명의 일 실시예에 따르면, 로직 셀(LC) 상에 채널 길이가 상대적으로 작은 숏 채널 트랜지스터(short channel transistor)가 제공될 수 있다.
도 23a 내지 도 23d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 각각 도 1의 A-A'선, B-B'선, C-C'선, 및 D-D'선에 따른 단면도들이다. 이하, 앞서 도 1 및 도 2a 내지 도 2d를 참조하여 설명한 것과 중복되는 내용은 상세한 설명을 생략하고, 차이점에 대해 상세히 설명한다.
도 1 및 도 23a 내지 도 23d를 참조하면, 제1 활성 영역(PR) 및 제2 활성 영역(NR)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 기판(100)의 상부에 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 각각 제1 활성 영역(PR) 및 제2 활성 영역(NR) 상에 정의될 수 있다.
제1 활성 패턴(AP1)은, 수직적으로 적층된 제1 채널 패턴들(CH1)을 포함할 수 있다. 적층된 제1 채널 패턴들(CH1)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 수직적으로 중첩될 수 있다. 제2 활성 패턴(AP2)은, 수직적으로 적층된 제2 채널 패턴들(CH2)을 포함할 수 있다. 적층된 제2 채널 패턴들(CH2)은, 제3 방향(D3)으로 서로 이격될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 수직적으로 중첩될 수 있다. 제1 및 제2 채널 패턴들(CH1, CH2)은 실리콘(Si), 게르마늄(Ge) 및 실리콘-게르마늄(SiGe) 중 적어도 하나를 포함할 수 있다.
제1 활성 패턴(AP1)은 제1 소스/드레인 패턴들(SD1)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1) 사이에, 적층된 제1 채널 패턴들(CH1)이 개재될 수 있다. 적층된 제1 채널 패턴들(CH1)은, 서로 인접하는 한 쌍의 제1 소스/드레인 패턴들(SD1)을 연결할 수 있다.
제2 활성 패턴(AP2)은 제2 소스/드레인 패턴들(SD2)을 더 포함할 수 있다. 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2) 사이에, 적층된 제2 채널 패턴들(CH2)이 개재될 수 있다. 적층된 제2 채널 패턴들(CH2)은, 서로 인접하는 한 쌍의 제2 소스/드레인 패턴들(SD2)을 연결할 수 있다.
제1 및 제2 채널 패턴들(CH1, CH2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2)과 수직적으로 중첩될 수 있다. 게이트 전극(GE)의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 배치될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑 패턴(GP)이 제공될 수 있다.
게이트 전극(GE)은, 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다 (도 23d 참조). 게이트 전극(GE)은, 제1 채널 패턴(CH1)의 제1 상면(TS1), 적어도 하나의 제1 측벽(SW1), 및 제1 바닥면(BS1) 상에 제공될 수 있다. 게이트 전극(GE)은, 제2 채널 패턴(CH2)의 제2 상면(ST2), 적어도 하나의 제2 측벽(SW2), 및 제2 바닥면(BS2) 상에 제공될 수 있다. 다시 말하면, 게이트 전극(GE)은 제1 및 제2 채널 패턴들(CH1, CH2) 각각의 상면, 바닥면 및 양 측벽들을 둘러쌀 수 있다. 본 실시예에 따른 트랜지스터는, 게이트 전극(GE)이 채널(CH1, CH2)을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(예를 들어, MBCFET)일 수 있다. 게이트 전극(GE)의 구조는 도 1 내지 도 5를 참조하여 설명한 게이트 전극(GE)의 구조와 실질적으로 동일할 수 있다.
각각의 제1 및 제2 채널 패턴들(CH1, CH2)과 게이트 전극(GE) 사이에 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 둘러쌀 수 있다. 게이트 절연막(GI) 계면막(IL) 및 계면막(IL) 상의 고유전층(HK)을 포함할 수 있다. 계면막(IL)은 각각의 제1 및 제2 채널 패턴들(CH1, CH2)을 직접 둘러쌀 수 있다.
제2 활성 영역(NR) 상에서, 게이트 절연막(GI)과 제2 소스/드레인 패턴(SD2) 사이에 절연 패턴(IP)이 개재될 수 있다. 게이트 전극(GE)은, 게이트 절연막(GI)과 절연 패턴(IP)에 의해 제2 소스/드레인 패턴(SD2)으로부터 이격될 수 있다. 반면, 제1 활성 영역(PR) 상에서 절연 패턴(IP)은 생략될 수 있다.
게이트 절연막(GI)과 게이트 전극(GE) 사이에 일함수 패턴(WF)이 개재될 수 있다. 일함수 패턴(WF)은 게이트 전극(GE)과 접할 수 있다. 일함수 패턴(WF)은 도 1 내지 도 5를 참조하여 설명한 일함수 패턴(WF)의 구조와 실질적으로 동일한 구조를 가질 수 있다.
기판(100)의 전면 상에 제1 층간 절연막(110) 및 제2 층간 절연막(120)이 제공될 수 있다. 제1 및 제2 층간 절연막들(110, 120)을 관통하여 제1 및 제2 소스/드레인 패턴들(SD1, SD2)에 각각 연결되는 활성 콘택들(AC)이 제공될 수 있다. 제2 층간 절연막(120) 및 게이트 캐핑 패턴(GP)을 관통하여 게이트 전극(GE)에 연결되는 게이트 콘택(GC)이 제공될 수 있다.
제2 층간 절연막(120) 상에 제3 층간 절연막(130)이 제공될 수 있다. 제3 층간 절연막(130) 상에 제4 층간 절연막(140)이 제공될 수 있다. 제3 층간 절연막(130) 내에 제1 금속 층(M1)이 제공될 수 있다. 제1 금속 층(M1) 상에 제2 금속 층(M2)이 제공될 수 있다. 제1 금속 층(M1) 및 제2 금속 층(M2)에 대한 상세한 설명은, 앞서 도 1, 도 2a 내지 도 2d를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향으로 서로 인접한 제1 활성 영역 및 제2 활성 영역을 포함하는 기판;
    상기 제1 및 제2 활성 영역들 상에 각각 제공되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극;
    상기 게이트 전극과 상기 제1 활성 패턴, 및 상기 게이트 전극과 상기 제2 활성 패턴 사이에 제공되는 게이트 절연막;
    상기 게이트 절연막 상의 제1 일함수 패턴; 및
    상기 제1 일함수 패턴 상의 제2 일함수 패턴을 포함하되,
    상기 게이트 전극은:
    상기 제2 일함수 패턴 상의 배리어 패턴; 및
    상기 배리어 패턴 상의 금속 패턴을 포함하고,
    상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각은, 서로 상이한 금속 산화물을 포함하고 상기 게이트 전극을 따라 상기 제1 방향으로 연장되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 일함수 패턴은 알루미늄 산화물(AlOx)을 포함하고, 상기 제2 일함수 패턴은 란탄 산화물(LaOx)을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 게이트 전극은, 상기 금속 패턴 상의 전극 패턴을 더 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 전극 패턴은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함하는 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각은 리세스된 상면을 갖고,
    상기 리세스된 상면은 상기 게이트 전극의 최상면보다 낮으며,
    상기 배리어 패턴은 상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각의 상기 리세스된 상면을 덮는 반도체 소자.
  6. 제1항에 있어서,
    상기 배리어 패턴은 상기 제1 활성 영역 상의 제1 부분, 및 상기 제2 활성 영역 상의 제2 부분을 포함하되,
    상기 제1 부분의 두께는 상기 제2 부분의 두께보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 게이트 절연막은:
    상기 제1 활성 패턴 및 상기 제2 활성 패턴을 덮는 계면막; 및
    상기 계면막 상의 고유전층을 포함하며,
    상기 고유전층은 상기 제1 일함수 패턴과 접촉하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 일함수 패턴은 제1 다이폴 원소를 포함하고, 상기 제2 일함수 패턴은 제2 다이폴 원소를 포함하되,
    상기 고유전층에서의 상기 제1 다이폴 원소의 농도는 상기 제2 다이폴 원소의 농도보다 높은 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 다이폴 원소의 농도는, 상기 제1 일함수 패턴과 상기 고유전층 사이의 계면에서 상기 계면막으로 갈수록 증가하다가 최대값에 도달하고, 이후 상기 계면막과 상기 제1 활성 패턴 사이의 계면으로 갈수록 감소하는 반도체 소자.
  10. 제7항에 있어서,
    상기 제1 일함수 패턴 및 상기 제2 일함수 패턴 각각의 유전율은 상기 계면막의 유전율보다 높은 반도체 소자.

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