KR20230023332A - 반도체 소자 - Google Patents

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박재현
최도영
최영문
하대원
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Abstract

본 발명은 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들, 상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들, 및 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고, 상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작은 반도체 소자 및 이의 제조 방법을 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 구체적으로 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명의 일 기술적 과제는 전기적 특성 및 신뢰도가 개선된 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 반도체 소자는 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들, 상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들, 및 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되, 상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고, 상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작을 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들, 상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들, 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 하부 소스/드레인 패턴들을 연결하는 제1 채널 패턴, 상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 상부 소스/드레인 패턴들을 연결하는 제2 채널 패턴, 상기 제1 하부 소스/드레인 패턴 및 상기 제1 상부 소스/드레인 패턴과 공통적으로 연결되는 공통 컨택, 상기 제2 하부 소스/드레인 패턴과 연결되는 하부 컨택, 상기 제2 상부 소스/드레인 패턴과 연결되는 상부 컨택, 및 상기 게이트 전극과 접촉하는 게이트 컨택을 포함하되, 상기 제1 채널 패턴 및 상기 제2 채널 패턴 중 적어도 하나는 상기 기판의 상면과 직교하는 제3 방향으로 적층된 복수의 반도체 패턴들을 포함하고, 상기 반도체 패턴들은 상기 제3 방향으로 서로 이격되고, 상기 제1 및 제2 상부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이는 상기 제1 및 제2 하부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이보다 작고, 상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고, 상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작을 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판, 상기 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들, 상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들, 및 상기 제3 영역 상에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되, 상기 활성 패턴은 상기 제1 영역 상에서 상기 제2 방향으로 제1 길이를 갖고, 상기 활성 패턴은 상기 제2 영역 상에서 상기 제2 방향으로 제2 길이를 갖고, 상기 활성 패턴은 상기 제3 영역 상에서 상기 제2 방향으로 제3 길이를 갖고, 상기 제3 길이는 상기 제1 길이 및 상기 제2 길이보다 작을 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에서 제1 방향으로 연장되는 활성 패턴, 상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들, 상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들, 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극, 상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 하부 소스/드레인 패턴들을 연결하는 제1 채널 패턴, 및 상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 상부 소스/드레인 패턴들을 연결하는 제2 채널 패턴을 포함하되, 상기 제1 채널 패턴은 상기 기판의 상면과 직교하는 제3 방향으로 적층된 복수의 하부 반도체 패턴들을 포함하고, 상기 제2 채널 패턴은 상기 제3 방향으로 적층된 복수의 상부 반도체 패턴들을 포함하고, 상기 하부 반도체 패턴들 및 상기 상부 반도체 패턴들은 서로 상기 제3 방향으로 이격되고, 상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고, 상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작을 수 있다.
본 발명의 실시예들에 따른 반도체 소자는 하부 소스/드레인 패턴들 및 상부 소스/드레인 패턴들 각각의 상면과 접촉하는 수직형 컨택들(공통 컨택, 하부 컨택 및 상부 컨택)을 포함할 수 있고, 이에 따라 컨택 형성 공정이 보다 용이해질 수 있다.
또한, 본 발명의 실시예들에 따른 반도체 소자는 게이트 전극이 연장되는 방향과 직교하는 방향으로 에피택시얼 성장되는 하부 소스/드레인 패턴들 및 상부 소스/드레인 패턴들 각각의 폭(제1 방향으로의 폭)을 일정하게 유지할 수 있고, 이에 따라 에피택시얼 성장 공정이 보다 용이해질 수 있고, 반복적으로 형성되는 게이트 전극들의 피치를 줄여 반도체 소자의 집적도를 높일 수 있으며, 구조의 불균일성(nonuniformity)으로 인한 전기적 특성의 열화를 방지 또는 최소화할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 1b, 도 1c, 도 1d, 도 1e 및 도 1f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 1a를 A-A' 선, B-B' 선, C-C' 선, D-D' 선 및 E-E' 선으로 자른 단면들에 각각 대응된다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2b, 도 2c, 도 2d 및 도 2e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 2a를 A-A' 선, B-B' 선, C-C' 선 및 E-E' 선으로 자른 단면들에 각각 대응된다.
도 3, 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 일부분을 설명하기 위한 확대도들로, 각각 도 2d의 X 부분에 대응된다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 6b 및 도 6c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 6a를 B-B' 선 및 F-F' 선으로 자른 단면들에 각각 대응된다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 7b, 도 7c 및 도 7d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 7a를 A-A' 선, B-B' 선 및 C-C' 선으로 자른 단면들에 각각 대응된다.
도 8a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 8a를 B-B' 선으로 자른 단면에 대응된다.
도 9a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 9b, 도 10, 도 11, 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 E-E' 선으로 자른 단면에 대응된다.
도 12c, 도 13c 및 도 14c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 A-A' 선으로 자른 단면에 대응된다.
도 13d 및 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 B-B' 선으로 자른 단면에 대응된다.
도 16c 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 C-C' 선으로 자른 단면에 대응된다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세히 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b, 도 1c, 도 1d, 도 1e 및 도 1f는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 1a를 A-A' 선, B-B' 선, C-C' 선, D-D' 선 및 E-E' 선으로 자른 단면들에 각각 대응된다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e 및 도 1f를 참조하면, 활성 패턴(AP)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 적어도 어느 하나를 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100)의 상면은 제1 방향(D1) 및 제2 방향(D2)과 평행하고, 제3 방향(D3)과 직교할 수 있다. 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)은 서로 직교하는 방향일 수 있다.
기판(100)은 제1 영역(R1), 제2 영역(R2) 및 제1 영역(R1)과 제2 영역(R2) 사이의 제3 영역(R3)을 포함할 수 있다. 제1 영역(R1) 및 제2 영역(R2)은 제3 영역(R3)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 내지 제3 영역들(R1, R2, R3) 각각은 제2 방향(D2)으로 연장될 수 있다. 제1 내지 제3 영역들(R1, R2, R3)은 로직 회로를 구성하는 표준 셀이 제공되는 영역들일 수 있다. 다시 말하면, 제1 내지 제3 영역들(R1, R2, R3) 상에 제공되는 트랜지스터들은 로직 트랜지스터들일 수 있다.
기판(100) 상에 소자 분리막(ST)이 제공될 수 있고, 소자 분리막(ST)은 활성 패턴(AP)을 정의할 수 있다. 소자 분리막(ST)은 활성 패턴(AP)의 일 측벽을 덮을 수 있고, 활성 패턴(AP)의 상면을 노출시킬 수 있다. 소자 분리막(ST)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다. 활성 패턴(AP)은 소자 분리막(ST)으로 둘러싸인 기판(100)의 상부에 해당할 수 있다.
도 1a에 따른 평면적 관점에서, 활성 패턴(AP)은 제1 영역(R1) 상에서 제2 방향(D2)으로의 제1 길이(L1)를 가질 수 있고, 제2 영역(R2) 상에서 제2 방향(D2)으로의 제2 길이(L2)를 가질 수 있으며, 제3 영역(R3) 상에서 제2 방향(D2)으로의 제3 길이(L3)를 가질 수 있다. 다시 말하면, 활성 패턴(AP)은 제1 내지 제3 영역들(R1, R2, R3) 각각에서 제2 방향(D2)으로의 길이가 서로 다를 수 있다. 제1 길이(L1)는 제2 길이(L2)보다 작을 수 있고, 제3 길이(L3)보다 클 수 있다. 본 명세서에서, 활성 패턴(AP)의 제2 방향(D2)으로의 길이는 활성 패턴(AP)의 상면의 제2 방향(D2)으로의 길이를 의미한다.
도 1b 및 도 1c를 참조하면, 제1 길이(L1)는 제1 하부 소스/드레인 패턴(SD1a)의 하면에서의 제2 방향(D2)으로의 길이에 해당할 수 있다. 제2 길이(L2)는 제2 하부 소스/드레인 패턴(SD1b)의 하면에서의 제2 방향(D2)으로의 길이에 해당할 수 있다.
기판(100)의 활성 패턴(AP) 상에 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)이 제공될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)은 기판(100)의 상면과 직교하는 제3 방향(D3)을 따라 차례로 적층될 수 있다. 기판(100)의 최상면은 활성 패턴(AP)의 상면에 해당할 수 있다.
실시예들에 따르면, 제1 채널 패턴(CH1)은 제3 방향(D3)을 따라 차례로 적층된 복수의 하부 반도체 패턴들(LSP)을 포함할 수 있다. 하부 반도체 패턴들(LSP)은 제3 방향(D3)으로 서로 이격될 수 있다. 일 예로, 하부 반도체 패턴들(LSP) 중 최하부의 것(bottommost one)은 활성 패턴(AP)의 상부에 해당할 수 있다. 하부 반도체 패턴들(LSP)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 적어도 어느 하나를 포함할 수 있다.
실시예들에 따르면, 제2 채널 패턴(CH2)은 제3 방향(D3)을 따라 차례로 적층된 복수의 상부 반도체 패턴들(USP)을 포함할 수 있다. 상부 반도체 패턴들(USP)은 제3 방향(D3)으로 서로 이격될 수 있다. 상부 반도체 패턴들(USP) 중 최하부의 것은 하부 반도체 패턴들(LSP) 중 최상부의 것으로부터 제3 방향(D3)으로 이격될 수 있다. 상부 반도체 패턴들(USP)은, 예를 들어, 실리콘(Si), 저마늄(Ge) 및 실리콘-저마늄(SiGe) 중 적어도 어느 하나를 포함할 수 있다.
하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP) 각각은 활성 패턴(AP) 상에서 기판(100)의 상면과 나란하게 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
기판(100)의 활성 패턴(AP) 상에서 제2 방향(D2)으로 연장되는 한 쌍의 하부 소스/드레인 패턴들(SD1a, SD1b)이 제공될 수 있다. 한 쌍의 하부 소스/드레인 패턴들(SD1a, SD1b)은 제1 채널 패턴(CH1)의 양 측에 제공될 수 있고, 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 각각과 접촉할 수 있다. 한 쌍의 하부 소스/드레인 패턴들(SD1a, SD1b)은 제1 영역(R1) 상에 제공되는 제1 하부 소스/드레인 패턴(SD1a) 및 제2 영역(R2) 상에 제공되는 제2 하부 소스/드레인 패턴(SD1b)을 포함할 수 있다. 제1 하부 소스/드레인 패턴(SD1a)과 제2 하부 소스/드레인 패턴(SD1b)은 후술하는 게이트 전극(GE) 또는 후술하는 캡핑 패턴(CP)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
제1 하부 소스/드레인 패턴(SD1a)의 제1 방향(D1)으로의 폭은 제2 하부 소스/드레인 패턴(SD1b)의 제1 방향(D1)으로의 폭과 실질적으로 동일할 수 있다.
제1 하부 소스/드레인 패턴(SD1a)의 제2 방향(D2)으로의 길이는 제2 하부 소스/드레인 패턴(SD1b)의 제2 방향(D2)으로의 길이보다 작을 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제2 방향(D2)으로의 길이는 제2 길이(L2)보다 작을 수 있고, 제3 길이(L3)보다 클 수 있다. 본 명세서에서, 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 제2 방향(D2)으로의 길이는 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 제2 방향(D2)으로의 최대 길이를 의미한다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각은 그의 상면과 하면 사이의 레벨에서 제2 방향(D2)으로의 길이가 최대가 될 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 기판(100) 및 하부 반도체 패턴들(LSP)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은, 예를 들어, 실리콘(Si), 실리콘-저마늄(SiGe) 및 실리콘 카바이드(SiC) 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
기판(100) 상에 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 적어도 하나의 측벽을 덮는 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 소자 분리막(ST) 상에 제공될 수 있다. 기판(100) 상에 제1 하부 소스/드레인 패턴(SD1a)의 일 측벽을 덮는 제2 절연막(120)이 제공될 수 있다. 제2 절연막(120)은 기판(100)과 접촉할 수 있다.
보다 구체적으로, 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11)은 평탄한 프로파일을 가질 수 있다. 일 예로, 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11)은 제3 방향(D3)과 나란할 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11)은 활성 패턴(AP)의 일 측벽과 정렬될 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11)은 제2 절연막(120)과 직접 접촉할 수 있다.
제1 하부 소스/드레인 패턴(SD1a)의 제2 측벽(SW12)은 제2 방향(D2)으로 볼록한 프로파일을 가질 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제2 측벽(SW12)은 제1 측벽(SW11)과 나란하지 않을 수 있고, 활성 패턴(AP)의 다른 일 측벽과 정렬되지 않을 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제2 측벽(SW12)은 제1 절연막(110)으로 덮일 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11)과 제2 측벽(SW12)은 제2 방향(D2)으로 서로 마주보는 면들일 수 있다.
제2 하부 소스/드레인 패턴(SD1b)의 양 측벽들은 제2 절연막(120)과 접촉하지 않고, 제1 절연막(110)으로 덮일 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 및 제1 절연막(110) 상에 제3 절연막(130)이 제공될 수 있다. 제3 절연막(130)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 상면을 덮으며 제2 방향(D2)으로 연장될 수 있다. 제3 절연막(130)은 제1 하부 소스/드레인 패턴(SD1a)의 제2 측벽(SW12) 및 제2 하부 소스/드레인 패턴(SD1b)의 양 측벽들을 따라 연장되며, 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각과 제1 절연막(110) 사이에 개재될 수 있다. 제3 절연막(130)의 최상면은 제1 절연막(110) 및 제2 절연막(120) 각각의 상면과 실질적으로 공면을 이룰 수 있다. 제3 절연막(130)은 소자 분리막(ST)의 측벽과 접촉할 수 있다.
제1 내지 제3 절연막들(110, 120, 130) 각각은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 제3 절연막(130)은 제1 및 제2 절연막들(110, 120)과 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 절연막들(110, 120)은 실리콘 산화물을 포함할 수 있고, 제3 절연막(130)은 실리콘 질화물을 포함할 수 있다.
제3 절연막(130) 상에서 제2 방향(D2)으로 연장되는 한 쌍의 상부 소스/드레인 패턴들(SD2a, SD2b)이 제공될 수 있다. 한 쌍의 상부 소스/드레인 패턴들(SD2a, SD2b)은 제2 채널 패턴(CH2)의 양 측에 제공될 수 있고, 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 각각과 접촉할 수 있다. 한 쌍의 상부 소스/드레인 패턴들(SD2a, SD2b)은 제1 영역(R1) 상에 제공되는 제1 상부 소스/드레인 패턴(SD2a) 및 제2 영역(R2) 상에 제공되는 제2 상부 소스/드레인 패턴(SD2b)을 포함할 수 있다. 제1 상부 소스/드레인 패턴(SD2a) 및 제2 상부 소스/드레인 패턴(SD2b)은 후술하는 게이트 전극(GE)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제3 절연막(130)을 사이에 두고 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)과 제3 방향(D3)으로 서로 이격될 수 있다.
제1 상부 소스/드레인 패턴(SD2a)의 제1 방향(D1)으로의 폭은 제2 상부 소스/드레인 패턴(SD2b)의 제1 방향(D1)으로의 폭과 실질적으로 동일할 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 제1 방향(D1)으로의 폭은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 제1 방향(D1)으로의 폭보다 작거나 같을 수 있다.
제1 상부 소스/드레인 패턴(SD2a)의 제2 방향(D2)으로의 길이는 제2 상부 소스/드레인 패턴(SD2b)의 제2 방향(D2)으로의 길이보다 작거나 같을 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 제2 방향(D2)으로의 길이는 제1 길이(L1)보다 작을 수 있다. 일 예로, 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 제2 방향(D2)으로의 길이는 제3 길이(L3)보다 클 수 있다. 본 명세서에서, 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 제2 방향(D2)으로의 길이는 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 제2 방향(D2)으로의 최대 길이를 의미한다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각은 그의 상면과 하면 사이의 레벨에서 제2 방향(D2)으로의 길이가 최대가 될 수 있다.
제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 상부 반도체 패턴들(USP)을 시드로 이용하여 형성된 에피택시얼 패턴들일 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은, 예를 들어, 실리콘(Si), 실리콘-저마늄(SiGe) 및 실리콘 카바이드(SiC) 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP)에 인장성 스트레인 또는 압축성 스트레인을 제공하도록 구성될 수 있다.
제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)과 다른 도전형을 가질 수 있다. 일 예로, 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 제1 도전형(예를 들어, p형 또는 n형)을 가질 수 있고, 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제2 도전형(예를 들어, n형 또는 p형)을 가질 수 있다. 다시 말하면, 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)과 다른 불순물들을 포함할 수 있다.
제2 절연막(120) 및 제3 절연막(130) 상에 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 적어도 하나의 측벽을 덮는 제4 절연막(150)이 제공될 수 있다. 제4 절연막(150)의 하면은 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)의 하면들과 실질적으로 공면을 이룰 수 있다. 제4 절연막(150)의 상면은 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)의 상면들보다 높은 레벨에 위치할 수 있다. 제4 절연막(150)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다.
보다 구체적으로, 제1 상부 소스/드레인 패턴(SD2a)의 제1 측벽(SW21)은 평탄한 프로파일을 가질 수 있다. 일 예로, 제1 상부 소스/드레인 패턴(SD2a)의 제1 측벽(SW21)은 제3 방향(D3)과 나란할 수 있다. 제1 상부 소스/드레인 패턴(SD2a)의 제1 측벽(SW21)은 후술하는 공통 컨택(CC)의 제1 부분(CCa)의 일 측벽과 접촉하며, 정렬될 수 있다.
제1 상부 소스/드레인 패턴(SD2a)의 제2 측벽(SW22)은 제2 방향(D2)으로 볼록한 프로파일을 가질 수 있다. 제2 상부 소스/드레인 패턴(SD2a)의 제2 측벽(SW22)은 제1 측벽(SW21)과 나란하지 않을 수 있고, 후술하는 공통 컨택(CC)의 제2 부분(CCb)의 일 측벽과 정렬되지 않을 수 있다. 제1 상부 소스/드레인 패턴(SD2a)의 제2 측벽(SW22)은 제4 절연막(150)으로 덮일 수 있다. 제1 상부 소스/드레인 패턴들(SD2a)의 제1 측벽(SW21)과 제2 측벽(SW22)은 제2 방향(D2)으로 서로 마주보는 면들일 수 있다.
제2 상부 소스/드레인 패턴(SD2b)의 양 측벽들은 제4 절연막(150)으로 덮일 수 있다.
제3 영역(R3) 상에서, 활성 패턴(AP)을 덮으며 제2 방향(D2)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 및 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP)과 제3 방향(D3)으로 중첩될 수 있으며, 이들을 둘러쌀 수 있다.
게이트 전극(GE)은 활성 패턴(AP)과 제3 방향(D3)으로 중첩되는 중첩부(GEp)를 포함할 수 있다. 중첩부(GEp)의 제2 방향(D2)으로의 길이는 제3 영역(R3) 상에서 활성 패턴(AP)의 제2 방향(D2)으로의 제3 길이(L3)와 실질적으로 동일할 수 있다. 중첩부(GEp)의 제2 방향(D2)으로의 길이는 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 제2 방향(D2)으로의 길이보다 작을 수 있다.
보다 구체적으로, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 및 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 각각의 상면 및 하면을 덮을 수 있다. 게이트 전극(GE)은 하부 반도체 패턴들(LSP) 각각의 제1 측벽(LSW1) 및 상부 반도체 패턴들(USP) 각각의 제1 측벽(USW1)을 덮을 수 있다. 하부 반도체 패턴들(LSP) 각각의 제2 측벽(LSW2) 및 상부 반도체 패턴들(USP) 각각의 제2 측벽(USW2)은 게이트 전극(GE)으로 덮이지 않고, 후술하는 캡핑 패턴(CP)의 제2 부분(CPb)과 접촉할 수 있다. 하부 반도체 패턴들(LSP) 각각의 제1 측벽(LSW1)과 제2 측벽(LSW2)은 제2 방향(D2)으로 서로 마주보는 면들일 수 있다. 상부 반도체 패턴들(USP) 각각의 제1 측벽(USW1)과 제2 측벽(USW2)은 제2 방향(D2)으로 서로 마주보는 면들일 수 있다.
게이트 전극(GE)은, 예를 들어, 도핑된 반도체 물질, 도전성 금속 질화물 및/또는 금속을 포함할 수 있다. 보다 구체적으로, 게이트 전극(GE)은 서로 다른 복수의 금속 패턴들을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP)을 둘러싸는 제1 금속 패턴, 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP)을 둘러싸는 제2 금속 패턴 및 상부 반도체 패턴들(USP) 중 최상부의 것 상에 제공되는 제3 금속 패턴을 포함할 수 있다. 제1 내지 제3 금속 패턴들 각각의 저항은 서로 다를 수 있다. 제1 내지 제3 금속 패턴들 각각의 조성 및 두께를 조절하여, 하부 트랜지스터 및 상부 트랜지스터의 목적하는 문턱 전압을 달성할 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b), 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 게이트 전극(GE)의 양 측에 제공될 수 있다. 도 1a에 따른 평면적 관점에서, 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b), 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 적어도 일부분은 게이트 전극(GE)과 제1 방향(D1)으로 중첩될 수 있다.
활성 패턴(AP)과 게이트 전극(GE) 사이 및 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 및 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 각각과 게이트 전극(GE) 사이에 게이트 절연 패턴(GI)이 제공될 수 있다. 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 중 최상부의 것의 상면으로부터 제3 방향(D3)으로 연장되며 게이트 전극(GE)의 측벽의 일부를 덮는 한 쌍의 제1 게이트 스페이서들(GS1)이 제공될 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 상면과 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각의 하면 사이에서 제3 방향(D3)으로 연장되며 게이트 전극(GE)의 측벽의 다른 일부를 덮는 한 쌍의 제2 게이트 스페이서들(GS2)이 제공될 수 있다. 게이트 전극(GE)의 최상면을 덮는 캡핑 패턴(CP)이 제공될 수 있다. 게이트 전극(GE), 게이트 절연 패턴(GI), 제1 및 제2 게이트 스페이서들(GS1, GS2) 및 캡핑 패턴(CP)은 게이트 구조체로 지칭될 수도 있다.
게이트 절연 패턴(GI)은 게이트 전극(GE)의 바닥면을 따라 연장될 수 있고, 게이트 전극(GE)과 소자 분리막(ST) 사이에 개재될 수 있다. 다시 말하면, 게이트 절연 패턴(GI)은 활성 패턴(AP)의 상면으로부터 소자 분리막(ST)의 상면을 향해 제2 방향(D2)으로 연장될 수 있다.
게이트 절연 패턴(GI)은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 및 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 각각과 게이트 전극(GE) 사이에 개재될 수 있다. 게이트 절연 패턴(GI)은 하부 반도체 패턴들(LSP) 각각의 상면, 하면 및 제1 측벽(LSW1)을 둘러쌀 수 있다. 게이트 절연 패턴(GI)은 상부 반도체 패턴들(USP) 각각의 상면, 하면 및 제1 측벽(USW1)을 둘러쌀 수 있다. 하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP) 각각은 게이트 절연 패턴(GI)을 사이에 두고 게이트 전극(GE)과 서로 이격될 수 있다.
하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP) 각각의 상면 및 하면을 덮는 게이트 절연 패턴(GI)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각과 게이트 전극(GE) 사이 및 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각과 게이트 전극(GE) 사이로 연장될 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b), 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각은 게이트 절연 패턴(GI)을 사이에 두고 게이트 전극(GE)과 제1 방향(D1)으로 서로 이격될 수 있다.
게이트 절연 패턴(GI)은 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 중 최상부의 것과 게이트 전극(GE) 사이에 개재될 수 있고, 게이트 전극(GE)과 제1 게이트 스페이서들(GS1) 사이로 연장될 수 있다. 게이트 절연 패턴(GI)의 최상부면은 게이트 전극(GE)의 최상면과 실질적으로 공면을 이룰 수 있다.
게이트 절연 패턴(GI)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 및 고유전 물질(high-k) 중 적어도 하나를 포함할 수 있다. 고유전 물질은 하프늄 산화물(HfO), 알루미늄 산화물(AlO) 또는 탄탈륨 산화물(TaO)과 같이 실리콘 산화물 및 실리콘 질화물보다 유전 상수가 큰 물질일 수 있다.
한 쌍의 제1 게이트 스페이서들(GS1)은 게이트 전극(GE)의 측벽으로부터 후술하는 캡핑 패턴(CP)의 제1 부분(CPa)의 측벽을 향해 제3 방향(D3)으로 연장될 수 있다. 한 쌍의 제1 게이트 스페이서들(GS1) 각각의 상면은 게이트 전극(GE)의 최상면보다 높은 레벨에 위치할 수 있고, 캡핑 패턴(CP)의 상면과 실질적으로 공면을 이룰 수 있다. 한 쌍의 제1 게이트 스페이서들(GS1)은 게이트 전극(GE) 및/또는 캡핑 패턴(CP)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
한 쌍의 제2 게이트 스페이서들(GS2)은 제3 절연막(130)과 게이트 전극(GE) 사이 및 제3 절연막(130)과 후술하는 캡핑 패턴(CP)의 제2 부분(CPb) 사이에 제공될 수 있다. 한 쌍의 제2 게이트 스페이서들(GS2) 각각의 하면은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 중 어느 하나와 접촉할 수 있고, 제3 절연막(130)의 하면과 실질적으로 공면을 이룰 수 있다. 한 쌍의 제2 게이트 스페이서들(GS2) 각각의 상면은 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 중 어느 하나와 접촉할 수 있고, 제3 절연막(130)의 상면과 실질적으로 공면을 이룰 수 있다. 한 쌍의 제2 게이트 스페이서들(GS2) 각각은 한 쌍의 제1 게이트 스페이서들(GS1) 각각과 제3 방향(D3)으로 중첩되지 않을 수 있다. 다만, 실시예들에 따르면, 제2 게이트 스페이서들(GS2)은 상부 반도체 패턴들(USP) 중 최하부의 것과 하부 반도체 패턴들(LSP) 중 최상부의 것 사이에 제공될 수도 있고, 한 쌍의 제1 게이트 스페이서들(GS1) 각각과 제3 방향(D3)으로 중첩될 수도 있다.
캡핑 패턴(CP)은 게이트 전극(GE)의 최상면을 덮으며 제2 방향(D2)으로 연장되는 제1 부분(CPa) 및 게이트 전극(GE)의 일 측벽 및 기판(100)의 상면을 덮는 제2 부분(CPb)을 포함할 수 있다. 캡핑 패턴(CP)의 제1 부분(CPa) 및 제2 부분(CPb)은 서로 제2 방향(D2)으로 연결될 수 있다. 캡핑 패턴(CP)은 제3 영역(R3) 상에 제공될 수 있다.
캡핑 패턴(CP)의 제1 부분(CPa)은 게이트 절연 패턴(GI)의 최상면과 접촉할 수 있다. 캡핑 패턴(CP)의 제1 부분(CPa)의 제3 방향(D3)으로의 두께는 상부 반도체 패턴들(USP) 중 최상부의 것의 상면으로부터 게이트 전극(GE)의 최상면까지의 거리보다 작을 수 있다.
캡핑 패턴(CP)의 제2 부분(CPb)은 하부 반도체 패턴들(LSP) 및 상부 반도체 패턴들(USP) 각각의 상면 및 하면을 덮는 게이트 절연 패턴(GI)과 접촉할 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)은 하부 반도체 패턴들(LSP) 각각의 제2 측벽(LSW2) 및 상부 반도체 패턴들(USP) 각각의 제2 측벽(USW2)과 직접 접촉할 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)의 제3 방향(D3)으로의 두께는 제1 부분(CPa)의 제3 방향(D3)으로의 두께 및 게이트 전극(GE)의 제3 방향(D3)으로의 최대 두께보다 클 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)의 하면은 활성 패턴(AP)의 상면보다 낮은 레벨에 위치할 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)의 하면은, 일 예로, 기판(100)의 최상면보다 낮은 레벨에 위치할 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)의 상면은 제1 부분(CPa)의 상면, 한 쌍의 제1 게이트 스페이서들(GS1) 각각의 상면 및 제4 절연막(150)의 상면과 실질적으로 동일한 레벨에 위치할 수 있다.
제1 및 제2 게이트 스페이서들(GS1, GS2) 및 캡핑 패턴(CP) 각각은, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 하나를 포함할 수 있다. 일 예로, 캡핑 패턴(CP)은 제1, 제2 및 제4 절연막들(110, 120, 150)과 다른 절연 물질을 포함할 수 있다. 구체적으로, 캡핑 패턴(CP)은 제1, 제2 및 제4 절연막들(110, 120, 150)에 대하여 식각 선택성이 있는 물질을 포함할 수 있다. 일 예로, 캡핑 패턴(CP)은 실리콘 질화물을 포함할 수 있다.
게이트 전극(GE), 제1 채널 패턴(CH1), 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 하부 트랜지스터를 구성할 수 있고, 게이트 전극(GE), 제2 채널 패턴(CH2), 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 상부 트랜지스터를 구성할 수 있다. 하부 트랜지스터가 PMOS 전계 효과 트랜지스터인 경우 상부 트랜지스터는 NMOS 전계 효과 트랜지스터일 수 있고, 하부 트랜지스터가 NMOS 전계 효과 트랜지스터인 경우 상부 트랜지스터는 PMOS 전계 효과 트랜지스터일 수 있다.
실시예들에 따르면, 하부 트랜지스터 및 상부 트랜지스터 각각은 게이트 전극(GE)이 채널을 3차원적으로 둘러싸는 3차원 전계 효과 트랜지스터(또는 게이트-올-어라운드(gate-all-around; GAA) 형 트랜지스터)일 수 있다. 하부 트랜지스터 및 상부 트랜지스터는 기판(100) 상에 제3 방향(D3)을 따라 차례로 적층될 수 있고, 본 발명에 따른 반도체 소자는 적층형 트랜지스터(stacked transistor)로 지칭될 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제1 영역(R1) 상에서 제3 절연막(130) 및 제4 절연막(150)을 관통하여 제1 하부 소스/드레인 패턴(SD1a) 및 제1 상부 소스/드레인 패턴(SD2a)과 접촉하는 공통 컨택(CC)이 제공될 수 있다.
공통 컨택(CC)은 제3 절연막(130) 및 제4 절연막(150)을 관통하여 제1 하부 소스/드레인 패턴(SD1a)의 상면과 접촉하는 제1 부분(CCa) 및 제4 절연막(150)을 관통하여 제1 상부 소스/드레인 패턴(SD2a)의 상면과 접촉하는 제2 부분(CCb)을 포함할 수 있다. 공통 컨택(CC)의 제1 부분(CCa)의 하면은 제2 부분(CCb)의 하면보다 낮은 레벨에 위치할 수 있다. 공통 컨택(CC)의 제1 부분(CCa)의 제3 방향(D3)으로의 높이는 제2 부분(CCb)의 제3 방향(D3)으로의 높이보다 클 수 있다. 공통 컨택(CC)의 제1 부분(CCa)의 일 측벽은 제1 상부 소스/드레인 패턴(SD2a)의 제1 측벽(SW21)과 접촉할 수 있다.
다시 도 1a 및 도 1c를 참조하면, 제2 영역(R2) 상에서 제3 절연막(130) 및 제4 절연막(150)을 관통하여 제2 하부 소스/드레인 패턴(SD1b)의 상면과 접촉하는 하부 컨택(BC) 및 제4 절연막(150)을 관통하여 제2 상부 소스/드레인 패턴(SD2b)의 상면과 접촉하는 상부 컨택(TC)이 제공될 수 있다.
하부 컨택(BC)은 제4 절연막(150)을 사이에 두고 상부 컨택(TC)과 제2 방향(D2)으로 서로 이격될 수 있다. 하부 컨택(BC)의 하면은 상부 컨택(TC)의 최하면보다 낮은 레벨에 위치할 수 있다. 하부 컨택(BC)의 제3 방향(D3)으로의 높이는 상부 컨택(TC)의 제3 방향(D3)으로의 최대 높이보다 클 수 있다.
상부 컨택(TC)의 일부분은 제2 상부 소스/드레인 패턴(SD2b)의 일 측벽에 인접하며 제3 방향(D3)으로 연장될 수 있으나, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않는다.
도 1a에 따른 평면적 관점에서, 하부 컨택(BC)은 공통 컨택(CC)과 제1 방향(D1)으로 중첩되지 않을 수 있고, 상부 컨택(TC)의 일부분은 공통 컨택(CC)과 제1 방향(D1)으로 중첩될 수 있다. 하부 컨택(BC)은 캡핑 패턴(CP)과 제1 방향(D1)으로 중첩될 수 있고, 상부 컨택(TC)의 일부분은 게이트 전극(GE)과 제1 방향(D1)으로 중첩될 수 있다.
다시 도 1a 및 도 1d를 참조하면, 제3 영역(R3) 상에서 캡핑 패턴(CP)의 제1 부분(CPa)을 관통하여 게이트 전극(GE)의 상면과 접촉하는 게이트 컨택(GC)이 제공될 수 있다.
공통 컨택(CC), 하부 컨택(BC), 상부 컨택(TC) 및 게이트 컨택(GC) 각각은 도전 패턴 및 도전 패턴을 감싸는 배리어 패턴을 포함할 수 있다. 예를 들어, 도전 패턴은 금속을 포함할 수 있다. 배리어 패턴은 도전 패턴의 측벽 및 하면을 덮을 수 있다. 배리어 패턴은 금속막 및/또는 금속 질화막을 포함할 수 있다.
제4 절연막(150), 캡핑 패턴(CP), 공통 컨택(CC), 하부 컨택(BC), 상부 컨택(TC) 및 게이트 컨택(GC)의 상면들을 덮는 제5 절연막(170)이 제공될 수 있다. 제5 절연막(170) 내에 공통 컨택(CC), 하부 컨택(BC), 상부 컨택(TC) 및 게이트 컨택(GC)과 각각 연결되는 제1 내지 제4 패드들(P1, P2, P3, P4) 및 공통 컨택(CC), 하부 컨택(BC), 상부 컨택(TC) 및 게이트 컨택(GC)과 제1 내지 제4 패드들(P1, P2, P3, P4) 각각을 연결하는 제1 내지 제4 비아들(V1, V2, V3, V4)이 제공될 수 있다. 제1 내지 제4 패드들(P1, P2, P3, P4) 및 제1 내지 제4 비아들(V1, V2, V3, V4)은 금속 등의 도전 물질을 포함할 수 있다. 제1 내지 제4 패드들(P1, P2, P3, P4) 각각과 제1 내지 제4 비아들(V1, V2, V3, V4) 각각은 듀얼 다마신 공정을 통해 하나의 도전 구조체로 형성될 수도 있다. 도시되지 않았으나, 제5 절연막(170) 상에 적층된 금속층들이 추가로 제공될 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2b, 도 2c, 도 2d 및 도 2e는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 2a를 A-A' 선, B-B' 선, C-C' 선 및 E-E' 선으로 자른 단면들에 각각 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 2a, 도 2b, 도 2c 및 도 2d를 참조하면, 활성 패턴(AP)은 소자 분리막(ST)에 의해 정의되는 복수의 활성 핀들을 포함할 수 있다. 구체적으로, 활성 패턴(AP)은 소자 분리막(ST)에 의해 정의되는 제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4)을 포함할 수 있다.
제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4)은 기판(100)의 일부로써, 제3 방향(D3)으로 돌출된 부분들일 수 있다. 제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4) 각각은 제3 방향(D3)으로 돌출된 핀(Fin) 형상을 가질 수 있다. 제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4) 중 적어도 일부를 채널로 이용하는 하부 트랜지스터는 핀 전계 효과 트랜지스터(Fin FET)일 수 있다.
제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4) 각각은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 제1 내지 제4 활성 핀들(AF1, AF2, AF3, AF4) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 감소할 수 있다.
제3 활성 핀(AF3)은 캡핑 패턴(CP)을 사이에 두고 제1 방향(D1)으로 서로 이격되는 제1 부분(AF3a) 및 제2 부분(AF3b)을 포함할 수 있다. 제3 활성 핀(AF3)은 제2 영역(R2) 상에 제공되지 않을 수 있다. 제3 활성 핀(AF3)의 제1 부분(AF3a)은 제1 영역(R1) 상에 제공될 수 있고, 제3 활성 핀(AF3)의 제2 부분(AF3b)은 제2 영역(R2) 상에 제공될 수 있다.
제4 활성 핀(AF4)은 제2 영역(R2) 상에 국소적으로 제공될 수 있다. 다시 말하면, 제4 활성 핀(AF4)은 제1 영역(R1) 및 제3 영역(R3) 상에 제공되지 않을 수 있다. 제4 활성 핀(AF4)은 제3 활성 핀(AF3)의 제2 부분(AF3b)과 제2 방향(D2)으로 중첩될 수 있다. 제4 활성 핀(AF4)은 캡핑 패턴(CP)에 인접할 수 있다.
도 2a에 따른 평면적 관점에서, 제1 영역(R1) 상에 제공되는 제1 활성 핀(AF1), 제2 활성 핀(AF2) 및 제3 활성 핀(AF3)의 제1 부분(AF3a)을 포함하는 활성 패턴(AP)의 제2 방향(D2)으로의 길이는 제1 길이(L1)로 정의될 수 있다. 제2 영역(R2) 상에 제공되는 제1 활성 핀(AF1), 제2 활성 핀(AF2), 제3 활성 핀(AF3)의 제2 부분(AF3b) 및 제4 활성 핀(AF4)을 포함하는 활성 패턴(AP)의 제2 방향(D2)으로의 길이는 제2 길이(L2)로 정의될 수 있다. 제3 영역(R3) 상에 제공되는 제1 활성 핀(AF1) 및 제2 활성 핀(AF2)을 포함하는 활성 패턴(AP)의 제2 방향(D2)으로의 길이는 제3 길이(L3)로 정의될 수 있다. 다시 말하면, 활성 패턴(AP)은 제1 내지 제3 영역들(R1, R2, R3) 각각에서 제2 방향(D2)으로의 길이가 서로 다를 수 있다. 제1 길이(L1)는 제2 길이(L2)보다 작을 수 있고, 제3 길이(L3)보다 클 수 있다.
도 2b 및 도 2c를 참조하면, 제1 길이(L1)는 제1 하부 소스/드레인 패턴(SD1a)의 하면에서의 제2 방향(D2)으로의 길이에 해당할 수 있다. 제2 길이(L2)는 제2 하부 소스/드레인 패턴(SD1b)의 하면에서의 제2 방향(D2)으로의 길이에 해당할 수 있다.
제2 영역(R2) 상에서, 제1 활성 핀(AF1) 및 제2 활성 핀(AF2)의 상부는 게이트 전극(GE)으로 덮일 수 있고, 게이트 전극(GE)과 제2 방향(D2)으로 중첩되는 제1 활성 핀(AF1) 및 제2 활성 핀(AF2) 각각의 상부는 제1 채널 패턴(CH1)으로 지칭될 수 있다.
제1 채널 패턴(CH1) 상에 제3 방향(D3)으로 연장되는 제2 채널 패턴(CH2)이 제공될 수 있다. 제2 채널 패턴(CH2)은 제1 채널 패턴(CH1)과 제3 방향(D3)으로 중첩될 수 있다. 제2 채널 패턴(CH2)은 제1 채널 패턴(CH1)과 제3 방향(D3)으로 서로 이격될 수 있다. 제2 채널 패턴(CH2)은 제1 활성 핀(AF1) 및 제2 활성 핀(AF2) 각각의 상에 제공되는 두 개의 부분들을 포함할 수 있고, 두 개의 부분들은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)은, 도 2a에 따른 평면적 관점에서, 제1 방향(D1)으로 연장될 수 있다.
제1 영역(R1) 상에서, 제1 활성 핀(AF1), 제2 활성 핀(AF2) 및 제3 활성 핀(AF3)의 제1 부분(AF3a)의 상면들 상에 제1 하부 소스/드레인 패턴(SD1a)이 제공될 수 있다. 제2 영역(R2) 상에서, 제1 활성 핀(AF1), 제2 활성 핀(AF2), 제3 활성 핀(AF3)의 제2 부분(AF3b) 및 제4 활성 핀(AF4)의 상면들 상에 제2 하부 소스/드레인 패턴들(SD1b)이 제공될 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 제1 채널 패턴(CH1)의 양 측에 제공될 수 있고, 제1 채널 패턴(CH1)의 측벽과 접촉할 수 있다. 제1 하부 소스/드레인 패턴(SD1a)의 제2 방향(D2)으로의 길이는 제2 하부 소스/드레인 패턴(SD1b)의 제2 방향(D2)으로의 길이보다 작을 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)을 덮는 제1 절연막(110)이 제공될 수 있다. 제1 절연막(110)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)과 소자 분리막(ST) 사이의 공간을 채울 수 있다. 기판(100)의 제1 영역(R1) 상에, 제1 하부 소스/드레인 패턴(SD1a)의 일 측벽과 제2 방향(D2)으로 서로 이격되고 제2 하부 소스/드레인 패턴(SD1b)의 일 측벽과 제1 방향(D1)으로 서로 이격되는 제2 절연막(120)이 제공될 수 있다. 다만, 실시예들에 따르면, 제2 절연막(120)은 제1 하부 소스/드레인 패턴들(SD1a)의 일 측벽과 접촉할 수도 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 및 제1 절연막(110) 상에 제3 절연막(130)이 제공될 수 있다. 제1 절연막(110)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각과 제3 절연막(130) 사이의 공간을 채울 수 있다. 다만, 실시예들에 따르면, 제3 절연막(130)은 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각의 상면 및 측벽을 컨포멀하게 덮을 수 있고, 이 경우 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각과 제3 절연막(130) 사이에 제1 절연막(110)이 개재되지 않을 수 있다.
제3 절연막(130) 상에서 제2 방향(D2)으로 연장되는 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)이 제공될 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각은 제1 활성 핀(AF1) 및 제2 활성 핀(AF2)과 제3 방향(D3)으로 중첩될 수 있다. 1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각은 제3 활성 핀(AF3)과 제3 방향(D3)으로 중첩되지 않을 수 있다.
제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 제2 채널 패턴(CH2)의 양 측에 제공될 수 있고, 제2 채널 패턴(CH2)의 측벽과 접촉할 수 있다. 제1 상부 소스/드레인 패턴(SD1a)의 제2 방향(D2)으로의 길이 및 제2 하부 소스/드레인 패턴(SD1b)의 제2 방향(D2)으로의 길이는 실질적으로 동일할 수 있다.
제3 영역(R3) 상에서, 제1 활성 핀(AF1) 및 제2 활성 핀(AF2)을 덮으며 제2 방향(D2)으로 연장되는 게이트 전극(GE)이 제공될 수 있다. 게이트 전극(GE)은 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2)과 제3 방향(D3)으로 중첩될 수 있으며, 이들을 둘러쌀 수 있다. 보다 구체적으로, 게이트 전극(GE)은 제1 채널 패턴(CH1)으로 지칭되는 제1 및 제2 활성 핀들(AF1, AF2) 각각의 측벽의 일부 및 상면을 덮을 수 있고, 제2 채널 패턴(CH2)의 상면, 하면 및 양 측벽들을 덮을 수 있다. 게이트 절연 패턴(GI)은 제1 채널 패턴(CH1) 및 제2 채널 패턴(CH2) 각각과 게이트 전극(GE) 사이에 개재될 수 있다.
게이트 전극(GE)은 제1 및 제2 활성 핀들(AF1, AF2) 각각과 제3 방향(D3)으로 중첩되는 중첩부(GEp)를 포함할 수 있다. 게이트 전극(GE)의 중첩부(GEp)는 제1 활성 핀(AF1)의 상면과 제3 방향(D3)으로 중첩되는 제1 부분, 제2 활성 핀(AF2)의 상면과 제3 방향(D3)으로 중첩되는 제2 부분 및 제1 부분과 제2 부분 사이의 제3 부분을 포함할 수 있다.
다시 도 2a 및 도 2b를 참조하면, 공통 컨택(CC)의 제1 부분(CCa)은 제3 활성 핀(AF3)의 제1 부분(AF3a) 상에 제공될 수 있고, 공통 컨택(CC)의 제2 부분(CCb)은 제1 및 제2 활성 핀들(AF1, AF2) 상에 제공될 수 있다.
다시 도 2a 및 도 2c를 참조하면, 하부 컨택(BC)은 제4 활성 핀(AF4) 상에 제공될 수 있고, 상부 컨택(TC)은 제1 및 제2 활성 핀들(AF1, AF2) 상에 제공될 수 있다.
도 3, 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 소자의 일부분을 설명하기 위한 확대도들로, 각각 도 2d의 X 부분에 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 3을 참조하면, 제1 채널 패턴(CH1)은 활성 패턴(AP) 상에 제3 방향(D3)을 따라 차례로 적층된 복수의 하부 반도체 패턴들(LSP)을 포함할 수 있다. 제1 채널 패턴(CH1) 상에 제3 방향(D3)으로 연장되는 제2 채널 패턴(CH2)이 제공될 수 있다. 제2 채널 패턴(CH2)은 제1 채널 패턴(CH1) 상에 제공되는 두 개의 부분들을 포함할 수 있고, 두 개의 부분들은 제2 방향(D2)으로 서로 이격될 수 있다.
도 4를 참조하면, 제1 채널 패턴(CH1)으로 지칭되는 제1 및 제2 활성 핀들(AF1, AF2)의 상면들 상에 제3 방향(D3)을 따라 차례로 적층된 복수의 상부 반도체 패턴들(USP)을 포함하는 제2 채널 패턴(CH2)이 제공될 수 있다. 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 중 최하부의 것은 제1 및 제2 활성 핀들(AF1, AF2)과 제3 방향(D3)으로 이격될 수 있다.
도 5를 참조하면, 제1 및 제2 활성 핀들(AF1, AF2) 각각의 상면들 상에 제3 방향(D3)을 따라 차례로 적층된 복수의 하부 반도체 패턴들(LSP) 및 복수의 상부 반도체 패턴들(USP)이 제공될 수 있다. 제1 및 제2 활성 핀들(AF1, AF2) 각각의 상면들은, 예를 들어, 소자 분리막(ST)의 상면과 실질적으로 공면을 이룰 수 있다. 복수의 하부 반도체 패턴들(LSP) 및 복수의 상부 반도체 패턴들(USP) 각각은 원형의 단면을 가지며 제1 방향(D1)으로 연장되는 와이어 형상을 가질 수 있다. 제1 및 제2 활성 핀들(AF1, AF2) 각각의 상면들 상에 제공되는 복수의 하부 반도체 패턴들(LSP) 및 복수의 상부 반도체 패턴들(USP) 각각은 서로 제3 방향(D3)으로 이격될 수 있다. 복수의 하부 반도체 패턴들(LSP) 및 복수의 상부 반도체 패턴들(USP) 각각은 게이트 전극(GE)으로 둘러싸일 수 있다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 6b 및 도 6c는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 6a를 B-B' 선 및 F-F' 선으로 자른 단면들에 각각 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 6a, 도 6b 및 도 6c를 참조하면, 활성 패턴(AP)은 소자 분리막(ST)에 의해 정의되는 복수의 활성 핀들을 포함할 수 있다. 구체적으로, 활성 패턴(AP)은 소자 분리막(ST)에 의해 정의되는 제1 내지 제3 활성 핀들(AF1, AF2, AF3)을 포함할 수 있다. 제3 활성 핀(AF3)은 캡핑 패턴(CP)을 사이에 두고 제1 방향(D1)으로 서로 이격되는 제1 부분(AF3a) 및 제2 부분(AF3b)을 포함할 수 있다.
하부 컨택(BC)은 제3 활성 핀(AF3)의 제3 활성 핀(AF3)의 제2 부분(AF3b) 상에 제공될 수 있다. 하부 컨택(BC)은, 도 6a에 따른 평면적 관점에서, 공통 컨택(CC)과 제1 방향(D1)으로 중첩될 수 있다. 하부 컨택(BC)은 캡핑 패턴(CP)을 사이에 두고 공통 컨택(CC)과 제1 방향(D1)으로 서로 이격될 수 있다.
하부 컨택(BC)의 측벽을 둘러싸는 하부 컨택 스페이서(BCSP)가 제공될 수 있다. 하부 컨택(BC)은 하부 컨택 스페이서(BCSP)를 사이에 두고 상부 컨택(TC)과 제2 방향(D2)으로 서로 이격될 수 있다. 하부 컨택 스페이서(BCSP)는, 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 적어도 어느 하나를 포함할 수 있다. 하부 컨택(BC)의 측벽을 둘러싸는 하부 컨택 스페이서(BCSP)가 제공됨에 따라 공간 활용도가 높아질 수 있고, 반도체 소자의 집적도가 높아질 수 있다.
도 7a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 7b, 도 7c 및 도 7d는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들로, 도 7a를 A-A' 선, B-B' 선 및 C-C' 선으로 자른 단면들에 각각 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 본 발명에 따른 반도체 소자는, 예를 들어, 제1 인버터(INV1) 및 제2 인버터(INV2)를 포함할 수 있다. 이하에서, 제1 인버터(INV1) 및 제2 인버터(INV2)에 대하여 설명하나 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 본 발명에 따른 반도체 소자는 인버터(inverter)뿐만 아니라 AND, OR, NAND, NOR, 플립플롭(flip-flop) 및 래치(latch) 등과 같은 다양한 논리 회로들을 포함할 수 있다.
제1 및 제2 인버터들(INV1, INV2) 각각은 도 2a 내지 도 2e를 참조하여 설명한 반도체 소자와 실질적으로 동일한 구조를 가질 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2) 각각의 구성들은 제2 방향(D2)으로 서로 마주보면서 대칭적으로 배치될 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 제4 활성 핀(AF4) 및 하나의 하부 컨택(BC)을 공유할 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2) 각각의 구성들은 하나의 하부 컨택(BC)을 기준으로 대칭적으로 배치될 수 있다. 하나의 하부 컨택(BC)은 하나의 제4 활성 핀(AF4) 상에 제공될 수 있다. 하나의 하부 컨택(BC)은 제1 및 제2 인버터들(INV1, INV2) 각각에서 하부 컨택(BC)의 역할을 수행할 수 있다. 제1 인버터(INV1) 및 제2 인버터(INV2)가 하나의 하부 컨택(BC)을 공유함에 따라 공간 활용도가 높아질 수 있고, 반도체 소자의 집적도가 높아질 수 있다.
도 8a는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 8b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도로, 도 8a를 B-B' 선으로 자른 단면에 대응된다. 설명의 편의를 위하여 앞서 설명한 내용과 중복되는 기술적 특징에 대한 설명은 생략하고 차이점에 대하여 상세히 설명한다.
도 8a 및 도 8b를 참조하면, 제1 인버터(INV1) 및 제2 인버터(INV2)는 두 개의 제4 활성 핀들(AF4) 및 하나의 하부 컨택(BC)을 공유할 수 있다. 하나의 하부 컨택(BC)은 두 개의 제4 활성 핀들(AF4)과 제3 방향(D3)으로 중첩될 수 있다. 하나의 하부 컨택(BC)은 제1 및 제2 인버터들(INV1, INV2) 각각에서 하부 컨택(BC)의 역할을 수행할 수 있다.
도 9a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a 및 도 17a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 9b, 도 10, 도 11, 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 E-E' 선으로 자른 단면에 대응된다. 도 12c, 도 13c 및 도 14c는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 A-A' 선으로 자른 단면에 대응된다. 도 13d 및 도 14d는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 B-B' 선으로 자른 단면에 대응된다. 도 16c 및 도 17b는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들로, 각각 평면도를 C-C' 선으로 자른 단면에 대응된다.
도 9a 내지 도 17b를 참조하여, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법에 대하여 상세히 설명한다.
도 9a 및 도 9b를 참조하면, 기판(100) 상에 제1 희생층들(SL1) 및 제1 활성층들(AL1)이 교대로 반복적으로 적층될 수 있다. 제1 활성층들(AL1) 중 최상부의 것 상에 제2 희생층들(SL2) 및 제2 활성층들(AL2)이 교대로 그리고 반복적으로 적층될 수 있다.
제1 및 제2 희생층들(SL1, SL2)은 제1 및 제2 활성층들(AL1, AL2)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 일 예로, 제1 및 제2 희생층들(SL1, SL2)은 실리콘 저마늄(SiGe)으로 형성될 수 있고, 제1 및 제2 활성층들(AL1, AL2)은 실리콘(Si)으로 형성될 수 있다. 제1 및 제2 희생층들(SL1, SL2), 제1 및 제2 활성층들(AL1, AL2) 각각은 에피택시얼 성장(epitaxial growth) 공정에 의해 형성될 수 있다.
제1 및 제2 희생층들(SL1, SL2), 제1 및 제2 활성층들(AL1, AL2), 및 기판(100)의 상부가 패터닝될 수 있고, 기판(100) 나에 활성 패턴(AP)을 정의하는 트렌치가 형성될 수 있다. 상기 트렌치 내부에는 소자 분리막(ST; 도 1b, 도 1c 및 도 1d 참조)이 형성될 수 있다.
활성 패턴(AP) 상에 활성 패턴(AP)을 제2 방향(D2)으로 가로지르는 게이트 희생 패턴(PP)이 형성될 수 있다. 게이트 희생 패턴(PP)은 제2 방향(D2)으로 연장되는 라인 형상 또는 바 형상으로 형상될 수 있다. 게이트 희생 패턴(PP)을 형성하는 것은 제2 활성층들(AL2) 중 최상부의 것의 상면 상에 게이트 희생막을 증착하는 것, 상기 게이트 희생막 상에 하드 마스크 패턴(MP)을 형성하는 것 및 하드 마스크 패턴(MP)을 식각 마스크로 이용하여 상기 게이트 희생막을 패터닝하는 것을 포함할 수 있다. 게이트 희생 패턴(PP)은, 일 예로, 폴리 실리콘으로 형성될 수 있다.
게이트 희생 패턴(PP)의 상면 및 양 측벽들을 덮는 제1 게이트 스페이서막(GSL1)이 형성될 수 있다. 제1 게이트 스페이서막(GSL1)은 제2 활성층들(AL2) 중 최상부의 것의 상면 상으로 연장될 수 있다. 제1 게이트 스페이서막(GSL1)은, 일 예로, 실리콘 질화물로 형성될 수 있다.
도 9b 및 도 10을 참조하면, 제1 식각 공정에 의해 제1 게이트 스페이서막(GSL1)의 일부가 제거될 수 있다. 상기 제1 식각 공정에 의해, 제1 게이트 스페이서막(GSL1)은 하드 마스크 패턴(MP)의 상면 및 측벽, 게이트 희생 패턴(PP)의 측벽 상에 잔류할 수 있다. 상기 제1 식각 공정은 이방성 식각 공정일 수 있다.
이후, 제2 희생층들(SL2) 및 제2 활성층들(AL2)에 대한 제1 패터닝 공정이 수행될 수 있다. 상기 제1 패터닝 공정은 게이트 희생 패턴(PP) 및 제1 게이트 스페이서막(GSL1)을 식각 마스크로 이용할 수 있다. 상기 제1 패터닝 공정에 따라 상부 반도체 패턴들(USP)을 포함하는 제2 채널 패턴(CH2)이 형성될 수 있다. 실시예들에 따르면, 상기 제1 패터닝 공정 이후에 제2 희생층들(SL2) 중 최하부의 것의 하부가 제1 활성층들(AL1) 중 최상부의 것 상에 잔류할 수 있다.
제1 게이트 스페이서막(GSL1)의 상면 및 측벽, 상부 반도체 패턴들(USP)의 측벽들, 제2 희생층들(SL2)의 측벽들을 덮는 제2 게이트 스페이서막(GSL2)이 형성될 수 있다. 제2 게이트 스페이서막(GSL2)은 제1 활성층들(AL1) 중 최상부의 것 상에 잔류하는 제2 희생층들(SL2) 중 최하부의 것의 상면 상으로 연장될 수 있다. 제2 게이트 스페이서막(GSL2)은, 일 예로, 실리콘 질화물을 포함할 수 있다.
도 10 및 도 11을 참조하면, 제2 식각 공정에 의해 제2 게이트 스페이서막(GSL2)의 일부가 제거될 수 있다. 상기 제2 식각 공정에 의해, 제2 게이트 스페이서막(GSL2)은 제1 게이트 스페이서막(GSL1)의 상면 및 측벽, 상부 반도체 패턴들(USP)의 측벽들 및 제2 희생층들(SL2)의 측벽들 상에 잔류할 수 있다. 상기 제2 식각 공정은 이방성 식각 공정일 수 있다.
이후, 제1 희생층들(SL1) 및 제1 활성층들(AL1)에 대한 제2 패터닝 공정이 수행될 수 있다. 상기 제2 패터닝 공정은 게이트 희생 패턴(PP), 제1 게이트 스페이서막(GSL1) 및 제2 게이트 스페이서막(GSL2)을 식각 마스크로 이용할 수 있다. 상기 제2 패터닝 공정에 따라 하부 반도체 패턴들(LSP)을 포함하는 제1 채널 패턴(CH1)이 형성될 수 있다. 실시예들에 따르면, 상기 제2 패터닝 공정에 의해 기판(100)의 일부가 함께 제거될 수 있다.
도 12a, 도 12b 및 도 12c를 참조하면, 활성 패턴(AP) 상에서 제2 방향(D2)으로 연장되는 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)이 형성될 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 기판(100) 및 하부 반도체 패턴들(LSP)을 시드로 이용하는 에피택시얼 성장 공정에 의해 형성될 수 있다. 제1 하부 소스/드레인 패턴(SD1a)은 제1 영역(R1) 상에 형성될 수 있고, 제2 하부 소스/드레인 패턴(SD1b)은 제2 영역(R2) 상에 형성될 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)은 희생 게이트 패턴(PP)의 양 측에 형성될 수 있다. 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b) 각각은 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP)의 측벽들, 제1 희생층들(SL1)의 측벽들 및 제2 게이트 스페이서막(GSL2)의 최하면과 접촉할 수 있다.
제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)의 측벽들 및 소자 분리막(ST)의 상면을 덮는 제1 절연막(110) 및 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b)의 상면들을 덮는 제3 절연막(130)이 형성될 수 있다. 제3 절연막(130) 상에 희생 절연막(140)이 형성될 수 있다. 희생 절연막(140)의 상면은 제2 게이트 스페이서막(GSL2)의 상면과 실질적으로 공면을 이룰 수 있다. 희생 절연막(140)은 제3 절연막(130)에 대하여 식각 선택성이 있는 물질로 형성될 수 있다.
도 13a, 도 13b, 도 13c 및 도 13d를 도 12b 및 도 12c와 함께 참조하면, 제1 영역(R1) 상에서 제3 절연막(130), 제1 하부 소스/드레인 패턴(SD1a) 및 제1 절연막(110)을 관통하는 제1 트렌치(TR1)가 형성될 수 있다. 제1 트렌치(TR1)는 제3 절연막(130)의 일 측벽, 제1 하부 소스/드레인 패턴(SD1a)의 제1 측벽(SW11) 및 활성 패턴(AP)의 일 측벽을 노출시킬 수 있다. 제1 트렌치(TR1)의 바닥면은 소자 분리막(ST)의 하면보다 낮은 레벨에 위치할 수 있다.
희생 절연막(140)이 제거될 수 있다. 제2 게이트 스페이서막(GSL2)의 일부가 함께 제거될 수 있다. 이때, 제3 절연막(130)의 측벽과 접촉하는 제2 게이트 스페이서막(GSL2)의 다른 일부는 잔류할 수 있고, 이에 따라 한 쌍의 제2 게이트 스페이서들(GS2)이 형성될 수 있다.
도 14a, 도 14b, 도 14c 및 도 14d를 참조하면, 제1 트렌치(TR1)를 채우는 제2 절연막(120)이 형성될 수 있다. 제2 절연막(120)의 상면은 제3 절연막(130)의 상면과 실질적으로 공면을 이룰 수 있다.
제3 절연막(130) 상에서 제2 방향(D2)으로 연장되는 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)이 형성될 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 상부 반도체 패턴들(USP)을 시드로 이용하는 에피택시얼 성장 공정에 의해 형성될 수 있다. 제1 상부 소스/드레인 패턴(SD2a)은 제1 하부 소스/드레인 패턴(SD1a) 상에 형성될 수 있고(즉, 제1 영역(R1) 상에 형성될 수 있고), 제2 상부 소스/드레인 패턴(SD2b)은 제2 하부 소스/드레인 패턴(SD1b) 상에 형성될 수 있다(즉, 제2 영역(R2) 상에 형성될 수 있다). 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)은 희생 게이트 패턴(PP)의 양 측에 형성될 수 있다. 제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b) 각각은 제1 게이트 스페이서막(GSL1)의 측벽, 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP)의 측벽들, 제2 희생층들(SL2)의 측벽들 및 제2 게이트 스페이서들(GS2)의 상면들과 접촉할 수 있다.
제1 및 제2 상부 소스/드레인 패턴들(SD2a, SD2b)의 측벽들 및 상면들, 제2 및 제3 절연막들(120, 130)의 상면들을 덮는 제4 절연막(150)이 형성될 수 있다. 제4 절연막(150)의 상면은 제1 게이트 스페이서막(GSL1)의 상면과 실질적으로 공면을 이룰 수 있다.
도 15a 및 도 15b를 도 14b와 함께 참조하면, 평탄화 공정에 의해 제1 게이트 스페이서막(GSL1)의 상부, 하드 마스크 패턴(MP) 및 제4 절연막(150)의 상부가 제거될 수 있다. 상기 평탄화 공정은, 예를 들어, 에치 백(etch back) 공정 또는 CMP(chemical mechanical polishing) 공정일 수 있다. 상기 평탄화 공정에 의해 제1 게이트 스페이서막(GSL1)의 상부가 제거되어 제1 게이트 스페이서들(GS1)이 형성될 수 있다. 상기 평탄화 공정에 의해 제4 절연막(150)은 제1 게이트 스페이서들(GS1)의 상면들과 실질적으로 공면을 이룰 수 있다.
이후, 제3 식각 공정에 의해 외부로 노출된 희생 게이트 패턴(PP), 제1 및 제2 희생층들(SL1, SL2)이 선택적으로 제거될 수 있다. 상기 제3 식각 공정은 습식 식각 공정일 수 있다. 희생 게이트 패턴(PP), 제1 및 제2 희생층들(SL1, SL2)이 선택적으로 제거되어 빈 공간들(ES)이 형성될 수 있다. 빈 공간들(ES)에 의해 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 및 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP)의 상하면이 노출될 수 있다.
도 16a, 도 16b 및 도 16c를 도 15a 및 도 15b와 함께 참조하면, 빈 공간들(ES)을 채우는 게이트 절연 패턴(GI), 게이트 전극(GE) 및 캡핑 패턴(CP)이 형성될 수 있다. 게이트 전극(GE)은 제3 영역(R3) 상에서 제2 방향(D2)으로 연장될 수 있고, 이때 게이트 전극(GE)의 제2 방향(D2)으로의 길이는 활성 패턴(AP)의 제2 방향(D2)으로의 최대 길이보다 클 수 있다.
게이트 절연 패턴(GI)은 하부 반도체 패턴들(LSP), 상부 반도체 패턴들(USP), 제1 및 제2 하부 소스/드레인 패턴들(SD1a, SD1b), 제1 및 제2 상부 소스 드레인 패턴들(SD2a, SD2b) 및 제1 게이트 스페이서들(GS1)과 게이트 전극(GE)의 사이에 컨포멀하게 형성될 수 있다.
캡핑 패턴(CP)은 게이트 전극(GE)의 최상면 상에 형성될 수 있고, 제1 게이트 스페이서들(GS1)의 측벽들과 접촉할 수 있다. 캡핑 패턴(CP)의 상면은 제1 게이트 스페이서들(GS1)의 상면들 및 제4 절연막(150)의 상면과 실질적으로 공면을 이룰 수 있다.
도 17a 및 도 17b를 참조하면, 제3 영역(R3) 상에서 캡핑 패턴(CP), 게이트 전극(GE), 제1 및 제2 채널 패턴들(CH1, CH2) 및 활성 패턴(AP)을 관통하는 제2 트렌치(TR2)가 형성될 수 있다. 제2 트렌치(TR2)는 제1 채널 패턴(CH1)의 하부 반도체 패턴들(LSP) 각각의 제1 측벽(LSW1), 제2 채널 패턴(CH2)의 상부 반도체 패턴들(USP) 각각의 제1 측벽(USW1) 및 활성 패턴(AP)의 일 측벽을 노출시킬 수 있다. 제2 트렌치(TR2)의 바닥면은 소자 분리막(ST)의 하면보다 낮은 레벨에 위치할 수 있다.
다시 도 1a, 도 1b, 도 1c, 도 1d, 도 1e 및 도 1f를 도 17a 및 도 17b와 함께 참조하면, 제2 트렌치(TR2)를 채우는 캡핑 패턴(CP)이 형성될 수 있다. 구체적으로, 캡핑 패턴(CP)은 게이트 전극(GE) 상에 이미 존재하던 제1 부분(CPa) 및 제2 트렌치(TR2)를 채우는 제2 부분(CPb)을 포함할 수 있다. 캡핑 패턴(CP)의 제1 부분(CPa)의 상면 및 제2 부분(CPb)의 상면은 실질적으로 공면을 이룰 수 있다. 캡핑 패턴(CP)의 제2 부분(CPb)은 게이트 전극(GE)의 측벽과 접촉하며, 제3 영역(R3) 상에서 제2 방향(D2)으로 연장될 수 있다.
이후, 제1 영역(R1) 상에서 제3 절연막(130) 및 제4 절연막(150)을 관통하여 제1 하부 소스/드레인 패턴(SD1a) 및 제1 상부 소스/드레인 패턴(SD2a)과 접촉하는 공통 컨택(CC), 제2 영역(R2) 상에서 제3 절연막(130) 및 제4 절연막(150)을 관통하여 제2 하부 소스/드레인 패턴(SD1b)의 상면과 접촉하는 하부 컨택(BC), 제4 절연막(150)을 관통하여 제2 상부 소스/드레인 패턴(SD2b)의 상면과 접촉하는 상부 컨택(TC), 및 제3 영역(R3) 상에서 캡핑 패턴(CP)의 제1 부분(CPa)을 관통하여 게이트 전극(GE)의 상면과 접촉하는 게이트 컨택(GC)이 형성될 수 있다.
이후, 공통 컨택(CC), 하부 컨택(BC), 상부 컨택(TC) 및 게이트 컨택(GC)을 덮는 제5 절연막(170), 제5 절연막(170) 내부의 제1 내지 제4 패드들(P1, P2, P3, P4) 및 제1 내지 제4 비아들(V1, V2, V3, V4)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들;
    상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들; 및
    상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고,
    상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작은 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이는 상기 제2 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작은 반도체 소자.
  3. 제 1 항에 있어서,
    상기 제1 및 제2 상부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이는 상기 제1 및 제2 하부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이보다 작은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 게이트 전극의 상면 및 측벽과 접촉하며 상기 제2 방향으로 연장되는 캡핑 패턴을 더 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 캡핑 패턴은 상기 게이트 전극의 상면을 덮는 제1 부분, 및 상기 제1 부분과 연결되며 상기 게이트 전극의 측벽 및 상기 기판의 상면을 덮는 제2 부분을 포함하되,
    상기 캡핑 패턴의 상기 제2 부분의 하면은 상기 활성 패턴의 상면보다 낮은 레벨에 위치하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 캡핑 패턴의 상기 제2 부분은 상기 제1 및 제2 하부 소스/드레인 패턴들 각각의 적어도 일부와 상기 제1 방향으로 중첩되는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 활성 패턴은 상기 제1 방향으로 연장되는 복수의 활성 핀들을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 게이트 전극의 상면 및 측벽과 접촉하며 상기 제2 방향으로 연장되는 캡핑 패턴을 더 포함하되,
    상기 복수의 활성 핀들은 제1 내지 제3 활성 핀들을 포함하고,
    상기 제3 활성 핀은 상기 캡핑 패턴을 사이에 두고 상기 제1 방향으로 서로 이격되는 제1 부분 및 제2 부분을 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 제1 하부 소스/드레인 패턴은 상기 제1 활성 핀, 상기 제2 활성 핀 및 상기 제3 활성 핀의 상기 제1 부분 상에 제공되고,
    상기 제2 하부 소스/드레인 패턴은 상기 제1 활성 핀, 상기 제2 활성 핀 및 상기 제3 활성 핀의 상기 제2 부분 상에 제공되는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 복수의 활성 핀들은 상기 제3 활성 핀의 상기 제2 부분과 상기 제2 방향으로 이격되는 제4 활성 핀을 더 포함하되,
    상기 제4 활성 핀은 상기 캡핑 패턴의 일 측에 제공되고,
    상기 제2 하부 소스/드레인 패턴은 상기 제3 활성 핀의 상기 제2 부분의 상면으로부터 상기 제4 활성 핀의 상면으로 연장되는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 하부 소스/드레인 패턴들과 상기 제1 및 제2 상부 소스/드레인 패턴들 사이의 절연막을 더 포함하고,
    상기 제1 및 제2 하부 소스/드레인 패턴들과 상기 제1 및 제2 상부 소스/드레인 패턴들은 상기 절연막을 사이에 두고 상기 기판의 상면과 직교하는 방향으로 서로 이격되고,
    상기 절연막은 상기 제1 하부 소스/드레인 패턴의 일 측벽 및 상기 제2 하부 소스/드레인 패턴의 양 측벽들을 따라 연장되는 반도체 소자.
  12. 기판 상에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들;
    상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들;
    상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극;
    상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 하부 소스/드레인 패턴들을 연결하는 제1 채널 패턴;
    상기 게이트 전극을 가로질러 상기 제1 방향으로 연장되며 상기 제1 및 제2 상부 소스/드레인 패턴들을 연결하는 제2 채널 패턴;
    상기 제1 하부 소스/드레인 패턴 및 상기 제1 상부 소스/드레인 패턴과 공통적으로 연결되는 공통 컨택;
    상기 제2 하부 소스/드레인 패턴과 연결되는 하부 컨택;
    상기 제2 상부 소스/드레인 패턴과 연결되는 상부 컨택; 및
    상기 게이트 전극과 접촉하는 게이트 컨택을 포함하되,
    상기 제1 채널 패턴 및 상기 제2 채널 패턴 중 적어도 하나는 상기 기판의 상면과 직교하는 제3 방향으로 적층된 복수의 반도체 패턴들을 포함하고,
    상기 반도체 패턴들은 상기 제3 방향으로 서로 이격되고,
    상기 제1 및 제2 상부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이는 상기 제1 및 제2 하부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이보다 작고,
    상기 게이트 전극은 상기 활성 패턴과 수직적으로 중첩되는 중첩부를 포함하고,
    상기 중첩부의 상기 제2 방향으로의 길이는 상기 제1 하부 소스/드레인 패턴의 상기 제2 방향으로의 길이보다 작은 반도체 소자.
  13. 제 12 항에 있어서,
    상기 공통 컨택은 상기 제1 하부 소스/드레인 패턴의 상면과 접촉하는 제1 부분 및 상기 제1 상부 소스/드레인 패턴의 상면과 접촉하는 제2 부분을 포함하되,
    상기 공통 컨택의 상기 제2 부분은 상기 게이트 전극과 상기 제1 방향으로 중첩되는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 공통 컨택의 상기 제1 부분은 상기 제1 상부 소스/드레인 패턴의 일 측벽과 접촉하는 반도체 소자.
  15. 제 12 항에 있어서,
    상기 하부 컨택의 측벽을 둘러싸는 하부 컨택 스페이서를 더 포함하되,
    상기 하부 컨택은 상기 하부 컨택 스페이서를 사이에 두고 상기 상부 컨택과 상기 제2 방향으로 이격되는 반도체 소자.
  16. 제 12 항에 있어서,
    상기 게이트 전극의 상면 및 측벽과 접촉하며 상기 제2 방향으로 연장되는 캡핑 패턴을 더 포함하고,
    상기 캡핑 패턴은 상기 게이트 전극의 상면을 덮는 제1 부분, 및 상기 제1 부분과 연결되며 상기 게이트 전극의 측벽 및 상기 기판의 상면을 덮는 제2 부분을 포함하되,
    상기 하부 컨택은 상기 캡핑 패턴의 상기 제2 부분과 상기 제1 방향으로 중첩되는 반도체 소자.
  17. 제 12 항에 있어서,
    상기 제1 및 제2 하부 소스/드레인 패턴들 각각의 측벽들 상의 제1 절연막; 및
    상기 제1 및 제2 하부 소스/드레인 패턴들과 상기 제1 및 제2 상부 소스/드레인 패턴들 사이의 제2 절연막을 더 포함하되,
    상기 제2 절연막은 상기 제1 하부 소스/드레인 패턴의 일 측벽 및 상기 제2 하부 소스/드레인 패턴의 양 측벽들을 따라 연장되고,
    상기 제2 절연막은 상기 제1 절연막과 다른 절연 물질을 포함하는 반도체 소자.
  18. 제1 영역, 제2 영역 및 상기 제1 영역과 상기 제2 영역 사이의 제3 영역을 포함하는 기판;
    상기 기판 상에서 제1 방향으로 연장되는 활성 패턴;
    상기 활성 패턴 상에서 상기 제1 방향으로 이격되는 제1 및 제2 하부 소스/드레인 패턴들;
    상기 제1 및 제2 하부 소스/드레인 패턴들 상의 제1 및 제2 상부 소스/드레인 패턴들; 및
    상기 제3 영역 상에서 상기 활성 패턴을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 전극을 포함하되,
    상기 활성 패턴은 상기 제1 영역 상에서 상기 제2 방향으로 제1 길이를 갖고,
    상기 활성 패턴은 상기 제2 영역 상에서 상기 제2 방향으로 제2 길이를 갖고,
    상기 활성 패턴은 상기 제3 영역 상에서 상기 제2 방향으로 제3 길이를 갖고,
    상기 제3 길이는 상기 제1 길이 및 상기 제2 길이보다 작은 반도체 소자.
  19. 제 18 항에 있어서,
    상기 제1 길이는 상기 제2 길이보다 작은 반도체 소자.
  20. 제 19 항에 있어서,
    상기 제1 및 제2 상부 소스/드레인 패턴들 각각의 상기 제2 방향으로의 길이는 상기 제1 길이보다 작은 반도체 소자.
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